JPH0758950B2 - Frame aligner circuit - Google Patents
Frame aligner circuitInfo
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- JPH0758950B2 JPH0758950B2 JP1243443A JP24344389A JPH0758950B2 JP H0758950 B2 JPH0758950 B2 JP H0758950B2 JP 1243443 A JP1243443 A JP 1243443A JP 24344389 A JP24344389 A JP 24344389A JP H0758950 B2 JPH0758950 B2 JP H0758950B2
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- pulse
- clock
- aligner
- circuit
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- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ伝送に係り、特に２系統のクロツク系
を持つフレームアライナ回路に関するものである。The present invention relates to data transmission, and more particularly to a frame aligner circuit having two clock systems.
従来のフレームアライナ回路の一例を第３図に示し説明
する。An example of a conventional frame aligner circuit will be described with reference to FIG.
図において、21は伝送路信号、22および23はこの伝送路
信号21を入力とするフレームアライナ、24および25はク
ロツクおよびフレームパルス、26および27はクロツクお
よびフレームパルスである。In the figure, 21 is a transmission path signal, 22 and 23 are frame aligners with the transmission path signal 21 as input, 24 and 25 are clocks and frame pulses, and 26 and 27 are clocks and frame pulses.
そして、従来、この種のフレームアライナは、この第３
図に示すように、クロツク24およびフレームパルス25と
クロツク26およびフレームパルス27の２系統のクロツク
・フレームパルスに対し、フレームアライナ22およびフ
レームアライナ23のように２系統のフレームアライナを
有する構成となつていた。And, conventionally, this type of frame aligner is
As shown in the figure, a clock 24 and a frame pulse 25 and a clock 26 and a frame pulse 27 have two clocks and frame pulses, but a frame aligner 22 and a frame aligner 23 have two frame aligners. Was there.
上述した従来のフレームアライナは、２系統のクロツク
・フレームパルスに対しそれぞれ１つずつのフレームア
ライナを持つている。ここで、伝送路信号のクロツクと
装置内のクロツクの乗せ替えをスタツフイング操作など
によつて行う場合、フレームアライナは複雑なフレーム
アライメント処理が要求される。このフレームアライナ
を二つ持つ従来の方式では、回路規模が大きくなりすぎ
るという課題があつた。The above-mentioned conventional frame aligner has one frame aligner for each of the two types of clock frame pulses. Here, in the case where the clock of the transmission path signal and the clock in the device are switched by a stuffing operation or the like, the frame aligner is required to perform complicated frame alignment processing. The conventional system having two frame aligners has a problem that the circuit scale becomes too large.
本発明のフレームアライナ回路は、第１のクロツクと第
２のクロツクの何れかを選択しかつ第１のフレームパル
スと第２のフレームパルスの何れかを選択するセレクタ
と、このセレクタに接続されそのセレクタ出力のクロツ
クおよびフレームパルスから所望の位相のクロツクおよ
びフレームパルスを作成するパルス発生回路と、このパ
ルス発生回路に接続され伝送路信号を入力とする第１の
フレームアライナと、この第１のフレームアライナおよ
び上記パルス発生回路に接続され上記第１のクロツクお
よび上記第１のフレームパルスを入力とする第２のフレ
ームアライナと、上記第１のフレームアライナおよび上
記パルス発生回路に接続され上記第２のクロツクおよび
上記第２のフレームパルスを入力とする第３のフレーム
アライナを有するものである。The frame aligner circuit of the present invention is connected to this selector and a selector which selects either the first clock or the second clock and selects either the first frame pulse or the second frame pulse. A pulse generating circuit for creating a clock and a frame pulse of a desired phase from the clock and the frame pulse of the selector output, a first frame aligner connected to this pulse generating circuit and receiving a transmission path signal as an input, and this first frame A second frame aligner connected to the aligner and the pulse generating circuit and receiving the first clock and the first frame pulse; and a second frame aligner connected to the first frame aligner and the pulse generating circuit. A clock and a third frame aligner to which the second frame pulse is input Than it is.
本発明においては、複雑な処理機能を有するメインのフ
レームアライナを選択されたクロツク系で動作させ、２
系統のクロツクおよびフレームパルスに対応する２つの
フレームアライナでクロツクの乗せ替えを行う。In the present invention, the main frame aligner having a complicated processing function is operated by the selected clock system, and
The clocks are replaced by two frame aligners corresponding to the system clocks and frame pulses.
以下、図面に基づき本発明の実施例を詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第１図は本発明によるフレームアライナ回路の一実施例
を示すブロツク図である。FIG. 1 is a block diagram showing an embodiment of the frame aligner circuit according to the present invention.
図において、１は伝送路信号、５はクロツク７とクロツ
ク９の何れかを選択しかつフレームパルス８とフレーム
パルス10の何れかを選択するセレクタ、６はこのセレク
タ５に接続されそのセレクタ出力のクロツクおよびフレ
ームパルスから所望の位相のクロツクおよびフレームパ
ルスを作成するパルス発生回路、２はこのパルス発生回
路６に接続され伝送路信号１を入力とするフレームアラ
イナ、３はこのフレームアライナ２およびパルス発生回
路６に接続されクロツク７およびフレームパルス８を入
力とするフレームアライナ、４はフレームアライナ２お
よびパルス発生回路６に接続されクロツク９およびフレ
ームパルス10を入力とするフレームアライナである。In the figure, 1 is a transmission line signal, 5 is a selector for selecting either the clock 7 or the clock 9 and either the frame pulse 8 or the frame pulse 10, and 6 is connected to this selector 5 and the selector output A pulse generating circuit 2 for creating a clock and a frame pulse having a desired phase from the clock and the frame pulse, 2 is a frame aligner connected to the pulse generating circuit 6 and receives the transmission path signal 1 as an input, 3 is the frame aligner 2 and the pulse generating A frame aligner 4 connected to the circuit 6 and receiving the clock 7 and the frame pulse 8 is a frame aligner 4 connected to the frame aligner 2 and the pulse generating circuit 6 and receiving the clock 9 and the frame pulse 10.
つぎにこの第１図に示す実施例の動作を説明する。The operation of the embodiment shown in FIG. 1 will be described below.
まず、セレクタ５は２つのクロツク系のうちのクロツク
７およびフレームパルス８、またはクロツク９およびフ
レームパルス10のどちらかを選択し、パルス発生回路６
へ送出する。そして、パルス発生回路６は、選択された
クロツクおよびフレームパルスから所望の位相のクロツ
クおよびフレームパルスを作成する。First, the selector 5 selects either the clock 7 and the frame pulse 8 or the clock 9 and the frame pulse 10 of the two clock systems, and the pulse generation circuit 6
Send to. Then, the pulse generation circuit 6 creates a clock and a frame pulse having a desired phase from the selected clock and frame pulse.
つぎに、フレームアライナ２は、スタツフイング操作等
による伝送路クロツクからパルス発生回路６の出力クロ
ツクおよび出力フレームパルスへの伝送路信号１の乗せ
替えや、フレーム同期の確立およびオーバヘツドの終端
などの複雑な処理を行う。また、フレームアライナ３
は、パルス発生回路６の出力クロツクおよび出力フレー
ムパルスを書き込み位相とし、クロツク７およびフレー
ムパルス８を読み出し位相として、フレームアライナ２
の出力アライメントを行う。フレームアライナ４は、パ
ルス発生回路６の出力クロツクおよび出力フレームパル
スを書き込み位相とし、クロツク９およびフレームパル
ス10を読み出し位相として、フレームアライナ２の出力
のアライメントを行う。そして、このフレームアライナ
３とフレームアライナ４は、２つのクロツク系の間の僅
かな位相差を吸収するための、回路規模の小さなフレー
ムアライナである。Next, the frame aligner 2 transfers the transmission line signal 1 from the transmission line clock to the output clock and the output frame pulse of the pulse generation circuit 6 by a stuffing operation or the like, establishes frame synchronization, and terminates the overhead. Performs various processing. Also, the frame aligner 3
Of the pulse aligner 2 using the output clock and the output frame pulse of the pulse generation circuit 6 as the write phase and the clock 7 and the frame pulse 8 as the read phase.
Output alignment of. The frame aligner 4 aligns the output of the frame aligner 2 with the output clock and the output frame pulse of the pulse generation circuit 6 as the writing phase and the clock 9 and the frame pulse 10 as the reading phase. The frame aligner 3 and the frame aligner 4 are frame aligners having a small circuit scale for absorbing a slight phase difference between the two clock systems.
第２図は第１図におけるフレームパルス８とフレームパ
ルス10およびパルス発生回路６の出力フレームパルスの
位相を表わした説明図で、セレクタ５でクロツク７およ
びフレームパルス８が選択された場合における、フレー
ムパルス８とフレームパルス10とパルス発生回路６の出
力フレームパルス間の位相関係を表わしたものである。FIG. 2 is an explanatory diagram showing the phases of the frame pulse 8 and the frame pulse 10 and the output frame pulse of the pulse generation circuit 6 in FIG. 1, and shows the frame when the clock 7 and the frame pulse 8 are selected by the selector 5. The phase relationship among the pulse 8, the frame pulse 10, and the output frame pulse of the pulse generation circuit 6 is shown.
この第２図において、（ａ）はフレームパルス８の位相
を示したものであり、（ｂ）はパルス発生回路６の出力
フレームパルス位相、（ｃ）はフレームパルス10の位相
を示したものである。そして、11はフレームパルス10の
位相許容範囲を示す。In FIG. 2, (a) shows the phase of the frame pulse 8, (b) shows the output frame pulse phase of the pulse generation circuit 6, and (c) shows the phase of the frame pulse 10. is there. Further, 11 indicates a phase allowable range of the frame pulse 10.
パルス発生回路６の出力フレームパルスは、フレームパ
ルス８のｍビツト前に位相が設定されており、さらにフ
レームアライナ３が、2mビツトのメモリ容量を持つよう
にすれば、フレームパルス８の位相は、メモリ容量の丁
度中心になる。また、ｍの値をフレームパルス８とフレ
ームパルス10の位相差よりもおおきくとつておけば、フ
レームアライナ４でビツトの読み誤りは生じない。これ
は、セレクタ５がクロツク９およびフレームパルス10を
選択した場合も同様である。The phase of the output frame pulse of the pulse generation circuit 6 is set m bits before the frame pulse 8, and if the frame aligner 3 has a memory capacity of 2 m bits, the phase of the frame pulse 8 becomes It is just the center of memory capacity. Further, if the value of m is set to be larger than the phase difference between the frame pulse 8 and the frame pulse 10, no bit reading error will occur in the frame aligner 4. This is the same when the selector 5 selects the clock 9 and the frame pulse 10.
このようにして、フレームパルス８とフレームパルス10
の位相差の２倍以上のメモリを、フレームアライナ３と
フレームアライナ４の各々が持つことにより、回路規模
が最も大きくなるフレームアライナ２を１つで済ませる
ことができ、フレームアライナ全体の回路規模を小さく
することができる。In this way, frame pulse 8 and frame pulse 10
Since each of the frame aligner 3 and the frame aligner 4 has a memory having a phase difference of 2 times or more, it is possible to use only one frame aligner 2 having the largest circuit scale, and reduce the circuit scale of the entire frame aligner. Can be made smaller.
以上説明したように本発明は、複雑な処理機能を有する
メインのフレームアライナを選択されたクロツク系で動
作させ、２系統のクロツクおよびフレームパルスに対応
する２つのフレームアライナでクロツクの乗せ替えを行
うことにより、従来のようにフレームアライナ全体を２
つ持つ必要がなく、回路規模を小さくすることができる
効果がある。As described above, according to the present invention, the main frame aligner having a complicated processing function is operated by the selected clock system, and the clocks are replaced by the two system clocks and the two frame aligners corresponding to the frame pulse. As a result, the entire frame aligner is
There is an effect that the circuit scale can be reduced without having to have one.
第１図は本発明によるフレームアライナ回路の一実施例
を示すブロツク図、第２図は第１図におけるフレームパ
ルスおよびパルス発生回路の出力フレームパルスの位相
を表わした説明図、第３図は従来のフレームアライナ回
路の一例を示すブロツク図である。 １……伝送路信号、２〜４……フレームアライナ、５…
…セレクタ、６……パルス発生回路、７……クロツク、
８……フレームパルス、９……クロツク、10……フレー
ムパルス。FIG. 1 is a block diagram showing an embodiment of a frame aligner circuit according to the present invention, FIG. 2 is an explanatory diagram showing the phases of the frame pulse and the output frame pulse of the pulse generating circuit in FIG. 1, and FIG. 3 is a block diagram showing an example of the frame aligner circuit of FIG. 1 ... Transmission line signal, 2-4 ... Frame aligner, 5 ...
... selector, 6 ... pulse generator, 7 ... clock,
8 ... Frame pulse, 9 ... Clock, 10 ... Frame pulse.
Claims (1)
を選択しかつ第１のフレームパルスと第２のフレームパ
ルスの何れかを選択するセレクタと、このセレクタに接
続され該セレクタ出力のクロツクおよびフレームパルス
から所望の位相のクロツクおよびフレームパルスを作成
するパルス発生回路と、このパルス発生回路に接続され
伝送路信号を入力とする第１のフレームアライナと、こ
の第１のフレームアライナおよび前記パルス発生回路に
接続され前記第１のクロツクおよび前記第１のフレーム
パルスを入力とする第２のフレームアライナと、前記第
１のフレームアライナおよび前記パルス発生回路に接続
され前記第２のクロツクおよび前記第２のフレームパル
スを入力とする第３のフレームアライナを有することを
特徴とするフレームアライナ回路。1. A selector for selecting either the first clock or the second clock and for selecting either the first frame pulse or the second frame pulse, and a selector connected to this selector for outputting the selector output. A pulse generating circuit for creating a clock and a frame pulse having a desired phase from the clock and the frame pulse, a first frame aligner connected to the pulse generating circuit and receiving a transmission path signal, the first frame aligner and the above-mentioned A second frame aligner connected to a pulse generation circuit and receiving the first clock and the first frame pulse; a second frame aligner connected to the first frame aligner and the pulse generation circuit; A frame characterized by having a third frame aligner with the second frame pulse as input. Aligner circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1243443A JPH0758950B2 (en) | 1989-09-21 | 1989-09-21 | Frame aligner circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1243443A JPH0758950B2 (en) | 1989-09-21 | 1989-09-21 | Frame aligner circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03107225A JPH03107225A (en) | 1991-05-07 |
| JPH0758950B2 true JPH0758950B2 (en) | 1995-06-21 |
Family
ID=17103957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1243443A Expired - Lifetime JPH0758950B2 (en) | 1989-09-21 | 1989-09-21 | Frame aligner circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758950B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3110349B2 (en) | 1997-07-02 | 2000-11-20 | 日本電気株式会社 | Frame aligner circuit |
-
1989
- 1989-09-21 JP JP1243443A patent/JPH0758950B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03107225A (en) | 1991-05-07 |
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