JPH09139730A - エラステックストア - Google Patents
エラステックストアInfo
- Publication number
- JPH09139730A JPH09139730A JP7295727A JP29572795A JPH09139730A JP H09139730 A JPH09139730 A JP H09139730A JP 7295727 A JP7295727 A JP 7295727A JP 29572795 A JP29572795 A JP 29572795A JP H09139730 A JPH09139730 A JP H09139730A
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- JP
- Japan
- Prior art keywords
- clock signal
- signal
- phase difference
- data signal
- data
- Prior art date
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- Pending
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- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 全てのクロックタイミングでデータ伝送を正
確に行うことのできるエラステックストアを提供するこ
と。 【解決手段】 可変信号遅延回路１４はクロック信号ａ
を遅延させて遅延クロック信号を生成する。そして、こ
の遅延クロック信号はラッチ回路１３に与えられる。位
相差監視回路１５は、遅延クロック信号とクロック信号
ａとの位相差を監視するとともに遅延クロック信号とク
ロック信号ｂｓの位相差を監視してこれら位相差が予め
設定された位相差となるように可変信号遅延回路の遅延
量を変化させる。このようにすれば、クロック信号ａ及
びＢの位相差に制限なく正確にデータ伝送を行うことが
できる。
確に行うことのできるエラステックストアを提供するこ
と。 【解決手段】 可変信号遅延回路１４はクロック信号ａ
を遅延させて遅延クロック信号を生成する。そして、こ
の遅延クロック信号はラッチ回路１３に与えられる。位
相差監視回路１５は、遅延クロック信号とクロック信号
ａとの位相差を監視するとともに遅延クロック信号とク
ロック信号ｂｓの位相差を監視してこれら位相差が予め
設定された位相差となるように可変信号遅延回路の遅延
量を変化させる。このようにすれば、クロック信号ａ及
びＢの位相差に制限なく正確にデータ伝送を行うことが
できる。
Description
【０００１】
【発明の属する技術分野】本発明はエラステックストア
に関し、特に、ディジタル信号の伝送に用いられるエラ
ステックストアに関する。
に関し、特に、ディジタル信号の伝送に用いられるエラ
ステックストアに関する。
【０００２】
【従来の技術】一般に、多重化装置にはバッファ記憶装
置としてエラステックストアが用いられており、低次群
信号は書き込みクロックでエラステックストアに書き込
まれた後、読み出しクロックで読み出される。そして、
この読み出しクロックは高次群フレームに同期してい
る。
置としてエラステックストアが用いられており、低次群
信号は書き込みクロックでエラステックストアに書き込
まれた後、読み出しクロックで読み出される。そして、
この読み出しクロックは高次群フレームに同期してい
る。
【０００３】言い換えると、クロック信号ａでエラステ
ックストアにはデータ信号Ａが書き込まれ、クロック信
号ｂによってエラステックストアからデータ信号Ｂが読
み出される。つまり、クロック信号ａに同期するデータ
信号Ａがエラステックストアに入力されると、クロック
信号ｂに同期してデータ信号Ｂがエラステックストアか
ら出力される。この際、クロック信号ａとクロック信号
ｂとは周波数同期しており、クロック信号ａとクロック
信号ｂとの間に位相差があっても、データ信号ｂはデー
タ信号ａと同一の内容を有している。
ックストアにはデータ信号Ａが書き込まれ、クロック信
号ｂによってエラステックストアからデータ信号Ｂが読
み出される。つまり、クロック信号ａに同期するデータ
信号Ａがエラステックストアに入力されると、クロック
信号ｂに同期してデータ信号Ｂがエラステックストアか
ら出力される。この際、クロック信号ａとクロック信号
ｂとは周波数同期しており、クロック信号ａとクロック
信号ｂとの間に位相差があっても、データ信号ｂはデー
タ信号ａと同一の内容を有している。
【０００４】ここで、図２を参照して、従来のエラステ
ックストアについて概説する。
ックストアについて概説する。
【０００５】図示のエラステックストアは第１及び第２
のラッチ回路１１及び１２を備えており、第１のラッチ
回路１１のクロック端子ＣＫには図３（ａ）に示すクロ
ック信号ａが与えられ、第１のラッチ回路１１のデータ
端子Ｄに図３（ｂ）に示すデータ信号Ａが与えられる。
のラッチ回路１１及び１２を備えており、第１のラッチ
回路１１のクロック端子ＣＫには図３（ａ）に示すクロ
ック信号ａが与えられ、第１のラッチ回路１１のデータ
端子Ｄに図３（ｂ）に示すデータ信号Ａが与えられる。
【０００６】データ信号Ａはデータ１乃至Ｎ（図３
（ｂ）においてはデータ１乃至３のみを示す）を備えて
おり、第１のラッチ回路１１はクロック信号ａに応じて
データ信号Ａをラッチし、ラッチ信号として出力端子Ｑ
から出力する（図３（ｃ））。そして、このラッチ信号
は第２のラッチ回路１２のデータ端子Ｄに与えられる。
（ｂ）においてはデータ１乃至３のみを示す）を備えて
おり、第１のラッチ回路１１はクロック信号ａに応じて
データ信号Ａをラッチし、ラッチ信号として出力端子Ｑ
から出力する（図３（ｃ））。そして、このラッチ信号
は第２のラッチ回路１２のデータ端子Ｄに与えられる。
【０００７】第２のラッチ回路１２のクロック端子ＣＫ
にはインバータ１２ａを介して図３（ｄ）に示すクロッ
ク信号ｂが与えられる。つまり、第２のラッチ回路１２
のクロック端子ＣＫにはクロック信号ｂが反転された信
号が与えられることになる。第２のラッチ回路１２はク
ロック信号ｂに応じてラッチ信号をラッチして、データ
信号Ｂとして出力端子Ｑから出力する（図３（ｅ））。
にはインバータ１２ａを介して図３（ｄ）に示すクロッ
ク信号ｂが与えられる。つまり、第２のラッチ回路１２
のクロック端子ＣＫにはクロック信号ｂが反転された信
号が与えられることになる。第２のラッチ回路１２はク
ロック信号ｂに応じてラッチ信号をラッチして、データ
信号Ｂとして出力端子Ｑから出力する（図３（ｅ））。
【０００８】上述のように、図２に示すエラステックス
トアではクロック信号ａのタイミングでデータ信号Ａを
書き込み、クロック信号ｂのタイミングで書き込み信号
をデータ信号Ｂとして読み出している。なお、図２に示
す例は、データが１ビットの場合を示しており、データ
のビット数が複数の際には、図２に示す構成要素が複数
必要となる。
トアではクロック信号ａのタイミングでデータ信号Ａを
書き込み、クロック信号ｂのタイミングで書き込み信号
をデータ信号Ｂとして読み出している。なお、図２に示
す例は、データが１ビットの場合を示しており、データ
のビット数が複数の際には、図２に示す構成要素が複数
必要となる。
【０００９】
【発明が解決しようとする課題】ところで、エラステッ
クストアは、クロック信号ａとクロック信号ｂとの位相
差を吸収してデータ伝送を行う際に用いられるが、クロ
ック信号ａとクロック信号Ｂとの間の位相差がほとんど
ない場合又はクロック信号ａ又はｂにジッタが存在する
場合には、データ信号Ａ及びＢの内容を同一としてデー
タ伝送ができないという問題点がある。
クストアは、クロック信号ａとクロック信号ｂとの位相
差を吸収してデータ伝送を行う際に用いられるが、クロ
ック信号ａとクロック信号Ｂとの間の位相差がほとんど
ない場合又はクロック信号ａ又はｂにジッタが存在する
場合には、データ信号Ａ及びＢの内容を同一としてデー
タ伝送ができないという問題点がある。
【００１０】例えば、前述のように、第１のラッチ回路
１１はクロック信号ａ（図４（ａ））に応じてデータ信
号Ａ（図４（ｂ））をラッチしてラッチ信号（図４
（ｃ））して出力するが、図４（ｄ）に示すように、ジ
ッタに起因してクロック信号ｂの周期が変化している際
には、データ信号Ｂはデータ２が抜け落ちてしまい、こ
の結果、データ伝送が正確に行われない。
１１はクロック信号ａ（図４（ａ））に応じてデータ信
号Ａ（図４（ｂ））をラッチしてラッチ信号（図４
（ｃ））して出力するが、図４（ｄ）に示すように、ジ
ッタに起因してクロック信号ｂの周期が変化している際
には、データ信号Ｂはデータ２が抜け落ちてしまい、こ
の結果、データ伝送が正確に行われない。
【００１１】このような現象は、ジッタに起因してクロ
ック信号Ａの周期か変化した場合にも同様に起こり、デ
ータ伝送が正確に行われなくなってしまう。
ック信号Ａの周期か変化した場合にも同様に起こり、デ
ータ伝送が正確に行われなくなってしまう。
【００１２】いずれにしても、従来のエラステックスト
アでは、全てのクロックタイミングで正確にデータ伝送
を行うことが難しいという問題点がある。
アでは、全てのクロックタイミングで正確にデータ伝送
を行うことが難しいという問題点がある。
【００１３】本発明の目的は全てのクロックタイミング
でデータ伝送を正確に行うことのできるエラステックス
トアを提供することにある。
でデータ伝送を正確に行うことのできるエラステックス
トアを提供することにある。
【００１４】
【課題を解決するための手段】本発明によれば、第１の
クロック信号に応じて第１のデータ信号を書き込み第２
のクロック信号に応じて該書き込み信号を第２のデータ
信号として読み出すエラステックストアにおいて、前記
第１又は前記第２のクロック信号のいずれか一方を遅延
させて遅延クロック信号を得る遅延量可変の遅延手段
と、前記第１のクロック信号に基づいて動作し前記第１
のデータ信号から第１の中間データ信号を生成する第１
の生成部と、前記遅延クロック信号に応じて動作し前記
第１の中間データ信号から第２の中間データ信号を生成
する第２の生成部と、前記第２のクロック信号に応じて
動作し前記第２の中間データ信号から前記第２のデータ
信号を生成する第３の生成部と、前記遅延クロック信号
と前記第１のクロック信号との位相差を第１の位相差と
して監視するとともに前記遅延クロック信号と前記第２
のクロック信号との位相差を第２の位相差として監視し
て前記第１及び前記第２の位相差が予め設定された位相
差となるように前記遅延手段の遅延量を変化させる監視
手段とを有することを特徴とするエラステックストアが
得られる。
クロック信号に応じて第１のデータ信号を書き込み第２
のクロック信号に応じて該書き込み信号を第２のデータ
信号として読み出すエラステックストアにおいて、前記
第１又は前記第２のクロック信号のいずれか一方を遅延
させて遅延クロック信号を得る遅延量可変の遅延手段
と、前記第１のクロック信号に基づいて動作し前記第１
のデータ信号から第１の中間データ信号を生成する第１
の生成部と、前記遅延クロック信号に応じて動作し前記
第１の中間データ信号から第２の中間データ信号を生成
する第２の生成部と、前記第２のクロック信号に応じて
動作し前記第２の中間データ信号から前記第２のデータ
信号を生成する第３の生成部と、前記遅延クロック信号
と前記第１のクロック信号との位相差を第１の位相差と
して監視するとともに前記遅延クロック信号と前記第２
のクロック信号との位相差を第２の位相差として監視し
て前記第１及び前記第２の位相差が予め設定された位相
差となるように前記遅延手段の遅延量を変化させる監視
手段とを有することを特徴とするエラステックストアが
得られる。
【００１５】
【発明の実施の形態】以下本発明について図面を参照し
て説明する。
て説明する。
【００１６】図１を参照して、図示のエラステックスト
アにおいて、図２に示すエラステックストアと同一の構
成要素については同一の参照番号を付す。図示のエラス
テックストアは第１及び第２のラッチ回路１１及び１２
の他に第３のラッチ回路１３、可変信号遅延回路１４、
及び位相差監視回路１５を備えている。第１のラッチ回
路１２の出力端Ｑは第３のラッチ回路１３のデータ端子
Ｄに接続され、第３のラッチ回路１３の出力端子Ｑは第
２のラッチ回路１２のデータ端子Ｄに接続されている。
アにおいて、図２に示すエラステックストアと同一の構
成要素については同一の参照番号を付す。図示のエラス
テックストアは第１及び第２のラッチ回路１１及び１２
の他に第３のラッチ回路１３、可変信号遅延回路１４、
及び位相差監視回路１５を備えている。第１のラッチ回
路１２の出力端Ｑは第３のラッチ回路１３のデータ端子
Ｄに接続され、第３のラッチ回路１３の出力端子Ｑは第
２のラッチ回路１２のデータ端子Ｄに接続されている。
【００１７】さらに、クロック信号ａは可変信号遅延回
路１４に与えられ、ここで遅延されて遅延クロック信号
として位相差監視回路１５及び第３のラッチ回路１５の
クロック端子ＣＫに与えられる。
路１４に与えられ、ここで遅延されて遅延クロック信号
として位相差監視回路１５及び第３のラッチ回路１５の
クロック端子ＣＫに与えられる。
【００１８】第１のラッチ回路１１はクロック信号ａ
（第１のクロック信号）に応じて動作し、データ信号Ａ
（第１のデータ信号）をラッチして第１のラッチ信号
（第１の中間データ信号）を出力する。第３のラッチ回
路１３は遅延クロック信号に応じて動作し、第１のラッ
チ信号をラッチして第２のラッチ信号（第２の中間デー
タ信号）を出力する。第２のラッチ回路１２はクロック
信号ｂに応じて動作し、第２のラッチ信号をラッチして
データ信号Ｂ（第２のデータ信号）を出力する。
（第１のクロック信号）に応じて動作し、データ信号Ａ
（第１のデータ信号）をラッチして第１のラッチ信号
（第１の中間データ信号）を出力する。第３のラッチ回
路１３は遅延クロック信号に応じて動作し、第１のラッ
チ信号をラッチして第２のラッチ信号（第２の中間デー
タ信号）を出力する。第２のラッチ回路１２はクロック
信号ｂに応じて動作し、第２のラッチ信号をラッチして
データ信号Ｂ（第２のデータ信号）を出力する。
【００１９】位相差監視回路１５には遅延クロック信号
の他にクロック信号ｂが与えられ、位相差監視回路１５
は遅延クロック信号とクロック信号ｂとの位相差を監視
して、その結果に応じて可変信号遅延回路１４の遅延量
を制御する。
の他にクロック信号ｂが与えられ、位相差監視回路１５
は遅延クロック信号とクロック信号ｂとの位相差を監視
して、その結果に応じて可変信号遅延回路１４の遅延量
を制御する。
【００２０】位相差監視回路１５では、可変信号遅延回
路１４の遅延量を制御している関係上、遅延クロック信
号に基づいてクロック信号ａと遅延クロック信号との位
相差を知ることができる（この位相差を第１の位相差と
呼ぶ）。さらに、位相差監視回路１５では遅延クロック
信号とクロック信号ｂとの位相差を求めて、これを第２
の位相差とする。位相差監視回路１５には予め定められ
た位相差が設定されており（この位相差は、データ伝送
が正常に行われる最小の位相差である。つまり、データ
伝送が異常とならない最小の位相差である）、第１及び
第２の位相差がこの設定位相差以上であるか否かを判定
して、設定位相差未満であると、可変信号遅延回路１４
の遅延量を変化させる。つまり、第１及び第２の位相差
がこの設定位相差以上となるように、可変信号遅延回路
１４の遅延量を変化させる。
路１４の遅延量を制御している関係上、遅延クロック信
号に基づいてクロック信号ａと遅延クロック信号との位
相差を知ることができる（この位相差を第１の位相差と
呼ぶ）。さらに、位相差監視回路１５では遅延クロック
信号とクロック信号ｂとの位相差を求めて、これを第２
の位相差とする。位相差監視回路１５には予め定められ
た位相差が設定されており（この位相差は、データ伝送
が正常に行われる最小の位相差である。つまり、データ
伝送が異常とならない最小の位相差である）、第１及び
第２の位相差がこの設定位相差以上であるか否かを判定
して、設定位相差未満であると、可変信号遅延回路１４
の遅延量を変化させる。つまり、第１及び第２の位相差
がこの設定位相差以上となるように、可変信号遅延回路
１４の遅延量を変化させる。
【００２１】このようにして、可変信号遅延回路１４の
遅延量を変化させることによって、クロック信号ａとク
ロック信号ｂとの位相差がクリティカルである場合、又
はジッタによってクロック周期が変化している場合に
も、データ伝送を正確に行うことができる。つまり、ク
ロック信号ａ及びｂの位相差に制限なく正確にデータ伝
送を行うことができる。
遅延量を変化させることによって、クロック信号ａとク
ロック信号ｂとの位相差がクリティカルである場合、又
はジッタによってクロック周期が変化している場合に
も、データ伝送を正確に行うことができる。つまり、ク
ロック信号ａ及びｂの位相差に制限なく正確にデータ伝
送を行うことができる。
【００２２】なお、上述の例では、クロック信号ａを遅
延させて遅延クロック信号を生成するようにしたが、ク
ロック信号ｂを遅延させて遅延クロック信号を得るよう
にしてもよい。
延させて遅延クロック信号を生成するようにしたが、ク
ロック信号ｂを遅延させて遅延クロック信号を得るよう
にしてもよい。
【００２３】
【発明の効果】以上説明したように、本発明では第１又
は第２のクロック信号を遅延回路等によって遅延させて
遅延クロック信号を得て、この遅延クロック信号で動作
するラッチ回路（第２の生成部）を第１のクロックで動
作するラッチ回路（第１の生成部）と第２のクロックで
動作するラッチ回路（第３の生成部）との間に挿入し
て、遅延クロック信号と第１のクロック信号との位相差
（第１の位相差）及び遅延クロック信号と第２のクロッ
ク信号との位相差（第２の位相差）が予め設定された位
相差以上となるように遅延回路の遅延量を変化させるよ
うにしたから、第１及び第２のクロック信号の位相差に
制限なく正確にデータ伝送を行うことができるという効
果がある。
は第２のクロック信号を遅延回路等によって遅延させて
遅延クロック信号を得て、この遅延クロック信号で動作
するラッチ回路（第２の生成部）を第１のクロックで動
作するラッチ回路（第１の生成部）と第２のクロックで
動作するラッチ回路（第３の生成部）との間に挿入し
て、遅延クロック信号と第１のクロック信号との位相差
（第１の位相差）及び遅延クロック信号と第２のクロッ
ク信号との位相差（第２の位相差）が予め設定された位
相差以上となるように遅延回路の遅延量を変化させるよ
うにしたから、第１及び第２のクロック信号の位相差に
制限なく正確にデータ伝送を行うことができるという効
果がある。
【図１】本発明によるエラステックストアの一例を示す
ブロック図である。
ブロック図である。
【図２】従来のエラステックストアを示すブロック図で
ある。
ある。
【図３】図２の示すエラステックストアの動作を説明す
るためのタイミング図である。
るためのタイミング図である。
【図４】図２に示すエラステックストアの誤動作を説明
するためのタイミング図である。
するためのタイミング図である。
１１，１２，１３ ラッチ回路 １２ａ インバータ １４ 可変信号遅延回路 １５ 位相差監視回路
Claims (1)
- 【請求項１】 第１のクロック信号に応じて第１のデー
タ信号を書き込み第２のクロック信号に応じて該書き込
み信号を第２のデータ信号として読み出すエラステック
ストアにおいて、前記第１又は前記第２のクロック信号
のいずれか一方を遅延させて遅延クロック信号を得る遅
延量可変の遅延手段と、前記第１のクロック信号に基づ
いて動作し前記第１のデータ信号から第１の中間データ
信号を生成する第１の生成部と、前記遅延クロック信号
に応じて動作し前記第１の中間データ信号から第２の中
間データ信号を生成する第２の生成部と、前記第２のク
ロック信号に応じて動作し前記第２の中間データ信号か
ら前記第２のデータ信号を生成する第３の生成部と、前
記遅延クロック信号と前記第１のクロック信号との位相
差を第１の位相差として監視するとともに前記遅延クロ
ック信号と前記第２のクロック信号との位相差を第２の
位相差として監視して前記第１及び前記第２の位相差が
予め設定された位相差となるように前記遅延手段の遅延
量を変化させる監視手段とを有することを特徴とするエ
ラステックストア。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7295727A JPH09139730A (ja) | 1995-11-14 | 1995-11-14 | エラステックストア |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7295727A JPH09139730A (ja) | 1995-11-14 | 1995-11-14 | エラステックストア |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09139730A true JPH09139730A (ja) | 1997-05-27 |
Family
ID=17824394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7295727A Pending JPH09139730A (ja) | 1995-11-14 | 1995-11-14 | エラステックストア |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09139730A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6812759B2 (en) | 2002-04-30 | 2004-11-02 | Elpida Memory, Inc. | DLL circuit capable of preventing locking in an antiphase state |
| CN100354814C (zh) * | 2005-02-14 | 2007-12-12 | 奇景光电股份有限公司 | 存储器写入方法与控制装置 |
| US7532665B2 (en) | 2004-06-11 | 2009-05-12 | Sony Corporation | Wireless communication apparatus and method, and computer program |
-
1995
- 1995-11-14 JP JP7295727A patent/JPH09139730A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6812759B2 (en) | 2002-04-30 | 2004-11-02 | Elpida Memory, Inc. | DLL circuit capable of preventing locking in an antiphase state |
| US6949966B2 (en) | 2002-04-30 | 2005-09-27 | Elpida Memory, Inc. | DLL circuit capable of preventing malfunctioning causing locking in an antiphase state |
| US7532665B2 (en) | 2004-06-11 | 2009-05-12 | Sony Corporation | Wireless communication apparatus and method, and computer program |
| CN100354814C (zh) * | 2005-02-14 | 2007-12-12 | 奇景光电股份有限公司 | 存储器写入方法与控制装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040422 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040428 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040901 |