JPH0758110A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0758110A JPH0758110A JP21906993A JP21906993A JPH0758110A JP H0758110 A JPH0758110 A JP H0758110A JP 21906993 A JP21906993 A JP 21906993A JP 21906993 A JP21906993 A JP 21906993A JP H0758110 A JPH0758110 A JP H0758110A
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Abstract
(57)【要約】
【目的】 半導体装置の多層配線構造において、基板接
続部でのアロイピット発生を防止すると共に層間接続部
でのＡｌヒロック発生を防止する。 【構成】 半導体基板１０の表面を覆う絶縁膜１４に接
続孔１４Ａを形成した後、基板１０に接続されるように
配線層１６を形成する。配線層１６及び絶縁膜１４を覆
って層間絶縁膜１８を形成した後、配線層１６に接続さ
れるように配線層２０を形成する。配線層１６は、下か
ら順にＴｉ膜１６ａ、ＴｉＯＮ膜１６ｂ、Ａｌ又はＡｌ
合金膜１６ｃ、Ｔｉ膜１６ｄ、ＴｉＮ膜１６ｅを積層し
た構成にする。配線層１６の形成後の４００〜５００
℃，３０分程度の熱処理では、接続孔底部Ｘ，Ｙ等にア
ロイピットは認められなかった。接続孔１８Ａの形成
後、接続孔底部ＺにＴｉＮ層１６ｅが残存し、Ａｌヒロ
ック発生を防ぐ。
続部でのアロイピット発生を防止すると共に層間接続部
でのＡｌヒロック発生を防止する。 【構成】 半導体基板１０の表面を覆う絶縁膜１４に接
続孔１４Ａを形成した後、基板１０に接続されるように
配線層１６を形成する。配線層１６及び絶縁膜１４を覆
って層間絶縁膜１８を形成した後、配線層１６に接続さ
れるように配線層２０を形成する。配線層１６は、下か
ら順にＴｉ膜１６ａ、ＴｉＯＮ膜１６ｂ、Ａｌ又はＡｌ
合金膜１６ｃ、Ｔｉ膜１６ｄ、ＴｉＮ膜１６ｅを積層し
た構成にする。配線層１６の形成後の４００〜５００
℃，３０分程度の熱処理では、接続孔底部Ｘ，Ｙ等にア
ロイピットは認められなかった。接続孔１８Ａの形成
後、接続孔底部ＺにＴｉＮ層１６ｅが残存し、Ａｌヒロ
ック発生を防ぐ。
Description
【０００１】
【産業上の利用分野】この発明は、ＬＳＩ等の半導体装
置における多層配線構造に関し、特に拡散バリア層とし
てＴｉＯＮ膜を用いると共に反射防止膜としてＴｉＮ膜
を用いたことによりアロイピットの発生及びＡｌヒロッ
クの発生を防止するようにしたものである。
置における多層配線構造に関し、特に拡散バリア層とし
てＴｉＯＮ膜を用いると共に反射防止膜としてＴｉＮ膜
を用いたことによりアロイピットの発生及びＡｌヒロッ
クの発生を防止するようにしたものである。
【０００２】
【従来の技術】従来、ＬＳＩ等の半導体装置の多層配線
構造としては、図５に示すものが提案されている。
構造としては、図５に示すものが提案されている。
【０００３】図５において、Ｓｉからなる半導体基板１
０の表面を覆うＳｉＯ2 等の絶縁膜１４の上には、第１
の配線層１６が形成され、絶縁膜１４及び配線層１６を
覆う層間絶縁膜１８の上には、絶縁膜１８に設けた接続
孔１８Ａを介して配線層１６に接続されるように第２の
配線層が形成される。なお、配線層１６は、図示しない
個所で絶縁膜１４に設けた接続孔を介して基板１０の所
定領域にオーミック接続されている。
０の表面を覆うＳｉＯ2 等の絶縁膜１４の上には、第１
の配線層１６が形成され、絶縁膜１４及び配線層１６を
覆う層間絶縁膜１８の上には、絶縁膜１８に設けた接続
孔１８Ａを介して配線層１６に接続されるように第２の
配線層が形成される。なお、配線層１６は、図示しない
個所で絶縁膜１４に設けた接続孔を介して基板１０の所
定領域にオーミック接続されている。
【０００４】配線層１６は、下から順に接続抵抗低減膜
１６ａ、拡散バリア膜１６ｂ、配線材膜１６ｃ、接続抵
抗低減膜１６ｄ及び反射防止膜１６ｅを積層した構成に
なっている。反射防止膜１６ｅは、接続孔１８Ａを形成
する際のホトリソグラフィ処理において配線面からの光
反射を抑制することによりレジストのパターニング精度
を向上させるためのものである。
１６ａ、拡散バリア膜１６ｂ、配線材膜１６ｃ、接続抵
抗低減膜１６ｄ及び反射防止膜１６ｅを積層した構成に
なっている。反射防止膜１６ｅは、接続孔１８Ａを形成
する際のホトリソグラフィ処理において配線面からの光
反射を抑制することによりレジストのパターニング精度
を向上させるためのものである。
【０００５】配線層１６の一例としては、次のような構
成のものを本願と同一出願人の先行特許出願（特願平４
−２６０２９号）にて提案した。
成のものを本願と同一出願人の先行特許出願（特願平４
−２６０２９号）にて提案した。
【０００６】 膜 材料 厚さ［ｎｍ］ １６ｅ ＴｉＮ ５０ １６ｄ Ｔｉ １０ １６ｃ Ａｌ−Ｓｉ−Ｃｕ ３５０ １６ｂ ＴｉＮ １００ １６ａ Ｔｉ １０〜２０ 先行特許出願では、Ｔｉ膜１６ａの記載を省略したが、
接続抵抗（コンタクト抵抗）低減のためにＴｉ膜１６ａ
を設けるのが通例である。
接続抵抗（コンタクト抵抗）低減のためにＴｉ膜１６ａ
を設けるのが通例である。
【０００７】配線層１６の他の例としては、膜１６ｂと
膜１６ｃとの間に介在膜１６ｍを配置した次のような構
成のものが知られている（例えば米国特許第５０７００
３６号参照）。
膜１６ｃとの間に介在膜１６ｍを配置した次のような構
成のものが知られている（例えば米国特許第５０７００
３６号参照）。
【０００８】 膜 材料 厚さ［ｎｍ］ １６ｅ ＴｉＯx Ｎy ５０〜５００ １６ｄ Ｔｉ ７〜２０ １６ｃ Ａｌ−Ｓｉ−Ｔｉ ３００〜１０００ １６ｍ Ｔｉ ７〜２０ １６ｂ ＴｉＮ又はＴｉＯx Ｎy ５０〜２００ １６ａ Ｔｉ ２〜１０ ここで、膜１６ｅの材料において、ｘは０．１〜０．
３、ｙは０．７〜０．９である。また、膜１６ｂの材料
において、ｘは０．０５〜０．２、ｙは０．８〜０．９
５である。
３、ｙは０．７〜０．９である。また、膜１６ｂの材料
において、ｘは０．０５〜０．２、ｙは０．８〜０．９
５である。
【０００９】
【発明が解決しようとする課題】図６は、従来の多層配
線形成における接続孔形成工程を示すものである。
線形成における接続孔形成工程を示すものである。
【００１０】半導体基板１０の表面には、ＳｉＯ2 等か
らなるフィールド絶縁膜１１が形成されると共に、絶縁
膜１１の素子孔内には、ＳｉＯ2 等からなる薄いゲート
絶縁膜１１Ｇを介してポリＳｉ等からなるゲート電極層
１３Ｇが形成されている。絶縁膜１１の上には、ポリＳ
ｉ等からなる配線層１３が形成されている。基板表面に
は、電極層１３Ｇに基づく段差や絶縁膜１１及び配線層
１３の積層に基づく段差が存在する。
らなるフィールド絶縁膜１１が形成されると共に、絶縁
膜１１の素子孔内には、ＳｉＯ2 等からなる薄いゲート
絶縁膜１１Ｇを介してポリＳｉ等からなるゲート電極層
１３Ｇが形成されている。絶縁膜１１の上には、ポリＳ
ｉ等からなる配線層１３が形成されている。基板表面に
は、電極層１３Ｇに基づく段差や絶縁膜１１及び配線層
１３の積層に基づく段差が存在する。
【００１１】基板上面には、電極層１３Ｇ、配線層１３
等を覆って絶縁膜１４が形成されるが、絶縁膜１４の上
面は、基板表面の配線段差等を反映して凹凸状となる。
このため、絶縁膜１４の上に複数の配線層を形成する
と、これらの配線層が同一レベルとならず、例えば配線
層１６Ａに比べて配線層１６Ｂが高い位置に形成され
る。
等を覆って絶縁膜１４が形成されるが、絶縁膜１４の上
面は、基板表面の配線段差等を反映して凹凸状となる。
このため、絶縁膜１４の上に複数の配線層を形成する
と、これらの配線層が同一レベルとならず、例えば配線
層１６Ａに比べて配線層１６Ｂが高い位置に形成され
る。
【００１２】基板上面には、配線層１６Ａ，１６Ｂを覆
って層間絶縁膜１８が平坦に形成され、絶縁膜１８に
は、配線層１６Ａ，１６Ｂにそれぞれ対応した接続孔１
８ａ，１８ｂがホトリソグラフィ及びドライエッチング
技術により形成される。このときのエッチング工程で
は、深い接続孔１８ａと浅い接続孔１８ｂとを同時に形
成するため、深い接続孔１８ａのエッチング中に浅い接
続孔１８ｂでは、過剰にエッチングが行なわれる。
って層間絶縁膜１８が平坦に形成され、絶縁膜１８に
は、配線層１６Ａ，１６Ｂにそれぞれ対応した接続孔１
８ａ，１８ｂがホトリソグラフィ及びドライエッチング
技術により形成される。このときのエッチング工程で
は、深い接続孔１８ａと浅い接続孔１８ｂとを同時に形
成するため、深い接続孔１８ａのエッチング中に浅い接
続孔１８ｂでは、過剰にエッチングが行なわれる。
【００１３】配線層１６Ａ，１６Ｂとして、図５に示し
た構成のものを用いた場合、浅い接続孔１８ｂでは過剰
エッチングにより反射防止膜１６ｅが図５に示すように
量ｄだけけずられてしまう。
た構成のものを用いた場合、浅い接続孔１８ｂでは過剰
エッチングにより反射防止膜１６ｅが図５に示すように
量ｄだけけずられてしまう。
【００１４】図７は、過剰エッチング時間と反射防止膜
１６ｅのけずれ量ｄとの関係を示したもので、ラインＳ
1 は反射防止膜１６ｅとしてＴｉＯＮ膜を用いた場合を
示し、ラインＳ2 は反射防止膜１６ｅとしてＴｉＮ膜を
用いた場合を示す。これらの場合において、接続孔の直
径は１．０［μｍ］、エッチングガス系はＣＨＦ3 ／Ｃ
Ｆ4 ／Ａｒであった。
１６ｅのけずれ量ｄとの関係を示したもので、ラインＳ
1 は反射防止膜１６ｅとしてＴｉＯＮ膜を用いた場合を
示し、ラインＳ2 は反射防止膜１６ｅとしてＴｉＮ膜を
用いた場合を示す。これらの場合において、接続孔の直
径は１．０［μｍ］、エッチングガス系はＣＨＦ3 ／Ｃ
Ｆ4 ／Ａｒであった。
【００１５】図７によると、ＴｉＮ膜よりＴｉＯＮ膜の
方がけずれ量ｄが２倍以上も大きいことがわかる。Ｔｉ
Ｎ膜又はＴｉＯＮ膜を反射防止膜として用いる場合、そ
の最適膜厚は４０〜５０［ｎｍ］程度である。また、浅
い接続孔での過剰エッチング時間は１８０［秒］位にな
ることがある。従って、反射防止膜１６ｅとしてＴｉＯ
Ｎ膜を用いた配線構造では、深い接続孔１８ａのエッチ
ング中に浅い接続孔１８ｂ内でＴｉＯＮ膜がすべて除去
されることがある。
方がけずれ量ｄが２倍以上も大きいことがわかる。Ｔｉ
Ｎ膜又はＴｉＯＮ膜を反射防止膜として用いる場合、そ
の最適膜厚は４０〜５０［ｎｍ］程度である。また、浅
い接続孔での過剰エッチング時間は１８０［秒］位にな
ることがある。従って、反射防止膜１６ｅとしてＴｉＯ
Ｎ膜を用いた配線構造では、深い接続孔１８ａのエッチ
ング中に浅い接続孔１８ｂ内でＴｉＯＮ膜がすべて除去
されることがある。
【００１６】接続孔内でＴｉＯＮ膜がすべて除去される
と、層間絶縁膜１８の形成に伴う熱処理等によりＡｌ又
はＡｌ合金からなる配線材層１６ｃからＡｌヒロックが
接続孔内に成長し、上層配線のための配線材を被着する
際に接続孔内での被覆性を劣化させる不都合がある。
と、層間絶縁膜１８の形成に伴う熱処理等によりＡｌ又
はＡｌ合金からなる配線材層１６ｃからＡｌヒロックが
接続孔内に成長し、上層配線のための配線材を被着する
際に接続孔内での被覆性を劣化させる不都合がある。
【００１７】反射防止膜１６ｅとしてＴｉＮ膜を用いた
配線構造では、かような不都合がないものの、基板接続
部にアロイピットが発生する不都合がある。すなわち、
膜１６ｄ中のＴｉが膜１６ｃを構成するＡｌ−Ｓｉ−Ｃ
ｕ合金中のＳｉと反応してＴｉx Ｓｉy を形成する。そ
して、Ａｌ−Ｓｉ−Ｃｕ合金中のＳｉだけでは足りなく
て、ＴｉＮ膜１６ｂにおいてバリア性が不足している個
所を経由して基板１０からＳｉを吸い上げることがあ
り、その結果として基板接続部にアロイピット（アロイ
スパイク）が発生することがある。アロイピットは、接
合リーク電流を増大させるから、その発生を阻止するの
が望ましい。
配線構造では、かような不都合がないものの、基板接続
部にアロイピットが発生する不都合がある。すなわち、
膜１６ｄ中のＴｉが膜１６ｃを構成するＡｌ−Ｓｉ−Ｃ
ｕ合金中のＳｉと反応してＴｉx Ｓｉy を形成する。そ
して、Ａｌ−Ｓｉ−Ｃｕ合金中のＳｉだけでは足りなく
て、ＴｉＮ膜１６ｂにおいてバリア性が不足している個
所を経由して基板１０からＳｉを吸い上げることがあ
り、その結果として基板接続部にアロイピット（アロイ
スパイク）が発生することがある。アロイピットは、接
合リーク電流を増大させるから、その発生を阻止するの
が望ましい。
【００１８】この発明の目的は、Ａｌヒロック発生及び
アロイピット発生を共に防止することができる新規な多
層配線構造を提供することにある。
アロイピット発生を共に防止することができる新規な多
層配線構造を提供することにある。
【００１９】
【課題を解決するための手段】この発明に係る多層配線
構造は、第１の絶縁膜と、この第１の絶縁膜の上に形成
された第１の配線層であって、下から順にＴｉ膜、Ｔｉ
ＯＮ膜、Ａｌ又はＡｌ合金膜、Ｔｉ膜及びＴｉＮ膜を積
層した構成のものと、前記第１の絶縁膜及び前記第１の
配線層を覆って形成され、該第１の配線層の一部に対応
した接続孔を有する第２の絶縁膜と、この第２の絶縁膜
の上に形成され、前記接続孔を介して前記第１の配線層
に接続された第２の配線層とを備えたものである。
構造は、第１の絶縁膜と、この第１の絶縁膜の上に形成
された第１の配線層であって、下から順にＴｉ膜、Ｔｉ
ＯＮ膜、Ａｌ又はＡｌ合金膜、Ｔｉ膜及びＴｉＮ膜を積
層した構成のものと、前記第１の絶縁膜及び前記第１の
配線層を覆って形成され、該第１の配線層の一部に対応
した接続孔を有する第２の絶縁膜と、この第２の絶縁膜
の上に形成され、前記接続孔を介して前記第１の配線層
に接続された第２の配線層とを備えたものである。
【００２０】
【作用】この発明の構成によれば、ＴｉＯＮ膜に比べて
エッチングされにくいＴｉＮ膜を反射防止膜として用い
るので、接続孔形成時にＡｌ又はＡｌ合金膜の露出を阻
止してＡｌヒロックの発生を防止することができる。ま
た、ＴｉＮ膜に比べて耐熱性が良好なＴｉＯＮ膜を拡散
バリア膜として用いるので、アロイピットの発生を防止
することができる。
エッチングされにくいＴｉＮ膜を反射防止膜として用い
るので、接続孔形成時にＡｌ又はＡｌ合金膜の露出を阻
止してＡｌヒロックの発生を防止することができる。ま
た、ＴｉＮ膜に比べて耐熱性が良好なＴｉＯＮ膜を拡散
バリア膜として用いるので、アロイピットの発生を防止
することができる。
【００２１】
【実施例】図１は、この発明の一実施例に係る半導体装
置の多層配線構造を示すもので、図５，６と同様の部分
には同様の符号を付して詳細な説明を省略する。
置の多層配線構造を示すもので、図５，６と同様の部分
には同様の符号を付して詳細な説明を省略する。
【００２２】図１において、Ｓｉからなる半導体基板１
０の表面には、Ｐ+ 型又はＮ+ 型の不純物ドープ領域１
２が形成されている。基板上面には、不純物ドープ領域
１２を覆って絶縁膜１４が形成され、絶縁膜１４には、
領域１２の一部を露呈させるように接続孔１４Ａが形成
される。
０の表面には、Ｐ+ 型又はＮ+ 型の不純物ドープ領域１
２が形成されている。基板上面には、不純物ドープ領域
１２を覆って絶縁膜１４が形成され、絶縁膜１４には、
領域１２の一部を露呈させるように接続孔１４Ａが形成
される。
【００２３】絶縁膜１４の上には、接続孔１４Ａを介し
て不純物ドープ領域１２に接続されるように配線層１６
が形成される。配線層１６は、下から順に膜１６ａ、１
６ｂ、１６ｃ、１６ｄ及び１６ｅを積層した構成になっ
ており、具体的構成の一例を示すと、次の通りである。
て不純物ドープ領域１２に接続されるように配線層１６
が形成される。配線層１６は、下から順に膜１６ａ、１
６ｂ、１６ｃ、１６ｄ及び１６ｅを積層した構成になっ
ており、具体的構成の一例を示すと、次の通りである。
【００２４】 膜 材料 厚さ［ｎｍ］ １６ｅ ＴｉＮ ４０〜５０ １６ｄ Ｔｉ １〜５ １６ｃ Ａｌ−Ｓｉ−Ｃｕ ３５０ １６ｂ ＴｉＯＮ １００ １６ａ Ｔｉ １０ ここで、Ｔｉ膜１６ｄは、なるべく薄い方がよい。
【００２５】基板上面には、絶縁膜１４及び配線層１６
を覆って層間絶縁膜１８が形成される。絶縁膜１８に
は、配線層１６の一部に対応して接続孔１８Ａが形成さ
れる。絶縁膜１８の上には、接続孔１８Ａを介して配線
層１６に接続されるように配線層２０が形成される。接
続孔１８Ａの直径は、０．８〜１．０［μｍ］である。
また、配線層２０は、Ａｌ−Ｓｉ−Ｃｕ合金等からなる
もので、約１［μｍ］の厚さを有する。
を覆って層間絶縁膜１８が形成される。絶縁膜１８に
は、配線層１６の一部に対応して接続孔１８Ａが形成さ
れる。絶縁膜１８の上には、接続孔１８Ａを介して配線
層１６に接続されるように配線層２０が形成される。接
続孔１８Ａの直径は、０．８〜１．０［μｍ］である。
また、配線層２０は、Ａｌ−Ｓｉ−Ｃｕ合金等からなる
もので、約１［μｍ］の厚さを有する。
【００２６】上記した構成によると、拡散バリア層１６
ｂが耐熱性良好なＴｉＯＮ膜からなっているので、４０
０〜５００℃，３０分程度の熱処理では、接続孔周辺部
Ｘ，Ｙ等の個所にアロイピットが発生しない。また、反
射防止膜１６ｅが図７で示したようにけずれ量が少ない
ＴｉＮ膜からなっているので、接続孔形成時に接続孔底
部Ｚに残存するようになる。このため、Ａｌ又はＡｌ合
金層１６ｃが露出せず、Ａｌヒロックが発生しない。
ｂが耐熱性良好なＴｉＯＮ膜からなっているので、４０
０〜５００℃，３０分程度の熱処理では、接続孔周辺部
Ｘ，Ｙ等の個所にアロイピットが発生しない。また、反
射防止膜１６ｅが図７で示したようにけずれ量が少ない
ＴｉＮ膜からなっているので、接続孔形成時に接続孔底
部Ｚに残存するようになる。このため、Ａｌ又はＡｌ合
金層１６ｃが露出せず、Ａｌヒロックが発生しない。
【００２７】図２は、アロイピット発生試験に用いられ
る試料を示すものである。Ｓｉからなる半導体基板１０
の表面には、Ｎ+ 型の不純物ドープ領域１２が形成され
ると共に、領域１２を覆ってＳｉＯ2 等からなる絶縁膜
１４が形成されている。絶縁膜１４には、接続孔１４Ａ
が形成される。そして、絶縁膜１４上には、接続孔１４
Ａを介して不純物ドープ領域１２に接続されるように配
線層１６が形成される。接続孔１４Ａの直径は、０．６
［μｍ］、絶縁膜１４の厚さは８００［ｎｍ］とした。
る試料を示すものである。Ｓｉからなる半導体基板１０
の表面には、Ｎ+ 型の不純物ドープ領域１２が形成され
ると共に、領域１２を覆ってＳｉＯ2 等からなる絶縁膜
１４が形成されている。絶縁膜１４には、接続孔１４Ａ
が形成される。そして、絶縁膜１４上には、接続孔１４
Ａを介して不純物ドープ領域１２に接続されるように配
線層１６が形成される。接続孔１４Ａの直径は、０．６
［μｍ］、絶縁膜１４の厚さは８００［ｎｍ］とした。
【００２８】アロイピット発生試験では、図２のような
試料に次の３ステップの熱処理を施した。
試料に次の３ステップの熱処理を施した。
【００２９】 ステップ 温度［℃］ 時間［分］ 雰囲気 （１） ４００ ３０ Ｎ2 （２） ４５０ ３０ Ｎ2 （３） ５００ ３０ Ｎ2 この後、絶縁膜１４及びＡｌ合金をＨＦで除去すると共
に、ＴｉＮをアンモニア過水で除去してから、アロイピ
ットを観察した。アロイピットは、図２，３に示すよう
にＴｉＮの被覆性が低下する接続孔周辺部Ｑ，Ｒにて発
生しやすい。
に、ＴｉＮをアンモニア過水で除去してから、アロイピ
ットを観察した。アロイピットは、図２，３に示すよう
にＴｉＮの被覆性が低下する接続孔周辺部Ｑ，Ｒにて発
生しやすい。
【００３０】図２の試料としては、配線層１６が図４
（Ａ）のような従来構造のものと、配線層１６が図４
（Ｂ）のようなこの発明に係る構造のものとを用意し、
アロイピット発生率を比較した。ここで、アロイピット
発生率は、アロイピットがあるコンタクト数／観察した
コンタクト数なる式で表わされるもので、図４の配線構
造（Ａ），（Ｂ）についてアロイピット発生率を対比し
て示すと、次の数１の通りである。
（Ａ）のような従来構造のものと、配線層１６が図４
（Ｂ）のようなこの発明に係る構造のものとを用意し、
アロイピット発生率を比較した。ここで、アロイピット
発生率は、アロイピットがあるコンタクト数／観察した
コンタクト数なる式で表わされるもので、図４の配線構
造（Ａ），（Ｂ）についてアロイピット発生率を対比し
て示すと、次の数１の通りである。
【００３１】
【数１】 従って、この発明に係る図４（Ｂ）の配線構造では、ア
ロイピット発生を十分に抑止できること明らかである。
ロイピット発生を十分に抑止できること明らかである。
【００３２】発明者の研究によれば、アロイピットの発
生メカニズムは次のようなものと考えられる。すなわ
ち、５００℃におけるＡｌ中へのＳｉの固溶度は、０．
７５［％］である。いま、Ｔｉ膜１６ｄ中のＴｉと膜１
６ｃを構成するＡｌ−Ｓｉ−Ｃｕ合金中のＳｉとが反応
してＴｉＳｉx （ｘ＝１）が形成されるとすると、７
［ｎｍ］のＴｉは、３５０［ｎｍ］のＡｌ−Ｓｉ（１．
０％）−Ｃｕ合金中のＳｉをすべて消費しても足りず、
Ｓｉ基板１０からＳｉを吸い上げる可能性がある。コン
タクトのアスペクト比が大きくなって、コンタクト底部
での拡散バリア膜の被覆性が低下すると、その部分を介
してＡｌとＳｉが相互拡散し、アロイピットが発生す
る。
生メカニズムは次のようなものと考えられる。すなわ
ち、５００℃におけるＡｌ中へのＳｉの固溶度は、０．
７５［％］である。いま、Ｔｉ膜１６ｄ中のＴｉと膜１
６ｃを構成するＡｌ−Ｓｉ−Ｃｕ合金中のＳｉとが反応
してＴｉＳｉx （ｘ＝１）が形成されるとすると、７
［ｎｍ］のＴｉは、３５０［ｎｍ］のＡｌ−Ｓｉ（１．
０％）−Ｃｕ合金中のＳｉをすべて消費しても足りず、
Ｓｉ基板１０からＳｉを吸い上げる可能性がある。コン
タクトのアスペクト比が大きくなって、コンタクト底部
での拡散バリア膜の被覆性が低下すると、その部分を介
してＡｌとＳｉが相互拡散し、アロイピットが発生す
る。
【００３３】なお、ＴｉＯＮの耐熱性がＴｉＮより優れ
ている旨の報告は既にある（１９８９年春季第３６回応
用物理学関係連合講演会講演予稿集第７２５頁３ｐ−Ｚ
Ｆ−１３「反応性スパッタＴｉＯx Ｎy 膜のバリア特
性」参照）。
ている旨の報告は既にある（１９８９年春季第３６回応
用物理学関係連合講演会講演予稿集第７２５頁３ｐ−Ｚ
Ｆ−１３「反応性スパッタＴｉＯx Ｎy 膜のバリア特
性」参照）。
【００３４】
【発明の効果】以上のように、この発明によれば、反射
防止膜としてＴｉＮ膜を用いると共に拡散バリア膜とし
てＴｉＯＮ膜を用いてＡｌヒロック及びアロイピットの
発生を防止するようにしたので、層間接続部の接続状態
を改善できると共に接合リーク電流を低減できる効果が
得られるものである。
防止膜としてＴｉＮ膜を用いると共に拡散バリア膜とし
てＴｉＯＮ膜を用いてＡｌヒロック及びアロイピットの
発生を防止するようにしたので、層間接続部の接続状態
を改善できると共に接合リーク電流を低減できる効果が
得られるものである。
【図１】 この発明の一実施例に係る半導体装置の配線
構造を示す基板断面図である。
構造を示す基板断面図である。
【図２】 アロイピット発生試験に用いられる試料を示
す断面図である。
す断面図である。
【図３】 図２の試料の接続孔を示す上面図である。
【図４】 図２の試料で採用される従来の配線構造
（Ａ）及びこの発明の配線構造（Ｂ）を対比して示す断
面図である。
（Ａ）及びこの発明の配線構造（Ｂ）を対比して示す断
面図である。
【図５】 従来の配線構造を説明するための基板断面図
である。
である。
【図６】 従来の多層配線形成における接続孔形成工程
を示す基板断面図である。
を示す基板断面図である。
【図７】 図６の工程における過剰エッチング時間と反
射防止膜のけずれ量との関係を示すグラフである。
射防止膜のけずれ量との関係を示すグラフである。
１０：半導体基板、１２：不純物ドープ領域、１４，１
８：絶縁膜、１４Ａ，１８Ａ：接続孔、１６，２０：配
線層、１６ａ，１６ｄ：接続抵抗低減膜、１６ｂ：拡散
バリア膜、１６ｃ：配線材膜、１６ｅ：反射防止膜。
８：絶縁膜、１４Ａ，１８Ａ：接続孔、１６，２０：配
線層、１６ａ，１６ｄ：接続抵抗低減膜、１６ｂ：拡散
バリア膜、１６ｃ：配線材膜、１６ｅ：反射防止膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 民人 静岡県浜松市中沢町10番１号ヤマハ株式会 社内
Claims (1)
- 【請求項１】 多層配線構造を有する半導体装置であっ
て、該多層配線構造は、 第１の絶縁膜と、 この第１の絶縁膜の上に形成された第１の配線層であっ
て、下から順にＴｉ膜、ＴｉＯＮ膜、Ａｌ又はＡｌ合金
膜、Ｔｉ膜及びＴｉＮ膜を積層した構成のものと、 前記第１の絶縁膜及び前記第１の配線層を覆って形成さ
れ、該第１の配線層の一部に対応した接続孔を有する第
２の絶縁膜と、 この第２の絶縁膜の上に形成され、前記接続孔を介して
前記第１の配線層に接続された第２の配線層とを備えた
ことを特徴とする半導体装置。
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|---|---|---|---|
| JP21906993A JP3613768B2 (ja) | 1993-08-11 | 1993-08-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21906993A JP3613768B2 (ja) | 1993-08-11 | 1993-08-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0758110A true JPH0758110A (ja) | 1995-03-03 |
| JP3613768B2 JP3613768B2 (ja) | 2005-01-26 |
Family
ID=16729785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21906993A Expired - Fee Related JP3613768B2 (ja) | 1993-08-11 | 1993-08-11 | 半導体装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3613768B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000206562A (ja) * | 1999-01-08 | 2000-07-28 | Sony Corp | 液晶表示装置 |
| US6448172B1 (en) | 1999-02-25 | 2002-09-10 | Nec Corporation | Manufacturing method of forming interconnection in semiconductor device |
| KR100355861B1 (ko) * | 1999-05-11 | 2002-10-12 | 아남반도체 주식회사 | 반도체 소자의 제조 방법 |
| US7317206B2 (en) | 2003-03-12 | 2008-01-08 | Samsung Sdi Co., Ltd. | Conductive elements for thin film transistors used in a flat panel display |
| JP2015179211A (ja) * | 2014-03-19 | 2015-10-08 | 富士通株式会社 | 光半導体装置及びその製造方法 |
-
1993
- 1993-08-11 JP JP21906993A patent/JP3613768B2/ja not_active Expired - Fee Related
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| KR100369970B1 (ko) * | 1999-02-25 | 2003-01-30 | 닛본 덴기 가부시끼가이샤 | 반도체장치 제조방법 |
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| JP2015179211A (ja) * | 2014-03-19 | 2015-10-08 | 富士通株式会社 | 光半導体装置及びその製造方法 |
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|---|---|
| JP3613768B2 (ja) | 2005-01-26 |
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