JP3360835B2 - 配線形成方法 - Google Patents
配線形成方法Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造等に
適用される配線形成方法に関し、特にバリヤメタル構造
を有するコンタクト部にアルミニウム系材料層を均一に
埋め込む方法に関する。 【０００２】 【従来の技術】ＶＬＳＩやＵＬＳＩ等の高密度化が図ら
れた半導体装置にあっては、下層配線と上層配線の接続
を図るために層間絶縁膜に開口される接続孔の開口径も
微細化し、アスペクト比が１を越えるようになってきて
いる。上層配線は一般にスパッタリング法によりアルミ
ニウム（Ａｌ）系材料を被着させることにより形成され
ているが、かかる高アスペクト比を有する接続孔を埋め
込むには十分な段差被覆性（ステップ・カバレッジ）が
達成されにくく、断線を生ずる原因ともなっている。 【０００３】そこで、段差被覆性の不足を改善するため
の対策として、高温バイアス・スパッタリング法が提案
されている。この技術は、例えば月刊セミコンダクター
・ワールド１９８９年１２月号１８６〜１８８ページ
（プレスジャーナル社刊）に示されているように、ウェ
ハをヒータ・ブロックを介して数百℃に加熱し、このヒ
ータ・ブロックを介してＲＦバイアスを印加しながらス
パッタリングを行うものである。この方法によれば、高
温によるＡｌのリフロー効果とバイアス印加によるイオ
ン衝撃とにより段差被覆性を改善し、平坦な表面を有す
るＡｌ系材料層を形成することができる。上記論文に
は、Ａｌ系材料層の下地としてＴｉ層を設けた場合に、
Ｔｉ層がＡｌ原子の表面移動（マイグレーション）に寄
与して優れた段差被覆性が達成されることが記載されて
いる。 【０００４】 【発明が解決しようとする課題】ところで、Ａｌ系材料
層の下地として設けられるＴｉ層は、バリヤメタルとし
て機能する。しかし、Ｔｉ層は、低抵抗のオーミック・
コンタクトを達成する優れたコンタクト材料であるもの
の、単独ではバリアメタルとしての機能を十分に果たし
得ない。シリコン（Ｓｉ）基板とＡｌ系材料層との間に
Ｔｉ層が単独で介在されていても、ＳｉとＴｉの反応及
びＴｉとＡｌの反応の両方が進行するために、Ｓｉ基板
へのＡｌスパイクの発生が防止できないからである。そ
こで、Ｔｉ層の上にさらにＴｉＮ層を積層した２層構造
のバリヤメタル（Ｔｉ／ＴｉＮ系）が採用されている。
さらに、ＴｉＮ層の成膜時に酸素を導入してＴｉＯＮ層
とした２層構造のバリヤメタル（Ｔｉ／ＴｉＯＮ系）も
提案されている。これは、ＴｉＮの粒界に酸素を偏析さ
せることにより、Ａｌの粒界拡散の防止効果を一層高め
ることができる。 【０００５】ところが、コンタクト部に予めＴｉ／Ｔｉ
ＯＮ系のバリヤメタルが形成されている場合、Ａｌ系材
料層を高温バイアス・スパッタリング法により被着形成
しようとすると、接続孔の均一な埋め込みが困難とな
る。例えば、図７に示すように、予め不純物拡散領域２
２が形成されてなるシリコン基板２１上に、不純物拡散
領域２２に臨む接続孔２４を有する層間絶縁膜２３が積
層され、さらに少なくとも接続孔２４を覆ってＴｉ層２
５とＴｉＯＮ層２６とがバリヤメタルとして順次積層さ
れたウェハを検討する。このウェハについて、高温バイ
アス・スパッタリング法により例えばＡｌ系材料層２７
を被着形成しようとしても、接続孔２４を均一に埋め込
むことができず、鬆（す）２８が発生し易い。これは、
高温バイアス・スパッタリングの過程におけるＡｌが固
体と液体の中間的な状態にあって下地の表面モホロジー
に極めて敏感であるためである。すなわち、ＴｉＯＮ層
２６は柱状結晶構造を有し、しかもその結晶の長手方向
が膜面にほぼ垂直に配向しているため表面モホロジーが
粗く、Ａｌ系材料に対する濡れ性及び反応性に劣る。 【０００６】そこで、本発明者らは、Ａｌ系材料に対す
る良好な濡れ性及び反応性が既に実証されているＴｉ層
を上記ＴｉＯＮ層２６の上にさらに積層し、バリヤメタ
ルをＴｉ／ＴｉＯＮ／Ｔｉ系の３層構造とすることも試
みた。しかし、新たに積層されたＴｉ層によっても表面
モホロジーは十分に改善されず、Ａｌ系材料により接続
孔２４を均一に再現性良く埋め込むには至らなかった。 【０００７】このように、従来の技術では低抵抗性、高
いバリヤ性、優れた段差被覆性を同時に満足し得るコン
タクト形成を行うことが困難である。そこで、本発明
は、これらの要求を同時に満足し得る配線形成方法を提
供することを目的とする。 【０００８】 【課題を解決するための手段】本発明は、上述の目的を
達成するために提案されるものであり、シリコン系基板
上の素子形成領域の表面に存在する自然酸化膜を除去
し、次いで上記シリコン基板上にＳｉＯ 2 層又はＳｉ 3 Ｎ
4 層と第１のチタン材料層とが順次形成されてなる基体
に対して不活性ガス雰囲気中で熱処理を行うことにより
チタン・シリサイド系材料層を形成し、さらに、前記基
体上に層間絶縁膜を形成し前記チタン・シリサイド系材
料層に臨んで接続孔を開口し、その後、少なくとも前記
接続孔の底面及び側壁部を第２のチタン材料層で被覆
し、さらにその後、少なくとも前記接続孔を充填するご
とくアルミニウム系材料層を形成するようにしたもので
ある。 【０００９】 【作用】本発明者らは、バリヤ性をＴｉＯＮ層に求める
限りはＡｌ系材料層による均一な接続孔の埋め込みは困
難であると考え、本願出願人が先に特開平２−２６０６
３０号公報において提案した方法により形成されるＴｉ
Ｓｉ2 層に着目した。上記公報に開示される方法は、コ
ンタクト抵抗、拡散層抵抗等の低下を目的として形成さ
れる従来の一般的なサリサイド（SALICIDE＝self align
ed silicide）の形成プロセスを改良したものである。
すなわち、従来のようにシリコン系基板上に直接にＴｉ
層を積層して熱処理を行うのではなく、まずシリコン基
板上の自然酸化膜を除去した後、シリコン化合物層を改
めて形成し、さらにＴｉ層を積層してから不活性ガス雰
囲気中で熱処理を行うことによりシリサイド化を行う。
特に、シリコン化合物層として熱酸化等により形成され
る酸化シリコン層を使用するプロセスについては、シリ
サイド化反応が酸化物層を介して行われることから、本
願出願人はＳＩＴＯＸ（＝silicidation through oxid
e）という呼称を提唱している。この方法により形成さ
れるＴｉＳｉ2層は、フィールド酸化膜若しくはＭＯＳ
トランジスタにおいてＬＤＤ構造を達成するためにゲー
ト電極側壁部に形成されるサイドウォール上へ這い上が
ることなく素子形成領域にのみ選択的に存在するので、
ソース／ドレイン領域とゲート電極との間でリークを発
生させるおそれがない。また、成膜時のシリサイド化反
応速度が小さいため、膜質も極めて緻密かつ均一であり
高いバリヤ性を発揮する他、高温アニールを経てもシー
ト抵抗が低く保たれる。 【００１０】以上の説明からも明らかなように、上述の
方法により形成されたＴｉＳｉ2は、十分に低いシート
抵抗と緻密で均一な膜質を有していることから、バリヤ
メタルとしても優れた性能を発揮し得る。そこで、本発
明では第１のチタン系材料層とシリコン系基板との間の
シリサイド化反応により形成されるチタン・シリサイド
系材料層を、バリヤメタルとして使用するものである。 【００１１】本発明では、次に基体の表面に層間絶縁膜
が形成され、チタン・シリサイド系材料層に臨んで接続
孔が開口される。この時点で、接続孔の底面にはチタン
・シリサイド系材料層が露出することになる。但し、チ
タン・シリサイド系材料層は熱応力が大きいため、この
ままＡｌ系材料層を被着するとストレス・マイグレーシ
ョンを惹起させる原因となる。また、接続孔の内壁部と
Ａｌ系材料層との濡れ性も不十分である。そこで、前記
接続孔の底面及び内壁部を被覆して第２のチタン系材料
層を形成する。このことにより、接続孔の内壁部は全て
Ａｌ系材料層との濡れ性及び反応性が向上し、かつ熱応
力が低減された状態となる。この後基体の全面にＡｌ系
材料層を被着すれば、Ａｌ系材料はチタン系材料と界面
反応を起こしながら徐々に接続孔内に侵入し、鬆を発生
させることなくこれを均一に充填する。 【００１２】 【実施例】以下、本発明の好適な実施例について説明す
る。 【００１３】本実施例は、本発明をＭＯＳトランジスタ
の製造に適用した一例である。このプロセスを図１乃至
図６を参照しながら説明する。 【００１４】まず、図１に示されるように、シリコン基
板１上に例えばＬＯＣＯＳ法によりフィールド酸化膜２
を形成し、このフィールド酸化膜２により規定される素
子形成領域に酸化シリコン等からなるゲート酸化膜３を
介してＤＯＰＯＳ等からなるゲート電極４を形成した。 【００１５】次に、上記ゲート電極４をマスクとしてソ
ース／ドレイン領域５を形成するための１回目のイオン
注入を行った後、ＣＶＤ法及びＲＩＥ等により常法にし
たがって酸化シリコン等からなるサイドウォール６を形
成した。 【００１６】さらに、素子形成領域の表面に存在する自
然酸化膜を希フッ酸で除去した後、例えば熱酸化により
素子形成領域及びゲート電極４上にそれぞれ５０Å厚の
ＳｉＯ2層７，８を形成した。ここで自然酸化膜を予め
除去しているのは、素子形成領域上におけるＳｉＯ2層
７の厚さを均一とするためである。また、ＳｉＯ2層
７，８は、上述のように基体の表面酸化により形成する
のではなく、例えば基体の全面に多結晶シリコン層を被
着形成した後に熱酸化を行って一旦厚いＳｉＯ2層を形
成し、続いて希フッ酸でエッチングを行ってその層厚を
所望の厚さに減ずることにより形成してもよい。 【００１７】さらに、ゲート電極４及びサイドウォール
６とをマスクとし、ソース／ドレイン領域５の一部にお
いて不純物濃度を高めるための２回目のイオン注入をＳ
ｉＯ2層７を介して行った。このようにして、ＬＤＤ構
造が達成される。このとき、ゲート電極４上のＳｉＯ2
層８は、注入イオンによるチャネリングの防止層として
も機能する。 【００１８】次に、一例としてアルゴン流量１００ＳＣ
ＣＭ、ガス圧０．４７Ｐａ（３．５ｍＴｏｒｒ）、ＤＣ
スパッタ・パワー４ｋＷ、基板温度３００℃、スパッタ
速度３５００Å／分の条件でＴｉのスパッタリングを行
い、図２に示されるように、基体の全面に第１のＴｉ層
９を約３００Åの厚さに形成した。 【００１９】次に、図２に示される基体についてＡｒ雰
囲気中、約６５０℃にてランプ・アニールを行い、第１
のＴｉ層９の一部とシリコン基板１（正確にはソース／
ドレイン領域５）及びゲート電極４とをそれぞれＳｉＯ
2層７，８を介して反応させ、それぞれＴｉＳｉ層（図
示せず。）を形成した。 【００２０】続いて、例えばアンモニアと過酸化水素水
の混合溶液を用いて第１のＴｉ層９の未反応部分を選択
的にエッチング除去した。 【００２１】さらに、約９００℃にて再びランプ・アニ
ールを行ってＴｉＳｉ層とシリコン基板１及びゲート電
極４とをさらに反応させ、図３に示されるように、それ
ぞれＴｉＳｉ2層７ａ，８ａを形成した。 【００２２】ここで、上述のようにシリサイド化のため
のランプ・アニールを２段階に分けて行っているのは、
ＴｉＳｉ2層７ａ，８ａを素子形成領域及びゲート電極
上に選択性良く形成させるためである。最初から９００
℃付近でシリサイド化を行うと、フィールド酸化膜２や
サイドウォール６の上にまでＴｉＳｉ2層７ａ，８ａが
延在して形成され、ゲート電極４とソース／ドレイン領
域５との間のリーク電流を増大させるおそれが大きい。 【００２３】次に、図４に示されるように、基体の全面
に例えばＣＶＤにより酸化シリコン等を堆積させて層間
絶縁膜１０を形成し、続いて層間絶縁膜１０をパターニ
ングしてソース／ドレイン領域５上のＴｉＳｉ2層７ａ
に臨むコンタクト・ホール１１を開口した。さらに、例
えば第１のＴｉ層９の成膜時と同じ条件でスパッタリン
グを行うことにより基体の全面を覆って第２のＴｉ層１
２を約５００Åの厚さに形成した。これにより、少なく
ともコンタクト・ホール１１の底面及び側壁部は第２の
Ｔｉ層１２により被覆されたことになり、後に形成され
るＡｌ−１％Ｓｉ層１３（図５参照。）とコンタクト部
との濡れ性及び反応性が改善され、ＴｉＳｉ2層７ａと
の間の熱応力も緩和される。 【００２４】次に、２段階のスパッタリングによりＡｌ
−１％Ｓｉ層１３の成膜を行った。スパッタリング雰囲
気はＡｒ流量１００ＳＣＣＭ，ガス圧０．４７Ｐａ
（３．５ｍＴｏｒｒ）とし、１段階目として基板加熱及
びバイアス印加を行わずにＤＣスパッタ・パワー２２．
７ｋＷにてスパッタリングを行い、Ａｌ−１％Ｓｉ層１
３を約１０００Åの厚さに成膜した。続いて、２段階目
として基板の裏面を高温のＡｒガスに接触させることに
より該基板を約４５０℃に加熱し、ＲＦバイアス・パワ
ー３００Ｖを印加しながら高温バイアス・スパッタリン
グを行い、Ａｌ−１％Ｓｉ層１３をさらに３０００Åの
厚さに成膜した。これにより、図５に示されるように、
最終的には４０００Åの厚さのＡｌ−１％Ｓｉ層１３が
基体の全面に形成され、コンタクト・ホール１１は鬆を
発生することなく均一に埋め込まれた。 【００２５】なお、Ａｌ−１％Ｓｉ層１３の成膜は、必
ずしも上述のような２段階プロセスを経る必要はない。
しかし、成膜の初期から基板を高温に加熱すると条件に
よってはＡｌ−１％Ｓｉ層１３が島状に成長するので、
これを防止するために成膜工程を２段階に分け、最初の
段階を低温プロセスとすることが望ましい。これによ
り、Ａｌ−１％Ｓｉ層１３の膜質をより一層向上させる
ことができる。 【００２６】さらに、図６に示されるようにＡｌ−１％
Ｓｉ層１３と第２のＴｉ層１２とを塩素系ガス等を使用
したドライエッチングによりパターニングし、Ｔｉ層パ
ターン１２ａを下地に有するＡｌ系電極１３ａを形成し
た。 【００２７】本実施例で製造されたＭＯＳトランジスタ
においては、ＴｉＳｉ2層７ａ，８ａによりソース／ド
レイン領域５及びゲート電極４のシート抵抗が低減され
ており、従来のＳＡＬＩＣＩＤＥ法によりシリサイド層
を形成したＭＯＳトランジスタに比べて高温アニール後
においても接合リーク電流が著しく低減されていた。こ
れは、本実施例のＭＯＳトランジスタにおいて、ＴｉＳ
ｉ2層７ａ，８ａの膜質が優れていることと関連してい
る。 【００２８】図８は、所定のアニール温度にて３０分間
保持したＭＯＳトランジスタのゲート電極に−５．５Ｖ
の電圧を印加した場合の接合リーク電流の測定結果を示
すグラフである。縦軸は接合リーク電流（Ａ）、横軸は
アニール温度（℃）を表し、白丸（○）のプロットは従
来のＭＯＳトランジスタ、黒四角（■）のプロットは本
実施例のＭＯＳトランジスタのデータをそれぞれ示す。
従来のＭＯＳトランジスタでは、高温アニールによりＴ
ｉＳｉ2 結晶の凝集が生じ、シート抵抗が増大する他、
基板を４００℃程度に加熱した時点でＡｌスパイクに対
する耐性が劣化し、接合リーク電流が急激に増大した。
しかし、本実施例で製造されたＭＯＳトランジスタで
は、ＴｉＳｉ2層７ａ，８ａが大きな結晶粒径と緻密な
粒界とを有しているため、５００℃に加熱された後でも
Ｔｉ及びＳｉの拡散が抑制されてシート抵抗が低く保た
れる他、接合リーク電流はほとんど変化せず、Ａｌスパ
イクに対しても高い耐性が維持された。このことは、Ａ
ｌ−１％Ｓｉ層１３の成膜工程において高温バイアス・
スパッタリングを経ても、本実施例のＭＯＳトランジス
タが何ら特性の劣化を生じないことを示している。 【００２９】なお、本発明は上述の実施例に何ら限定さ
れるものではなく、例えばシリコン化合物層としては上
述のＳｉＯ2層以外にも、窒化シリコン層（Ｓｉ3Ｎ4）
等を使用することができる。 【００３０】 【発明の効果】以上の説明からも明らかなように、本発
明を適用すればＴｉＳｉ2層により低抵抗性と高いバリ
ヤ性が保証され、第２のＴｉ層により優れた段差被覆性
が保障されるため、Ａｌ系材料による信頼性の高い接続
孔の埋め込みを行うことが可能となる。したがって、本
発明は微細なデザイン・ルールにもとづき高集積度及び
高性能を要求される半導体装置の製造に極めて好適であ
る。
適用される配線形成方法に関し、特にバリヤメタル構造
を有するコンタクト部にアルミニウム系材料層を均一に
埋め込む方法に関する。 【０００２】 【従来の技術】ＶＬＳＩやＵＬＳＩ等の高密度化が図ら
れた半導体装置にあっては、下層配線と上層配線の接続
を図るために層間絶縁膜に開口される接続孔の開口径も
微細化し、アスペクト比が１を越えるようになってきて
いる。上層配線は一般にスパッタリング法によりアルミ
ニウム（Ａｌ）系材料を被着させることにより形成され
ているが、かかる高アスペクト比を有する接続孔を埋め
込むには十分な段差被覆性（ステップ・カバレッジ）が
達成されにくく、断線を生ずる原因ともなっている。 【０００３】そこで、段差被覆性の不足を改善するため
の対策として、高温バイアス・スパッタリング法が提案
されている。この技術は、例えば月刊セミコンダクター
・ワールド１９８９年１２月号１８６〜１８８ページ
（プレスジャーナル社刊）に示されているように、ウェ
ハをヒータ・ブロックを介して数百℃に加熱し、このヒ
ータ・ブロックを介してＲＦバイアスを印加しながらス
パッタリングを行うものである。この方法によれば、高
温によるＡｌのリフロー効果とバイアス印加によるイオ
ン衝撃とにより段差被覆性を改善し、平坦な表面を有す
るＡｌ系材料層を形成することができる。上記論文に
は、Ａｌ系材料層の下地としてＴｉ層を設けた場合に、
Ｔｉ層がＡｌ原子の表面移動（マイグレーション）に寄
与して優れた段差被覆性が達成されることが記載されて
いる。 【０００４】 【発明が解決しようとする課題】ところで、Ａｌ系材料
層の下地として設けられるＴｉ層は、バリヤメタルとし
て機能する。しかし、Ｔｉ層は、低抵抗のオーミック・
コンタクトを達成する優れたコンタクト材料であるもの
の、単独ではバリアメタルとしての機能を十分に果たし
得ない。シリコン（Ｓｉ）基板とＡｌ系材料層との間に
Ｔｉ層が単独で介在されていても、ＳｉとＴｉの反応及
びＴｉとＡｌの反応の両方が進行するために、Ｓｉ基板
へのＡｌスパイクの発生が防止できないからである。そ
こで、Ｔｉ層の上にさらにＴｉＮ層を積層した２層構造
のバリヤメタル（Ｔｉ／ＴｉＮ系）が採用されている。
さらに、ＴｉＮ層の成膜時に酸素を導入してＴｉＯＮ層
とした２層構造のバリヤメタル（Ｔｉ／ＴｉＯＮ系）も
提案されている。これは、ＴｉＮの粒界に酸素を偏析さ
せることにより、Ａｌの粒界拡散の防止効果を一層高め
ることができる。 【０００５】ところが、コンタクト部に予めＴｉ／Ｔｉ
ＯＮ系のバリヤメタルが形成されている場合、Ａｌ系材
料層を高温バイアス・スパッタリング法により被着形成
しようとすると、接続孔の均一な埋め込みが困難とな
る。例えば、図７に示すように、予め不純物拡散領域２
２が形成されてなるシリコン基板２１上に、不純物拡散
領域２２に臨む接続孔２４を有する層間絶縁膜２３が積
層され、さらに少なくとも接続孔２４を覆ってＴｉ層２
５とＴｉＯＮ層２６とがバリヤメタルとして順次積層さ
れたウェハを検討する。このウェハについて、高温バイ
アス・スパッタリング法により例えばＡｌ系材料層２７
を被着形成しようとしても、接続孔２４を均一に埋め込
むことができず、鬆（す）２８が発生し易い。これは、
高温バイアス・スパッタリングの過程におけるＡｌが固
体と液体の中間的な状態にあって下地の表面モホロジー
に極めて敏感であるためである。すなわち、ＴｉＯＮ層
２６は柱状結晶構造を有し、しかもその結晶の長手方向
が膜面にほぼ垂直に配向しているため表面モホロジーが
粗く、Ａｌ系材料に対する濡れ性及び反応性に劣る。 【０００６】そこで、本発明者らは、Ａｌ系材料に対す
る良好な濡れ性及び反応性が既に実証されているＴｉ層
を上記ＴｉＯＮ層２６の上にさらに積層し、バリヤメタ
ルをＴｉ／ＴｉＯＮ／Ｔｉ系の３層構造とすることも試
みた。しかし、新たに積層されたＴｉ層によっても表面
モホロジーは十分に改善されず、Ａｌ系材料により接続
孔２４を均一に再現性良く埋め込むには至らなかった。 【０００７】このように、従来の技術では低抵抗性、高
いバリヤ性、優れた段差被覆性を同時に満足し得るコン
タクト形成を行うことが困難である。そこで、本発明
は、これらの要求を同時に満足し得る配線形成方法を提
供することを目的とする。 【０００８】 【課題を解決するための手段】本発明は、上述の目的を
達成するために提案されるものであり、シリコン系基板
上の素子形成領域の表面に存在する自然酸化膜を除去
し、次いで上記シリコン基板上にＳｉＯ 2 層又はＳｉ 3 Ｎ
4 層と第１のチタン材料層とが順次形成されてなる基体
に対して不活性ガス雰囲気中で熱処理を行うことにより
チタン・シリサイド系材料層を形成し、さらに、前記基
体上に層間絶縁膜を形成し前記チタン・シリサイド系材
料層に臨んで接続孔を開口し、その後、少なくとも前記
接続孔の底面及び側壁部を第２のチタン材料層で被覆
し、さらにその後、少なくとも前記接続孔を充填するご
とくアルミニウム系材料層を形成するようにしたもので
ある。 【０００９】 【作用】本発明者らは、バリヤ性をＴｉＯＮ層に求める
限りはＡｌ系材料層による均一な接続孔の埋め込みは困
難であると考え、本願出願人が先に特開平２−２６０６
３０号公報において提案した方法により形成されるＴｉ
Ｓｉ2 層に着目した。上記公報に開示される方法は、コ
ンタクト抵抗、拡散層抵抗等の低下を目的として形成さ
れる従来の一般的なサリサイド（SALICIDE＝self align
ed silicide）の形成プロセスを改良したものである。
すなわち、従来のようにシリコン系基板上に直接にＴｉ
層を積層して熱処理を行うのではなく、まずシリコン基
板上の自然酸化膜を除去した後、シリコン化合物層を改
めて形成し、さらにＴｉ層を積層してから不活性ガス雰
囲気中で熱処理を行うことによりシリサイド化を行う。
特に、シリコン化合物層として熱酸化等により形成され
る酸化シリコン層を使用するプロセスについては、シリ
サイド化反応が酸化物層を介して行われることから、本
願出願人はＳＩＴＯＸ（＝silicidation through oxid
e）という呼称を提唱している。この方法により形成さ
れるＴｉＳｉ2層は、フィールド酸化膜若しくはＭＯＳ
トランジスタにおいてＬＤＤ構造を達成するためにゲー
ト電極側壁部に形成されるサイドウォール上へ這い上が
ることなく素子形成領域にのみ選択的に存在するので、
ソース／ドレイン領域とゲート電極との間でリークを発
生させるおそれがない。また、成膜時のシリサイド化反
応速度が小さいため、膜質も極めて緻密かつ均一であり
高いバリヤ性を発揮する他、高温アニールを経てもシー
ト抵抗が低く保たれる。 【００１０】以上の説明からも明らかなように、上述の
方法により形成されたＴｉＳｉ2は、十分に低いシート
抵抗と緻密で均一な膜質を有していることから、バリヤ
メタルとしても優れた性能を発揮し得る。そこで、本発
明では第１のチタン系材料層とシリコン系基板との間の
シリサイド化反応により形成されるチタン・シリサイド
系材料層を、バリヤメタルとして使用するものである。 【００１１】本発明では、次に基体の表面に層間絶縁膜
が形成され、チタン・シリサイド系材料層に臨んで接続
孔が開口される。この時点で、接続孔の底面にはチタン
・シリサイド系材料層が露出することになる。但し、チ
タン・シリサイド系材料層は熱応力が大きいため、この
ままＡｌ系材料層を被着するとストレス・マイグレーシ
ョンを惹起させる原因となる。また、接続孔の内壁部と
Ａｌ系材料層との濡れ性も不十分である。そこで、前記
接続孔の底面及び内壁部を被覆して第２のチタン系材料
層を形成する。このことにより、接続孔の内壁部は全て
Ａｌ系材料層との濡れ性及び反応性が向上し、かつ熱応
力が低減された状態となる。この後基体の全面にＡｌ系
材料層を被着すれば、Ａｌ系材料はチタン系材料と界面
反応を起こしながら徐々に接続孔内に侵入し、鬆を発生
させることなくこれを均一に充填する。 【００１２】 【実施例】以下、本発明の好適な実施例について説明す
る。 【００１３】本実施例は、本発明をＭＯＳトランジスタ
の製造に適用した一例である。このプロセスを図１乃至
図６を参照しながら説明する。 【００１４】まず、図１に示されるように、シリコン基
板１上に例えばＬＯＣＯＳ法によりフィールド酸化膜２
を形成し、このフィールド酸化膜２により規定される素
子形成領域に酸化シリコン等からなるゲート酸化膜３を
介してＤＯＰＯＳ等からなるゲート電極４を形成した。 【００１５】次に、上記ゲート電極４をマスクとしてソ
ース／ドレイン領域５を形成するための１回目のイオン
注入を行った後、ＣＶＤ法及びＲＩＥ等により常法にし
たがって酸化シリコン等からなるサイドウォール６を形
成した。 【００１６】さらに、素子形成領域の表面に存在する自
然酸化膜を希フッ酸で除去した後、例えば熱酸化により
素子形成領域及びゲート電極４上にそれぞれ５０Å厚の
ＳｉＯ2層７，８を形成した。ここで自然酸化膜を予め
除去しているのは、素子形成領域上におけるＳｉＯ2層
７の厚さを均一とするためである。また、ＳｉＯ2層
７，８は、上述のように基体の表面酸化により形成する
のではなく、例えば基体の全面に多結晶シリコン層を被
着形成した後に熱酸化を行って一旦厚いＳｉＯ2層を形
成し、続いて希フッ酸でエッチングを行ってその層厚を
所望の厚さに減ずることにより形成してもよい。 【００１７】さらに、ゲート電極４及びサイドウォール
６とをマスクとし、ソース／ドレイン領域５の一部にお
いて不純物濃度を高めるための２回目のイオン注入をＳ
ｉＯ2層７を介して行った。このようにして、ＬＤＤ構
造が達成される。このとき、ゲート電極４上のＳｉＯ2
層８は、注入イオンによるチャネリングの防止層として
も機能する。 【００１８】次に、一例としてアルゴン流量１００ＳＣ
ＣＭ、ガス圧０．４７Ｐａ（３．５ｍＴｏｒｒ）、ＤＣ
スパッタ・パワー４ｋＷ、基板温度３００℃、スパッタ
速度３５００Å／分の条件でＴｉのスパッタリングを行
い、図２に示されるように、基体の全面に第１のＴｉ層
９を約３００Åの厚さに形成した。 【００１９】次に、図２に示される基体についてＡｒ雰
囲気中、約６５０℃にてランプ・アニールを行い、第１
のＴｉ層９の一部とシリコン基板１（正確にはソース／
ドレイン領域５）及びゲート電極４とをそれぞれＳｉＯ
2層７，８を介して反応させ、それぞれＴｉＳｉ層（図
示せず。）を形成した。 【００２０】続いて、例えばアンモニアと過酸化水素水
の混合溶液を用いて第１のＴｉ層９の未反応部分を選択
的にエッチング除去した。 【００２１】さらに、約９００℃にて再びランプ・アニ
ールを行ってＴｉＳｉ層とシリコン基板１及びゲート電
極４とをさらに反応させ、図３に示されるように、それ
ぞれＴｉＳｉ2層７ａ，８ａを形成した。 【００２２】ここで、上述のようにシリサイド化のため
のランプ・アニールを２段階に分けて行っているのは、
ＴｉＳｉ2層７ａ，８ａを素子形成領域及びゲート電極
上に選択性良く形成させるためである。最初から９００
℃付近でシリサイド化を行うと、フィールド酸化膜２や
サイドウォール６の上にまでＴｉＳｉ2層７ａ，８ａが
延在して形成され、ゲート電極４とソース／ドレイン領
域５との間のリーク電流を増大させるおそれが大きい。 【００２３】次に、図４に示されるように、基体の全面
に例えばＣＶＤにより酸化シリコン等を堆積させて層間
絶縁膜１０を形成し、続いて層間絶縁膜１０をパターニ
ングしてソース／ドレイン領域５上のＴｉＳｉ2層７ａ
に臨むコンタクト・ホール１１を開口した。さらに、例
えば第１のＴｉ層９の成膜時と同じ条件でスパッタリン
グを行うことにより基体の全面を覆って第２のＴｉ層１
２を約５００Åの厚さに形成した。これにより、少なく
ともコンタクト・ホール１１の底面及び側壁部は第２の
Ｔｉ層１２により被覆されたことになり、後に形成され
るＡｌ−１％Ｓｉ層１３（図５参照。）とコンタクト部
との濡れ性及び反応性が改善され、ＴｉＳｉ2層７ａと
の間の熱応力も緩和される。 【００２４】次に、２段階のスパッタリングによりＡｌ
−１％Ｓｉ層１３の成膜を行った。スパッタリング雰囲
気はＡｒ流量１００ＳＣＣＭ，ガス圧０．４７Ｐａ
（３．５ｍＴｏｒｒ）とし、１段階目として基板加熱及
びバイアス印加を行わずにＤＣスパッタ・パワー２２．
７ｋＷにてスパッタリングを行い、Ａｌ−１％Ｓｉ層１
３を約１０００Åの厚さに成膜した。続いて、２段階目
として基板の裏面を高温のＡｒガスに接触させることに
より該基板を約４５０℃に加熱し、ＲＦバイアス・パワ
ー３００Ｖを印加しながら高温バイアス・スパッタリン
グを行い、Ａｌ−１％Ｓｉ層１３をさらに３０００Åの
厚さに成膜した。これにより、図５に示されるように、
最終的には４０００Åの厚さのＡｌ−１％Ｓｉ層１３が
基体の全面に形成され、コンタクト・ホール１１は鬆を
発生することなく均一に埋め込まれた。 【００２５】なお、Ａｌ−１％Ｓｉ層１３の成膜は、必
ずしも上述のような２段階プロセスを経る必要はない。
しかし、成膜の初期から基板を高温に加熱すると条件に
よってはＡｌ−１％Ｓｉ層１３が島状に成長するので、
これを防止するために成膜工程を２段階に分け、最初の
段階を低温プロセスとすることが望ましい。これによ
り、Ａｌ−１％Ｓｉ層１３の膜質をより一層向上させる
ことができる。 【００２６】さらに、図６に示されるようにＡｌ−１％
Ｓｉ層１３と第２のＴｉ層１２とを塩素系ガス等を使用
したドライエッチングによりパターニングし、Ｔｉ層パ
ターン１２ａを下地に有するＡｌ系電極１３ａを形成し
た。 【００２７】本実施例で製造されたＭＯＳトランジスタ
においては、ＴｉＳｉ2層７ａ，８ａによりソース／ド
レイン領域５及びゲート電極４のシート抵抗が低減され
ており、従来のＳＡＬＩＣＩＤＥ法によりシリサイド層
を形成したＭＯＳトランジスタに比べて高温アニール後
においても接合リーク電流が著しく低減されていた。こ
れは、本実施例のＭＯＳトランジスタにおいて、ＴｉＳ
ｉ2層７ａ，８ａの膜質が優れていることと関連してい
る。 【００２８】図８は、所定のアニール温度にて３０分間
保持したＭＯＳトランジスタのゲート電極に−５．５Ｖ
の電圧を印加した場合の接合リーク電流の測定結果を示
すグラフである。縦軸は接合リーク電流（Ａ）、横軸は
アニール温度（℃）を表し、白丸（○）のプロットは従
来のＭＯＳトランジスタ、黒四角（■）のプロットは本
実施例のＭＯＳトランジスタのデータをそれぞれ示す。
従来のＭＯＳトランジスタでは、高温アニールによりＴ
ｉＳｉ2 結晶の凝集が生じ、シート抵抗が増大する他、
基板を４００℃程度に加熱した時点でＡｌスパイクに対
する耐性が劣化し、接合リーク電流が急激に増大した。
しかし、本実施例で製造されたＭＯＳトランジスタで
は、ＴｉＳｉ2層７ａ，８ａが大きな結晶粒径と緻密な
粒界とを有しているため、５００℃に加熱された後でも
Ｔｉ及びＳｉの拡散が抑制されてシート抵抗が低く保た
れる他、接合リーク電流はほとんど変化せず、Ａｌスパ
イクに対しても高い耐性が維持された。このことは、Ａ
ｌ−１％Ｓｉ層１３の成膜工程において高温バイアス・
スパッタリングを経ても、本実施例のＭＯＳトランジス
タが何ら特性の劣化を生じないことを示している。 【００２９】なお、本発明は上述の実施例に何ら限定さ
れるものではなく、例えばシリコン化合物層としては上
述のＳｉＯ2層以外にも、窒化シリコン層（Ｓｉ3Ｎ4）
等を使用することができる。 【００３０】 【発明の効果】以上の説明からも明らかなように、本発
明を適用すればＴｉＳｉ2層により低抵抗性と高いバリ
ヤ性が保証され、第２のＴｉ層により優れた段差被覆性
が保障されるため、Ａｌ系材料による信頼性の高い接続
孔の埋め込みを行うことが可能となる。したがって、本
発明は微細なデザイン・ルールにもとづき高集積度及び
高性能を要求される半導体装置の製造に極めて好適であ
る。
【図面の簡単な説明】
【図１】本発明をＬＤＤ構造を有するＭＯＳトランジス
タの製造に適用した一例を示す概略断面図であり、素子
形成領域上及びゲート電極上にＳｉＯ2 層が形成された
状態を示す。 【図２】図１に示される基体の全面に第１のＴｉ層が形
成された状態を示す概略断面図である。 【図３】シリサイド化反応によりソース・ドレイン領域
上とゲート電極上に選択的にＴｉＳｉ2層が形成された
状態を示す概略断面図である。 【図４】層間絶縁膜のパターニングによりＴｉＳｉ2層
に臨むコンタクト・ホールが開口され、基体の全面に第
２のＴｉ層が被着された状態を示す概略断面図である。 【図５】図４に示される基体の全面にＡｌ−１％Ｓｉ層
が形成された状態を示す概略断面図である。 【図６】パターニングによりＡｌ系電極が形成された状
態を示す概略断面図である。 【図７】従来のバリヤメタル構造を有するコンタクト部
において、コンタクト・ホール内にＡｌ系材料が均一に
埋め込まれずに鬆が発生した状態を示す概略断面図であ
る。 【図８】本発明を適用して製造されたＭＯＳトランジス
タと従来のＭＯＳトランジスタについて接合リーク電流
のアニール温度依存性を比較して示す特性図である。 【符号の説明】 １ シリコン基板、 ４ ゲート電極、 ５ ソース／
ドレイン領域、 ７，８ ＳｉＯ2層、 ７ａ，８ａ
ＴｉＳｉ2層、 ９ 第１のＴｉ層、 １０層間絶縁
膜、 １１ コンタクト・ホール、 １２ 第２のＴｉ
層、 １３ Ａｌ−１％Ｓｉ層、 １３ａ Ａｌ系電極
タの製造に適用した一例を示す概略断面図であり、素子
形成領域上及びゲート電極上にＳｉＯ2 層が形成された
状態を示す。 【図２】図１に示される基体の全面に第１のＴｉ層が形
成された状態を示す概略断面図である。 【図３】シリサイド化反応によりソース・ドレイン領域
上とゲート電極上に選択的にＴｉＳｉ2層が形成された
状態を示す概略断面図である。 【図４】層間絶縁膜のパターニングによりＴｉＳｉ2層
に臨むコンタクト・ホールが開口され、基体の全面に第
２のＴｉ層が被着された状態を示す概略断面図である。 【図５】図４に示される基体の全面にＡｌ−１％Ｓｉ層
が形成された状態を示す概略断面図である。 【図６】パターニングによりＡｌ系電極が形成された状
態を示す概略断面図である。 【図７】従来のバリヤメタル構造を有するコンタクト部
において、コンタクト・ホール内にＡｌ系材料が均一に
埋め込まれずに鬆が発生した状態を示す概略断面図であ
る。 【図８】本発明を適用して製造されたＭＯＳトランジス
タと従来のＭＯＳトランジスタについて接合リーク電流
のアニール温度依存性を比較して示す特性図である。 【符号の説明】 １ シリコン基板、 ４ ゲート電極、 ５ ソース／
ドレイン領域、 ７，８ ＳｉＯ2層、 ７ａ，８ａ
ＴｉＳｉ2層、 ９ 第１のＴｉ層、 １０層間絶縁
膜、 １１ コンタクト・ホール、 １２ 第２のＴｉ
層、 １３ Ａｌ−１％Ｓｉ層、 １３ａ Ａｌ系電極
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/46
(56)参考文献 特開 平２−260630（ＪＰ，Ａ)
特開 平１−125927（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 シリコン系基板上の素子形成領域の表面
に存在する自然酸化膜を除去し、 次いで、上記 シリコン基板上にＳｉＯ 2 層又はＳｉ 3 Ｎ 4
層と第１のチタン材料層とが順次形成されてなる基体に
対して不活性ガス雰囲気中で熱処理を行うことによりチ
タン・シリサイド系材料層を形成し、さらに、 前記基体上に層間絶縁膜を形成し前記チタン・
シリサイド系材料層に臨んで接続孔を開口し、 その後、少なくとも前記接続孔の底面及び側壁部を第２
のチタン材料層で被覆し、 さらにその後、少なくとも前記接続孔を充填するごとく
アルミニウム系材料層を形成してなる配線形成方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04542191A JP3360835B2 (ja) | 1991-02-19 | 1991-02-19 | 配線形成方法 |
| KR1019920002340A KR100214036B1 (ko) | 1991-02-19 | 1992-02-18 | 알루미늄계 배선형성방법 |
| US08/283,255 US5397744A (en) | 1991-02-19 | 1994-07-29 | Aluminum metallization method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04542191A JP3360835B2 (ja) | 1991-02-19 | 1991-02-19 | 配線形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04264720A JPH04264720A (ja) | 1992-09-21 |
| JP3360835B2 true JP3360835B2 (ja) | 2003-01-07 |
Family
ID=12718807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04542191A Expired - Fee Related JP3360835B2 (ja) | 1991-02-19 | 1991-02-19 | 配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3360835B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960004079B1 (en) * | 1992-12-19 | 1996-03-26 | Lg Semicon Co Ltd | Contact hole forming method |
| JP6617546B2 (ja) | 2015-12-11 | 2019-12-11 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
-
1991
- 1991-02-19 JP JP04542191A patent/JP3360835B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04264720A (ja) | 1992-09-21 |
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|---|---|---|---|
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