JPH06332842A - ダイレクト・メモリ・アクセス・制御回路 - Google Patents
ダイレクト・メモリ・アクセス・制御回路Info
- Publication number
- JPH06332842A JPH06332842A JP12181093A JP12181093A JPH06332842A JP H06332842 A JPH06332842 A JP H06332842A JP 12181093 A JP12181093 A JP 12181093A JP 12181093 A JP12181093 A JP 12181093A JP H06332842 A JPH06332842 A JP H06332842A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- bus
- address
- control circuit
- transfer
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Abstract
(57)【要約】
【目的】 メモリからメモリへの転送を行うダイレクト
・メモリ・アクセスを高速化する。 【構成】 転送先のアドレスと転送元のアドレスを同時
に発生することのできる２つのアドレス生成ユニット
９，１０を有し、転送元のアドレスと転送先のアドレス
を同時に発生させることにより、リードサイクルとライ
トサイクルを同時に行う。 【効果】 従来リードとライトの２つのサイクルが必要
であった、メモリからメモリへのダイレクト・メモリ・
アクセスを１つのサイクルで行うことができ、転送速度
を高速化できる。
・メモリ・アクセスを高速化する。 【構成】 転送先のアドレスと転送元のアドレスを同時
に発生することのできる２つのアドレス生成ユニット
９，１０を有し、転送元のアドレスと転送先のアドレス
を同時に発生させることにより、リードサイクルとライ
トサイクルを同時に行う。 【効果】 従来リードとライトの２つのサイクルが必要
であった、メモリからメモリへのダイレクト・メモリ・
アクセスを１つのサイクルで行うことができ、転送速度
を高速化できる。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＰＵを介すること
なくメモリまたはＩ／Ｏデバイスを直接アクセスするダ
イレクト・メモリ・アクセス・制御回路に関し、特にメ
モリからメモリにＤＭＡ(Direct Memory Access)転送を
行う際の高速化を図ったものに関するものである。
なくメモリまたはＩ／Ｏデバイスを直接アクセスするダ
イレクト・メモリ・アクセス・制御回路に関し、特にメ
モリからメモリにＤＭＡ(Direct Memory Access)転送を
行う際の高速化を図ったものに関するものである。
【０００２】
【従来の技術】図４は例えば日本電気（株）が１９８９
年１１月に発行しているユーザーズ・マニュアル「Ｖシ
リーズ周辺ＬＳＩ」の第２３３〜２７３頁に示された従
来のダイレクト・メモリ・アクセス・制御回路のブロッ
ク図である。図において、１３はアドレス・バス，デー
タ・バスおよびコントロール・バスを制御するバス・コ
ントロール・ユニットであり、アドレス信号が入出力さ
れるアドレス・バス・バッファ２１，データ信号が入出
力されるデータ・バス・バッファ２２およびバスの制御
を行なうバス・コントロール・ロジック２３から構成さ
れており、ＣＰＵやメモリなどが接続されているバスと
のインターフェースを行う。９は１回のＤＭＡ転送毎に
アドレス値の増減を行なうアドレス・インクリメンタ／
デクリメンタ２４、およびＤＭＡアドレス信号を保持す
るアドレスレジスタ２５から構成されるアドレス生成ユ
ニットであり、バスコントロールユニット１３にＤＭＡ
アドレスを与える。またこのアドレス生成ユニット９の
アドレスレジスタ２５は所望のＤＭＡアドレス値の起点
が設定されるベースレジスタ２５ａおよびこれを増減し
た現在のＤＭＡアドレス値が設定されるカレントレジス
タ２５ｂから構成されている。１２はダイレクト・メモ
リ・アクセスの起動、停止を制御するＤＭＡコントロー
ル・ユニットであり、４つの独立したＤＭＡチャンネル
のいずれか１つを指定する優先コントロールロジック１
２１およびＤＭＡの開始によりＣＰＵの停止およびその
了解をＣＰＵとの間でやりとりするタイミングコントロ
ールロジック１２２からなる。１１はダイレクト・メモ
リ・アクセスの転送回数をカウントするＤＭＡカウント
・ユニットであり、データの所望の転送バイト数が設定
されるベースレジスタ１１１ａおよび現在のカウント値
が設定されるカレントレジスタ１１１ｂからなるカウン
トレジスタ１１１、およびカウント値を“１”ずつダウ
ンカウントするカウントデクリメンタ１１２からなる。
年１１月に発行しているユーザーズ・マニュアル「Ｖシ
リーズ周辺ＬＳＩ」の第２３３〜２７３頁に示された従
来のダイレクト・メモリ・アクセス・制御回路のブロッ
ク図である。図において、１３はアドレス・バス，デー
タ・バスおよびコントロール・バスを制御するバス・コ
ントロール・ユニットであり、アドレス信号が入出力さ
れるアドレス・バス・バッファ２１，データ信号が入出
力されるデータ・バス・バッファ２２およびバスの制御
を行なうバス・コントロール・ロジック２３から構成さ
れており、ＣＰＵやメモリなどが接続されているバスと
のインターフェースを行う。９は１回のＤＭＡ転送毎に
アドレス値の増減を行なうアドレス・インクリメンタ／
デクリメンタ２４、およびＤＭＡアドレス信号を保持す
るアドレスレジスタ２５から構成されるアドレス生成ユ
ニットであり、バスコントロールユニット１３にＤＭＡ
アドレスを与える。またこのアドレス生成ユニット９の
アドレスレジスタ２５は所望のＤＭＡアドレス値の起点
が設定されるベースレジスタ２５ａおよびこれを増減し
た現在のＤＭＡアドレス値が設定されるカレントレジス
タ２５ｂから構成されている。１２はダイレクト・メモ
リ・アクセスの起動、停止を制御するＤＭＡコントロー
ル・ユニットであり、４つの独立したＤＭＡチャンネル
のいずれか１つを指定する優先コントロールロジック１
２１およびＤＭＡの開始によりＣＰＵの停止およびその
了解をＣＰＵとの間でやりとりするタイミングコントロ
ールロジック１２２からなる。１１はダイレクト・メモ
リ・アクセスの転送回数をカウントするＤＭＡカウント
・ユニットであり、データの所望の転送バイト数が設定
されるベースレジスタ１１１ａおよび現在のカウント値
が設定されるカレントレジスタ１１１ｂからなるカウン
トレジスタ１１１、およびカウント値を“１”ずつダウ
ンカウントするカウントデクリメンタ１１２からなる。
【０００３】８はこのダイレクト・メモリ・アクセス・
制御回路を制御するための複数の制御用のレジスタ８１
〜８７からなるコントロールレジスタ群であり、８１は
４つのＤＭＡチャネルの１つを選択するためのチャネル
レジスタ、８２はデバイス、すなわちこのダイレクト・
メモリ・アクセス・制御回路を制御するためのデバイス
・コントロールレジスタ、８３はこのダイレクト・メモ
リ・アクセス・制御回路の状態を示すステータスレジス
タ、８４はこのダイレクト・メモリ・アクセス・制御回
路の動作モードを制御するモード・コントロールレジス
タ、８５はメモリ−メモリ転送、すなわちメモリ同士の
間でＤＭＡ転送を行なう際にデータを一時記憶するのに
使用されるテンポラリレジスタ、８６はＤＭＡリクエス
トの状態を示すリクエストレジスタ、８７はどのＤＭＡ
チャンネルのＤＭＡ転送を実行するか否かを設定するマ
スクレジスタである。
制御回路を制御するための複数の制御用のレジスタ８１
〜８７からなるコントロールレジスタ群であり、８１は
４つのＤＭＡチャネルの１つを選択するためのチャネル
レジスタ、８２はデバイス、すなわちこのダイレクト・
メモリ・アクセス・制御回路を制御するためのデバイス
・コントロールレジスタ、８３はこのダイレクト・メモ
リ・アクセス・制御回路の状態を示すステータスレジス
タ、８４はこのダイレクト・メモリ・アクセス・制御回
路の動作モードを制御するモード・コントロールレジス
タ、８５はメモリ−メモリ転送、すなわちメモリ同士の
間でＤＭＡ転送を行なう際にデータを一時記憶するのに
使用されるテンポラリレジスタ、８６はＤＭＡリクエス
トの状態を示すリクエストレジスタ、８７はどのＤＭＡ
チャンネルのＤＭＡ転送を実行するか否かを設定するマ
スクレジスタである。
【０００４】次に動作について説明する。このダイレク
ト・メモリ・アクセス・制御回路を用いてメモリからＩ
／Ｏデバイスへデータを転送する場合、ＤＭＡコントロ
ール・ユニット１２は、ＣＰＵに対しバス使用要求ＨＬ
ＤＲＱ１４を出力してバスの使用を要求する。バス使用
要求が認められ、ＣＰＵからバス使用許可ＨＬＤＡＫ１
５が入力されると、アドレス生成ユニット９はデータの
転送元のアドレスをバス・コントロール・ユニット１３
に出力する。バス・コントロール・ユニット１３はアド
レス生成部９から与えられたアドレスに書き込まれてい
るデータをメモリから読み出すとともに、ＤＭＡ了承信
号ＤＭＡＡＫをチップセレクト信号として出力し、これ
によりメモリからデータが出力されるのと同時に同じバ
ス上に接続されたＩ／Ｏデバイスにこのデータが転送さ
れる。
ト・メモリ・アクセス・制御回路を用いてメモリからＩ
／Ｏデバイスへデータを転送する場合、ＤＭＡコントロ
ール・ユニット１２は、ＣＰＵに対しバス使用要求ＨＬ
ＤＲＱ１４を出力してバスの使用を要求する。バス使用
要求が認められ、ＣＰＵからバス使用許可ＨＬＤＡＫ１
５が入力されると、アドレス生成ユニット９はデータの
転送元のアドレスをバス・コントロール・ユニット１３
に出力する。バス・コントロール・ユニット１３はアド
レス生成部９から与えられたアドレスに書き込まれてい
るデータをメモリから読み出すとともに、ＤＭＡ了承信
号ＤＭＡＡＫをチップセレクト信号として出力し、これ
によりメモリからデータが出力されるのと同時に同じバ
ス上に接続されたＩ／Ｏデバイスにこのデータが転送さ
れる。
【０００５】また、このダイレクト・メモリ・アクセス
・制御回路を用いてあるメモリから他のメモリへデータ
を転送する場合、ＤＭＡコントロール・ユニット１２
は、ＣＰＵに対しバス使用要求ＨＬＤＲＱ１４を出力し
てバスの使用を要求する。バス使用要求が認められ、Ｃ
ＰＵからバス使用許可ＨＬＤＡＫ１５が入力されると、
アドレス生成ユニット９はデータの転送元のアドレスを
バス・コントロール・ユニット１３に出力する。バス・
コントロール・ユニット１３はアドレス生成部９から与
えられたアドレスに書き込まれているデータを読み出
し、コントロール・レジスタ群８の内部にあるテンポラ
リ・レジスタ８５にこれを書き込む。
・制御回路を用いてあるメモリから他のメモリへデータ
を転送する場合、ＤＭＡコントロール・ユニット１２
は、ＣＰＵに対しバス使用要求ＨＬＤＲＱ１４を出力し
てバスの使用を要求する。バス使用要求が認められ、Ｃ
ＰＵからバス使用許可ＨＬＤＡＫ１５が入力されると、
アドレス生成ユニット９はデータの転送元のアドレスを
バス・コントロール・ユニット１３に出力する。バス・
コントロール・ユニット１３はアドレス生成部９から与
えられたアドレスに書き込まれているデータを読み出
し、コントロール・レジスタ群８の内部にあるテンポラ
リ・レジスタ８５にこれを書き込む。
【０００６】次に、アドレス生成ユニット９は転送先の
アドレスを更新するとともに、転送先のアドレスをバス
・コントロール・ユニット１３に出力する。バス・コン
トロール・ユニット１３は、アドレス生成ユニット９か
ら与えられたアドレスに、コントロール・レジスタ群８
の内部にあるテンポラリ・レジスタ８５に書き込まれて
いるデータを書き込む。この書き込みが終了すると、ア
ドレス生成ユニット９は転送元のアドレスを更新する。
これで、１回のダイレクト・メモリ・アクセスが終了す
る。
アドレスを更新するとともに、転送先のアドレスをバス
・コントロール・ユニット１３に出力する。バス・コン
トロール・ユニット１３は、アドレス生成ユニット９か
ら与えられたアドレスに、コントロール・レジスタ群８
の内部にあるテンポラリ・レジスタ８５に書き込まれて
いるデータを書き込む。この書き込みが終了すると、ア
ドレス生成ユニット９は転送元のアドレスを更新する。
これで、１回のダイレクト・メモリ・アクセスが終了す
る。
【０００７】
【発明が解決しようとする課題】従来のダイレクト・メ
モリ・アクセス・制御回路は以上のように構成されてい
るので、ＣＰＵを介してデータを転送する場合にくらべ
命令のリード，解読のための時間が不要となり、データ
転送に要する時間を短縮できる。その際、Ｉ／Ｏデバイ
スとメモリ間でＤＭＡ転送を行なう場合は、Ｉ／Ｏデバ
イスをアクセスするのにアドレスデコードを行なう必要
がないため、リードサイクルとライトサイクルを同一サ
イクルで実行できるが、メモリからメモリへＤＭＡ転送
を行う場合は、いったんテンポラリレジスタを介してデ
ータを転送するため、１回の転送にデータのリードとラ
イトの２つのバス・サイクルを必要とする。
モリ・アクセス・制御回路は以上のように構成されてい
るので、ＣＰＵを介してデータを転送する場合にくらべ
命令のリード，解読のための時間が不要となり、データ
転送に要する時間を短縮できる。その際、Ｉ／Ｏデバイ
スとメモリ間でＤＭＡ転送を行なう場合は、Ｉ／Ｏデバ
イスをアクセスするのにアドレスデコードを行なう必要
がないため、リードサイクルとライトサイクルを同一サ
イクルで実行できるが、メモリからメモリへＤＭＡ転送
を行う場合は、いったんテンポラリレジスタを介してデ
ータを転送するため、１回の転送にデータのリードとラ
イトの２つのバス・サイクルを必要とする。
【０００８】このため、従来のダイレクト・メモリ・ア
クセス・制御回路を実時間処理が要求される分野に適用
しようとすると、メモリ−メモリ転送ではデータ転送に
多くの時間がかかり、その使用が困難になることがある
という問題点があった。
クセス・制御回路を実時間処理が要求される分野に適用
しようとすると、メモリ−メモリ転送ではデータ転送に
多くの時間がかかり、その使用が困難になることがある
という問題点があった。
【０００９】この発明は、上記のような問題点を解消す
るためになされたもので、メモリからメモリにデータ転
送を行う場合におけるダイレクト・メモリ・アクセス転
送のより一層の高速化を可能にするダイレクト・メモリ
・アクセス・制御回路を提供することを目的とする。
るためになされたもので、メモリからメモリにデータ転
送を行う場合におけるダイレクト・メモリ・アクセス転
送のより一層の高速化を可能にするダイレクト・メモリ
・アクセス・制御回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】この発明に係るダイレク
ト・メモリ・アクセス・制御回路は、アドレス生成ユニ
ットを２つ持つことにより、メモリのリード，ライトを
同一バスサイクルで行うことにより、転送の高速化を行
うようにしたものである。
ト・メモリ・アクセス・制御回路は、アドレス生成ユニ
ットを２つ持つことにより、メモリのリード，ライトを
同一バスサイクルで行うことにより、転送の高速化を行
うようにしたものである。
【００１１】また、この発明に係るダイレクト・メモリ
・アクセス・制御回路は、ダイレクト・メモリ・アクセ
ス・制御回路において、第１のメモリが接続された第１
のバスに送出するアドレスを生成する第１のアドレス生
成ユニット、第２のメモリが接続された第２のバスに出
力するアドレスを生成する第２のアドレス生成ユニッ
ト、上記第１のバス，第２のバスとのインターフェイス
を行うバス・コントロール・ユニット、ダイレクト・メ
モリ・アクセスの回数をカウントするＤＭＡ・カウント
・ユニット、ダイレクト・メモリ・アクセスの起動・停
止を行うＤＭＡ・コントロール・ユニットを備えるよう
にしたものである。
・アクセス・制御回路は、ダイレクト・メモリ・アクセ
ス・制御回路において、第１のメモリが接続された第１
のバスに送出するアドレスを生成する第１のアドレス生
成ユニット、第２のメモリが接続された第２のバスに出
力するアドレスを生成する第２のアドレス生成ユニッ
ト、上記第１のバス，第２のバスとのインターフェイス
を行うバス・コントロール・ユニット、ダイレクト・メ
モリ・アクセスの回数をカウントするＤＭＡ・カウント
・ユニット、ダイレクト・メモリ・アクセスの起動・停
止を行うＤＭＡ・コントロール・ユニットを備えるよう
にしたものである。
【００１２】また、この発明に係るダイレクト・メモリ
・アクセス・制御回路は、ダイレクト・メモリ・アクセ
ス・制御回路において、第１，第２のメモリが接続され
た第１のバスに送出するアドレスを生成する第１のアド
レス生成ユニット、第２のバスに出力するアドレスを生
成する第２のアドレス生成ユニット、上記第１のバス，
第２のバスとのインターフェイスを行うバス・コントロ
ール・ユニット、ダイレクト・メモリ・アクセスの回数
をカウントするＤＭＡ・カウント・ユニット、ダイレク
ト・メモリ・アクセスの起動・停止を行うＤＭＡ・コン
トロール・ユニットおよび第１のバスと第２のメモリと
の間に配設され、通常は第１のバスと第２のメモリの全
ての信号線を接続しているが、メモリ−メモリ間転送が
開始されると、データ信号線に関しては第１のバスと第
２のメモリを接続したままで、データ信号線以外のアド
レス信号線等の信号に関しては第１のバスの代わりに第
２のバスを第２のメモリに接続するように切替えるバス
・切替器を備えるようにしたものである。
・アクセス・制御回路は、ダイレクト・メモリ・アクセ
ス・制御回路において、第１，第２のメモリが接続され
た第１のバスに送出するアドレスを生成する第１のアド
レス生成ユニット、第２のバスに出力するアドレスを生
成する第２のアドレス生成ユニット、上記第１のバス，
第２のバスとのインターフェイスを行うバス・コントロ
ール・ユニット、ダイレクト・メモリ・アクセスの回数
をカウントするＤＭＡ・カウント・ユニット、ダイレク
ト・メモリ・アクセスの起動・停止を行うＤＭＡ・コン
トロール・ユニットおよび第１のバスと第２のメモリと
の間に配設され、通常は第１のバスと第２のメモリの全
ての信号線を接続しているが、メモリ−メモリ間転送が
開始されると、データ信号線に関しては第１のバスと第
２のメモリを接続したままで、データ信号線以外のアド
レス信号線等の信号に関しては第１のバスの代わりに第
２のバスを第２のメモリに接続するように切替えるバス
・切替器を備えるようにしたものである。
【００１３】さらに、この発明にかかるダイレクト・メ
モリ・アクセス・制御回路は、第１，第２のメモリが接
続された第１のバスに送出するアドレスを生成する第１
のアドレス生成ユニット、第２のバスに送出するアドレ
スを生成する第２のアドレス生成ユニット、上記第１の
バス，第２のバスとのインターフェイスを行うバス・コ
ントロール・ユニット、ダイレクト・メモリ・アクセス
の回数をカウントするＤＭＡ・カウント・ユニット、ダ
イレクト・メモリ・アクセスの起動・停止を行うＤＭＡ
・コントロール・ユニットを有するＩ／Ｏ−メモリ転送
制御回路、このＩ／Ｏ−メモリ転送制御回路の外部にお
いて第１のバスと第２のメモリとの間に配設された外部
アドレス生成ユニットからなる構成とし、該外部アドレ
ス生成ユニットは、通常は第１のバスと第２のメモリと
を接続しており、メモリ−メモリ間転送が開始される
と、第２のメモリに出力している信号線の内のアドレス
信号線、制御信号線を、第１のバスから切り放して、そ
れ自身が生成するアドレス信号，制御信号を出力するア
ドレス信号線、制御信号線を、第２のメモリに接続し、
このとき、第２のメモリのデータ信号と、第１のバスの
データ信号は接続したままとするようにしたものであ
る。
モリ・アクセス・制御回路は、第１，第２のメモリが接
続された第１のバスに送出するアドレスを生成する第１
のアドレス生成ユニット、第２のバスに送出するアドレ
スを生成する第２のアドレス生成ユニット、上記第１の
バス，第２のバスとのインターフェイスを行うバス・コ
ントロール・ユニット、ダイレクト・メモリ・アクセス
の回数をカウントするＤＭＡ・カウント・ユニット、ダ
イレクト・メモリ・アクセスの起動・停止を行うＤＭＡ
・コントロール・ユニットを有するＩ／Ｏ−メモリ転送
制御回路、このＩ／Ｏ−メモリ転送制御回路の外部にお
いて第１のバスと第２のメモリとの間に配設された外部
アドレス生成ユニットからなる構成とし、該外部アドレ
ス生成ユニットは、通常は第１のバスと第２のメモリと
を接続しており、メモリ−メモリ間転送が開始される
と、第２のメモリに出力している信号線の内のアドレス
信号線、制御信号線を、第１のバスから切り放して、そ
れ自身が生成するアドレス信号，制御信号を出力するア
ドレス信号線、制御信号線を、第２のメモリに接続し、
このとき、第２のメモリのデータ信号と、第１のバスの
データ信号は接続したままとするようにしたものであ
る。
【００１４】
【作用】この発明においては、２つのアドレス生成ユニ
ットは、一方は転送元のアドレス生成を行い、他方は転
送先のアドレス生成を行うことにより、メモリからのリ
ード、メモリへのライトを同時に行うことが可能とな
る。
ットは、一方は転送元のアドレス生成を行い、他方は転
送先のアドレス生成を行うことにより、メモリからのリ
ード、メモリへのライトを同時に行うことが可能とな
る。
【００１５】また、この発明においては、ダイレクト・
メモリ・アクセス・制御回路において、第１のメモリが
接続された第１のバスに送出するアドレスを生成する第
１のアドレス生成ユニット、第２のメモリが接続された
第２のバスに出力するアドレスを生成する第２のアドレ
ス生成ユニット、上記第１のバス，第２のバスとのイン
ターフェイスを行うバス・コントロール・ユニット、ダ
イレクト・メモリ・アクセスの回数をカウントするＤＭ
Ａ・カウント・ユニット、ダイレクト・メモリ・アクセ
スの起動・停止を行うＤＭＡ・コントロール・ユニット
を備えることにより、メモリからのリード、メモリへの
ライトを同時に行なうことができる実際のダイレクト・
メモリ・アクセス・制御回路の構成を提供できる。
メモリ・アクセス・制御回路において、第１のメモリが
接続された第１のバスに送出するアドレスを生成する第
１のアドレス生成ユニット、第２のメモリが接続された
第２のバスに出力するアドレスを生成する第２のアドレ
ス生成ユニット、上記第１のバス，第２のバスとのイン
ターフェイスを行うバス・コントロール・ユニット、ダ
イレクト・メモリ・アクセスの回数をカウントするＤＭ
Ａ・カウント・ユニット、ダイレクト・メモリ・アクセ
スの起動・停止を行うＤＭＡ・コントロール・ユニット
を備えることにより、メモリからのリード、メモリへの
ライトを同時に行なうことができる実際のダイレクト・
メモリ・アクセス・制御回路の構成を提供できる。
【００１６】また、この発明においては、ダイレクト・
メモリ・アクセス・制御回路において、通常は第１のバ
スと第２のメモリを接続しているが、メモリ−メモリ転
送が開始されると、第１のバスのデータ信号線に関して
は第２のメモリに接続したままで、アドレス信号線等、
データ信号線以外の信号に関しては第２のバスを第２の
メモリに接続するように切替えるバス・切替器を備えて
なるものとしたから、２つの異なるバスに接続されたメ
モリ間ではなく、同じバスに接続されたメモリ間のＤＭ
Ａ転送を高速に行うことができる。
メモリ・アクセス・制御回路において、通常は第１のバ
スと第２のメモリを接続しているが、メモリ−メモリ転
送が開始されると、第１のバスのデータ信号線に関して
は第２のメモリに接続したままで、アドレス信号線等、
データ信号線以外の信号に関しては第２のバスを第２の
メモリに接続するように切替えるバス・切替器を備えて
なるものとしたから、２つの異なるバスに接続されたメ
モリ間ではなく、同じバスに接続されたメモリ間のＤＭ
Ａ転送を高速に行うことができる。
【００１７】さらに、またこの発明においては、ダイレ
クト・メモリ・アクセス・制御回路を、第１，第２のメ
モリが接続された第１のバスに送出するアドレスを生成
する第１のアドレス生成ユニット、第１のバスに送出す
るアドレスを生成する第２のアドレス生成ユニット、上
記第１のバス，第２のバスとのインターフェイスを行う
バス・コントロール・ユニット、ダイレクト・メモリ・
アクセスの回数をカウントするＤＭＡ・カウント・ユニ
ット、ダイレクト・メモリ・アクセスの起動・停止を行
うＤＭＡ・コントロール・ユニットを有するＩ／Ｏ−メ
モリ転送制御回路の他に、通常時は第１のバスの全ての
信号線を第２のメモリに接続し、メモリ−メモリ転送時
は、第２のメモリに出力している信号線の内のアドレス
信号線，制御信号線を第１のバスから切り放してそれ自
身が生成し出力するアドレス信号線および制御信号線を
第２のメモリに接続し、第２のメモリのデータ信号線と
第１のバスのデータ信号線を接続したままとする外部ア
ドレス生成ユニットを設けるようにしたので、メモリ−
メモリ間のＤＭＡ転送制御に２バス・サイクルを要する
Ｉ／Ｏ−メモリ転送制御回路を用いてメモリ−メモリ間
のＤＭＡ転送制御を１バス・サイクルで実行できる機能
を持つメモリ−メモリ転送制御回路に容易に実現でき
る。
クト・メモリ・アクセス・制御回路を、第１，第２のメ
モリが接続された第１のバスに送出するアドレスを生成
する第１のアドレス生成ユニット、第１のバスに送出す
るアドレスを生成する第２のアドレス生成ユニット、上
記第１のバス，第２のバスとのインターフェイスを行う
バス・コントロール・ユニット、ダイレクト・メモリ・
アクセスの回数をカウントするＤＭＡ・カウント・ユニ
ット、ダイレクト・メモリ・アクセスの起動・停止を行
うＤＭＡ・コントロール・ユニットを有するＩ／Ｏ−メ
モリ転送制御回路の他に、通常時は第１のバスの全ての
信号線を第２のメモリに接続し、メモリ−メモリ転送時
は、第２のメモリに出力している信号線の内のアドレス
信号線，制御信号線を第１のバスから切り放してそれ自
身が生成し出力するアドレス信号線および制御信号線を
第２のメモリに接続し、第２のメモリのデータ信号線と
第１のバスのデータ信号線を接続したままとする外部ア
ドレス生成ユニットを設けるようにしたので、メモリ−
メモリ間のＤＭＡ転送制御に２バス・サイクルを要する
Ｉ／Ｏ−メモリ転送制御回路を用いてメモリ−メモリ間
のＤＭＡ転送制御を１バス・サイクルで実行できる機能
を持つメモリ−メモリ転送制御回路に容易に実現でき
る。
【００１８】
実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例によるダイレクト・メ
モリ・アクセス・制御回路を示す。図において、１はダ
イレクト・メモリ・アクセス・制御回路であり、バス１
（２）、バス２（３）、バス調停回路４に接続されてい
る。バス１（２）には、メモリ１（５）、バス・バッフ
ァ６が接続されている。バス２（３）にはメモリ２
（７）、バス・バッファ６が接続されている。８はダイ
レクト・メモリ・アクセス・制御回路１の動作を制御す
るレジスタ群であり、９はバス１（２）に送出するアド
レスを生成するアドレス生成ユニット１であり、１０は
バス２（３）に出力するアドレスを生成するアドレス生
成ユニット２であり、１１はダイレクト・メモリ・アク
セスの回数をカウントするＤＭＡ・カウント・ユニット
であり、１２はダイレクト・メモリ・アクセスの起動・
停止を行うＤＭＡ・コントロール・ユニットであり、１
３はバス１（２）及びバス２（３）とのインターフェイ
スを行うバス・コントロール・ユニットである。これら
レジスタ群８，アドレス生成ユニット１（９），アドレ
ス生成ユニット２（１０），ＤＭＡカウントユニット１
１，ＤＭＡコントロールユニット１２，バスコントロー
ルユニット１３により、ダイレクト・メモリ・アクセス
・制御回路１は構成されている。
する。図１はこの発明の一実施例によるダイレクト・メ
モリ・アクセス・制御回路を示す。図において、１はダ
イレクト・メモリ・アクセス・制御回路であり、バス１
（２）、バス２（３）、バス調停回路４に接続されてい
る。バス１（２）には、メモリ１（５）、バス・バッフ
ァ６が接続されている。バス２（３）にはメモリ２
（７）、バス・バッファ６が接続されている。８はダイ
レクト・メモリ・アクセス・制御回路１の動作を制御す
るレジスタ群であり、９はバス１（２）に送出するアド
レスを生成するアドレス生成ユニット１であり、１０は
バス２（３）に出力するアドレスを生成するアドレス生
成ユニット２であり、１１はダイレクト・メモリ・アク
セスの回数をカウントするＤＭＡ・カウント・ユニット
であり、１２はダイレクト・メモリ・アクセスの起動・
停止を行うＤＭＡ・コントロール・ユニットであり、１
３はバス１（２）及びバス２（３）とのインターフェイ
スを行うバス・コントロール・ユニットである。これら
レジスタ群８，アドレス生成ユニット１（９），アドレ
ス生成ユニット２（１０），ＤＭＡカウントユニット１
１，ＤＭＡコントロールユニット１２，バスコントロー
ルユニット１３により、ダイレクト・メモリ・アクセス
・制御回路１は構成されている。
【００１９】次に動作について説明する。メモリ１
（５）からメモリ２（７）に転送を行う場合、ＤＭＡコ
ントロール・ユニット１２は、バス調停回路４に対して
バス使用要求ＨＬＤＲＱ１４を出力する。バス調停回路
４はバス・バッファ６を制御してバス１（２）とバス２
（３）のデータバスを接続するとともに、バスの使用権
を得たことをバス使用許可ＨＬＤＡＫ１５を出力するこ
とで、ダイレクト・メモリ・アクセス・制御回路１に伝
える。バスの使用許可を得たダイレクト・メモリ・アク
セス・制御回路１は、アドレス生成ユニット１（９）に
転送元アドレスを、アドレス生成ユニット２（１０）に
転送先アドレスをそれぞれ発生させ、バス・コントロー
ル・ユニット１３を通してバス１（２）、バス２（３）
にそれぞれ出力する。バス・コントロール・ユニット１
３は、メモリ１（５）に対してリードサイクルを実行す
ると同時に、メモリ２（７）にライトサイクルを実行さ
せる。
（５）からメモリ２（７）に転送を行う場合、ＤＭＡコ
ントロール・ユニット１２は、バス調停回路４に対して
バス使用要求ＨＬＤＲＱ１４を出力する。バス調停回路
４はバス・バッファ６を制御してバス１（２）とバス２
（３）のデータバスを接続するとともに、バスの使用権
を得たことをバス使用許可ＨＬＤＡＫ１５を出力するこ
とで、ダイレクト・メモリ・アクセス・制御回路１に伝
える。バスの使用許可を得たダイレクト・メモリ・アク
セス・制御回路１は、アドレス生成ユニット１（９）に
転送元アドレスを、アドレス生成ユニット２（１０）に
転送先アドレスをそれぞれ発生させ、バス・コントロー
ル・ユニット１３を通してバス１（２）、バス２（３）
にそれぞれ出力する。バス・コントロール・ユニット１
３は、メモリ１（５）に対してリードサイクルを実行す
ると同時に、メモリ２（７）にライトサイクルを実行さ
せる。
【００２０】この時、バス１（２）とバス２（３）のデ
ータバスは、バス・バッファ６によって接続されている
ため、メモリ１（５）から読み出したデータは、メモリ
２（７）に書き込まれ、メモリ−メモリ転送を行うこと
ができる。このように１回の転送が終わると、アドレス
生成ユニット１（９）、アドレス生成ユニット２（１
０）およびＤＭＡカウントユニット（１１）が更新さ
れ、次の転送に備える。
ータバスは、バス・バッファ６によって接続されている
ため、メモリ１（５）から読み出したデータは、メモリ
２（７）に書き込まれ、メモリ−メモリ転送を行うこと
ができる。このように１回の転送が終わると、アドレス
生成ユニット１（９）、アドレス生成ユニット２（１
０）およびＤＭＡカウントユニット（１１）が更新さ
れ、次の転送に備える。
【００２１】このように、上記実施例によれば、メモリ
−メモリ転送を行なうために２つのアドレス生成ユニッ
トを設け、この２つのアドレス生成ユニットにより転送
元アドレスと転送先アドレスを同時に発生するようにし
たので、１系統のアドレス線しか有さない従来のダイレ
クト・メモリ・アクセス・制御回路のように外部のバス
から転送されたデータをいったんＤＭＡ制御回路内のテ
ンポラリレジスタに蓄えこれを外部のバスに転送する必
要がなくなり、データのリードサイクル，ライトサイク
ルを平行して行なうことができ、２つのメモリ間のデー
タのリード，ライトを同時に実行できる。
−メモリ転送を行なうために２つのアドレス生成ユニッ
トを設け、この２つのアドレス生成ユニットにより転送
元アドレスと転送先アドレスを同時に発生するようにし
たので、１系統のアドレス線しか有さない従来のダイレ
クト・メモリ・アクセス・制御回路のように外部のバス
から転送されたデータをいったんＤＭＡ制御回路内のテ
ンポラリレジスタに蓄えこれを外部のバスに転送する必
要がなくなり、データのリードサイクル，ライトサイク
ルを平行して行なうことができ、２つのメモリ間のデー
タのリード，ライトを同時に実行できる。
【００２２】実施例２．また、上記実施例１では、２つ
の異なるバスに接続されたメモリ間の転送を行う場合に
ついて説明を行ったが、同じバスに接続されたメモリ間
の転送を行うには、図２に示すように、図１のバス・バ
ッファ６の代わりにバス・切替器１６を用いれば良い。
の異なるバスに接続されたメモリ間の転送を行う場合に
ついて説明を行ったが、同じバスに接続されたメモリ間
の転送を行うには、図２に示すように、図１のバス・バ
ッファ６の代わりにバス・切替器１６を用いれば良い。
【００２３】即ち、本発明の第２の実施例を示す図２に
おいて、バス・切替器１６は、通常はバス１（２）とメ
モリ２（７）とを全ての信号線に関して接続している
が、メモリ−メモリ転送が開始されると、バス調停回路
４の出力によって、データ信号線に関してはバス１
（２）のそれをメモリ２（７）に接続したままで、アド
レス信号等、データ信号線以外の信号に関してはバス２
（３）の信号線をメモリ２（７）に接続する。
おいて、バス・切替器１６は、通常はバス１（２）とメ
モリ２（７）とを全ての信号線に関して接続している
が、メモリ−メモリ転送が開始されると、バス調停回路
４の出力によって、データ信号線に関してはバス１
（２）のそれをメモリ２（７）に接続したままで、アド
レス信号等、データ信号線以外の信号に関してはバス２
（３）の信号線をメモリ２（７）に接続する。
【００２４】このような切り替えを行うことにより、通
常は、同じバスに接続されたメモリ間の転送をも、上記
実施例１と同じようにして行うことができ、ライトサイ
クルとリードサイクルを同時に実行してメモリ間のデー
タのＤＭＡ転送を高速に行なえるという効果が得られ
る。
常は、同じバスに接続されたメモリ間の転送をも、上記
実施例１と同じようにして行うことができ、ライトサイ
クルとリードサイクルを同時に実行してメモリ間のデー
タのＤＭＡ転送を高速に行なえるという効果が得られ
る。
【００２５】実施例３．さらに、上記実施例１，上記実
施例２では、２つのアドレス生成ユニットはともにダイ
レクト・メモリ・アクセス・制御回路に内蔵され、バス
・コントロール・ユニットを介してメモリにアドレスを
与えていたが、アドレス生成ユニットを１つしか持たな
いダイレクト・メモリ・アクセス・制御回路であって
も、その外部にアドレス生成ユニットを別途付加するこ
とによって、上記実施例１，上記実施例２と同様の高速
なメモリ−メモリ転送を実現できる。
施例２では、２つのアドレス生成ユニットはともにダイ
レクト・メモリ・アクセス・制御回路に内蔵され、バス
・コントロール・ユニットを介してメモリにアドレスを
与えていたが、アドレス生成ユニットを１つしか持たな
いダイレクト・メモリ・アクセス・制御回路であって
も、その外部にアドレス生成ユニットを別途付加するこ
とによって、上記実施例１，上記実施例２と同様の高速
なメモリ−メモリ転送を実現できる。
【００２６】即ち、本発明の第３の実施例を示す図３に
おいて、１７はＩ／Ｏとメモリ間の転送を行うＩ／Ｏ−
メモリ転送制御回路であり、図４に示す従来のダイレク
ト・メモリ・アクセス・制御回路と同様その内部にアド
レス生成ユニット９を１つしか持たないものであり、Ｉ
／Ｏ−メモリ間のＤＭＡ転送に関してはこれを１バス・
サイクルで実行可能であるが、メモリ−メモリ間のＤＭ
Ａ転送に関しては２バス・サイクルを要するものであ
る。１８はこのＩ／Ｏ−メモリ転送制御回路１７に外付
けされた外部アドレス生成ユニットで、これはアドレス
幅に等しいビット数を持つカウンタと信号線の切替器お
よびＣＰＵとのインターフェイスを行なう若干のレジス
タからなり、通常時バス１（３）とメモリ２（７）とを
接続しているが、ダイレクト・メモリ・アクセスが開始
されると、メモリ２（７）に出力している信号線の内の
アドレス信号線、制御信号線をバス１（３）から切り放
し、外部アドレス生成ユニット１８自身が生成するアド
レス信号および制御信号をメモリ２（７）に出力する。
またこのとき、メモリ２（７）のデータ信号と、バス１
（３）のデータ信号は接続したままである。そして、本
実施例ではこのＩ／Ｏ−メモリ転送制御回路１７と外部
アドレス生成ユニット１８によりダイレクト・メモリ・
アクセス制御回路１が構成されている。
おいて、１７はＩ／Ｏとメモリ間の転送を行うＩ／Ｏ−
メモリ転送制御回路であり、図４に示す従来のダイレク
ト・メモリ・アクセス・制御回路と同様その内部にアド
レス生成ユニット９を１つしか持たないものであり、Ｉ
／Ｏ−メモリ間のＤＭＡ転送に関してはこれを１バス・
サイクルで実行可能であるが、メモリ−メモリ間のＤＭ
Ａ転送に関しては２バス・サイクルを要するものであ
る。１８はこのＩ／Ｏ−メモリ転送制御回路１７に外付
けされた外部アドレス生成ユニットで、これはアドレス
幅に等しいビット数を持つカウンタと信号線の切替器お
よびＣＰＵとのインターフェイスを行なう若干のレジス
タからなり、通常時バス１（３）とメモリ２（７）とを
接続しているが、ダイレクト・メモリ・アクセスが開始
されると、メモリ２（７）に出力している信号線の内の
アドレス信号線、制御信号線をバス１（３）から切り放
し、外部アドレス生成ユニット１８自身が生成するアド
レス信号および制御信号をメモリ２（７）に出力する。
またこのとき、メモリ２（７）のデータ信号と、バス１
（３）のデータ信号は接続したままである。そして、本
実施例ではこのＩ／Ｏ−メモリ転送制御回路１７と外部
アドレス生成ユニット１８によりダイレクト・メモリ・
アクセス制御回路１が構成されている。
【００２７】次に動作について説明する。図示しないＣ
ＰＵによりメモリからメモリへのダイレクト・メモリ・
アクセスが起動された場合、外部アドレス生成ユニット
１８はＩ／Ｏ−メモリ転送制御回路１７にダイレクト・
メモリ・アクセス要求ＤＭＡＲＱ１９を出力する。Ｉ／
Ｏ−メモリ転送制御回路１７はダイレクト・メモリ・ア
クセス要求１９を受け付けると、バス調停回路４にバス
使用要求ＨＬＤＲＱ１４を出力する。バス調停回路４は
バス使用要求ＨＬＤＡＫ１９を受け付けると、バスの調
停を行った後、バス使用許可１５をＩ／Ｏ−メモリ転送
制御回路１７に出力し、Ｉ／Ｏ−メモリ転送制御回路１
７にバスの使用権を与える。バス使用許可１５を受け取
ったＩ／Ｏ−メモリ転送制御回路１７はダイレクト・メ
モリ・アクセス許可ＤＭＡＡＫ２０を外部アドレス生成
ユニット１８に出力するとともに、ダイレクト・メモリ
・アクセスを開始する。
ＰＵによりメモリからメモリへのダイレクト・メモリ・
アクセスが起動された場合、外部アドレス生成ユニット
１８はＩ／Ｏ−メモリ転送制御回路１７にダイレクト・
メモリ・アクセス要求ＤＭＡＲＱ１９を出力する。Ｉ／
Ｏ−メモリ転送制御回路１７はダイレクト・メモリ・ア
クセス要求１９を受け付けると、バス調停回路４にバス
使用要求ＨＬＤＲＱ１４を出力する。バス調停回路４は
バス使用要求ＨＬＤＡＫ１９を受け付けると、バスの調
停を行った後、バス使用許可１５をＩ／Ｏ−メモリ転送
制御回路１７に出力し、Ｉ／Ｏ−メモリ転送制御回路１
７にバスの使用権を与える。バス使用許可１５を受け取
ったＩ／Ｏ−メモリ転送制御回路１７はダイレクト・メ
モリ・アクセス許可ＤＭＡＡＫ２０を外部アドレス生成
ユニット１８に出力するとともに、ダイレクト・メモリ
・アクセスを開始する。
【００２８】外部アドレス生成ユニット１８は、ダイレ
クト・メモリ・アクセス許可ＤＭＡＡＫ２０を受け取る
ことによって、ダイレクト・メモリ・アクセスが開始さ
れたことを知り、メモリ２（７）に出力している信号線
の内のアドレス信号線、制御信号線をバス１（３）から
切り放し、外部アドレス生成ユニット１８自身が生成す
るアドレス信号、制御信号を伝達するアドレス信号線、
制御信号線をメモリ２（７）に接続する。従って、メモ
リ１（５）には、Ｉ／Ｏ−メモリ転送制御回路１７が出
力するアドレス信号、制御信号が与えられ、メモリ２
（７）には外部アドレス生成ユニット１８が生成するア
ドレス信号、制御信号が与えられる。また、メモリ１
（５）のデータ信号線とメモリ２（７）のデータ信号線
はバス３を介して接続されたままである。
クト・メモリ・アクセス許可ＤＭＡＡＫ２０を受け取る
ことによって、ダイレクト・メモリ・アクセスが開始さ
れたことを知り、メモリ２（７）に出力している信号線
の内のアドレス信号線、制御信号線をバス１（３）から
切り放し、外部アドレス生成ユニット１８自身が生成す
るアドレス信号、制御信号を伝達するアドレス信号線、
制御信号線をメモリ２（７）に接続する。従って、メモ
リ１（５）には、Ｉ／Ｏ−メモリ転送制御回路１７が出
力するアドレス信号、制御信号が与えられ、メモリ２
（７）には外部アドレス生成ユニット１８が生成するア
ドレス信号、制御信号が与えられる。また、メモリ１
（５）のデータ信号線とメモリ２（７）のデータ信号線
はバス３を介して接続されたままである。
【００２９】外部アドレス生成ユニット１８が出力する
制御信号は、Ｉ／Ｏ−メモリ転送制御回路１７がリード
サイクルを発生した場合は、ライトサイクルを、ライト
サイクルを発生した場合はリードサイクルを発生するよ
うに設定する。従って、メモリ１（５）とメモリ２
（７）の間でデータの転送を高速に行うことができる。
制御信号は、Ｉ／Ｏ−メモリ転送制御回路１７がリード
サイクルを発生した場合は、ライトサイクルを、ライト
サイクルを発生した場合はリードサイクルを発生するよ
うに設定する。従って、メモリ１（５）とメモリ２
（７）の間でデータの転送を高速に行うことができる。
【００３０】以上のようにダイレクト・メモリ・アクセ
ス・制御回路を構成することにより、Ｉ／Ｏとメモリ間
のダイレクト・メモリ・アクセス機能しか１サイクルで
実行できないダイレクト・メモリ・アクセス・制御回路
に、若干の回路で実現できる外部アドレス生成回路を付
加するだけで、メモリ同士の間のＤＭＡ転送に関しても
これを１サイクルで高速に実行できるメモリ−メモリ転
送制御回路を構成することができ、かつこの回路を容易
かつ安価に実現できる。
ス・制御回路を構成することにより、Ｉ／Ｏとメモリ間
のダイレクト・メモリ・アクセス機能しか１サイクルで
実行できないダイレクト・メモリ・アクセス・制御回路
に、若干の回路で実現できる外部アドレス生成回路を付
加するだけで、メモリ同士の間のＤＭＡ転送に関しても
これを１サイクルで高速に実行できるメモリ−メモリ転
送制御回路を構成することができ、かつこの回路を容易
かつ安価に実現できる。
【００３１】
【発明の効果】以上のように、この発明に係るダイレク
ト・メモリ・アクセス・制御回路によれば、転送元のア
ドレスを生成するアドレス生成ユニットと、転送先のア
ドレスを生成するアドレス生成ユニットとを独立させる
ことにより、転送元からのリードと転送先へのライトを
同時に行うことが可能となり、メモリからメモリへの転
送を高速化することができるという効果がある。
ト・メモリ・アクセス・制御回路によれば、転送元のア
ドレスを生成するアドレス生成ユニットと、転送先のア
ドレスを生成するアドレス生成ユニットとを独立させる
ことにより、転送元からのリードと転送先へのライトを
同時に行うことが可能となり、メモリからメモリへの転
送を高速化することができるという効果がある。
【００３２】また、この発明に係るダイレクト・メモリ
・アクセス・制御回路によれば、ダイレクト・メモリ・
アクセス・制御回路において、第１のメモリが接続され
た第１のバスに送出するアドレスを生成する第１のアド
レス生成ユニット、第２のメモリが接続された第２のバ
スに出力するアドレスを生成する第２のアドレス生成ユ
ニット、上記第１のバス，第２のバスとのインターフェ
イスを行うバス・コントロール・ユニット、ダイレクト
・メモリ・アクセスの回数をカウントするＤＭＡ・カウ
ント・ユニット、ダイレクト・メモリ・アクセスの起動
・停止を行うＤＭＡ・コントロール・ユニットを備える
ようにしたので、メモリからのリード，メモリへのライ
トを同時に行なうことができる実際のダイレクト・メモ
リ・アクセス・制御回路の構成を提供できるという効果
がある。
・アクセス・制御回路によれば、ダイレクト・メモリ・
アクセス・制御回路において、第１のメモリが接続され
た第１のバスに送出するアドレスを生成する第１のアド
レス生成ユニット、第２のメモリが接続された第２のバ
スに出力するアドレスを生成する第２のアドレス生成ユ
ニット、上記第１のバス，第２のバスとのインターフェ
イスを行うバス・コントロール・ユニット、ダイレクト
・メモリ・アクセスの回数をカウントするＤＭＡ・カウ
ント・ユニット、ダイレクト・メモリ・アクセスの起動
・停止を行うＤＭＡ・コントロール・ユニットを備える
ようにしたので、メモリからのリード，メモリへのライ
トを同時に行なうことができる実際のダイレクト・メモ
リ・アクセス・制御回路の構成を提供できるという効果
がある。
【００３３】また、この発明に係るダイレクト・メモリ
・アクセス・制御回路によれば、ダイレクト・メモリ・
アクセス・制御回路において、第１，第２のメモリが接
続された第１のバスに送出するアドレスを生成する第１
のアドレス生成ユニット、第２のバスに出力するアドレ
スを生成する第２のアドレス生成ユニット、上記第１の
バス，第２のバスとのインターフェイスを行うバス・コ
ントロール・ユニット、ダイレクト・メモリ・アクセス
の回数をカウントするＤＭＡ・カウント・ユニット、ダ
イレクト・メモリ・アクセスの起動・停止を行うＤＭＡ
・コントロール・ユニットおよび第１のバスと第２のメ
モリとの間に配設され、通常は第１のバスと第２のメモ
リの全ての信号線を接続しているが、メモリ−メモリ間
転送が開始されると、データ信号線に関しては第１のバ
スと第２のメモリを接続したままで、データ信号線以外
のアドレス信号線等の信号に関しては第１のバスの代わ
りに第２のバスを第２のメモリに接続するように切替え
るバス・切替器を備えるようにしたので、２つの異なる
バスに接続されたメモリ間の高速転送ではなく、同じバ
スに接続されたメモリ間のＤＭＡ転送を高速に行うこと
ができる、という効果がある。
・アクセス・制御回路によれば、ダイレクト・メモリ・
アクセス・制御回路において、第１，第２のメモリが接
続された第１のバスに送出するアドレスを生成する第１
のアドレス生成ユニット、第２のバスに出力するアドレ
スを生成する第２のアドレス生成ユニット、上記第１の
バス，第２のバスとのインターフェイスを行うバス・コ
ントロール・ユニット、ダイレクト・メモリ・アクセス
の回数をカウントするＤＭＡ・カウント・ユニット、ダ
イレクト・メモリ・アクセスの起動・停止を行うＤＭＡ
・コントロール・ユニットおよび第１のバスと第２のメ
モリとの間に配設され、通常は第１のバスと第２のメモ
リの全ての信号線を接続しているが、メモリ−メモリ間
転送が開始されると、データ信号線に関しては第１のバ
スと第２のメモリを接続したままで、データ信号線以外
のアドレス信号線等の信号に関しては第１のバスの代わ
りに第２のバスを第２のメモリに接続するように切替え
るバス・切替器を備えるようにしたので、２つの異なる
バスに接続されたメモリ間の高速転送ではなく、同じバ
スに接続されたメモリ間のＤＭＡ転送を高速に行うこと
ができる、という効果がある。
【００３４】さらに、この発明にかかるダイレクト・メ
モリ・アクセス・制御回路によれば、第１，第２のメモ
リが接続された第１のバスに送出するアドレスを生成す
る第１のアドレス生成ユニット，第２のバスに送出する
アドレスを生成する第２のアドレス生成ユニット、上記
第１のバス、第２のバスとのインターフェイスを行うバ
ス・コントロール・ユニット、ダイレクト・メモリ・ア
クセスの回数をカウントするＤＭＡ・カウント・ユニッ
ト、ダイレクト・メモリ・アクセスの起動・停止を行う
ＤＭＡ・コントロール・ユニットを有するＩ／Ｏ−メモ
リ転送制御回路と、このＩ／Ｏ−メモリ転送制御回路の
外部において第１のバスと第２のメモリとの間に設けら
れた外部アドレス生成ユニットとからなる構成とし、該
外部アドレス生成ユニットは、通常は第１のバスと第２
のメモリとを接続しており、メモリ−メモリ間転送が開
始されると、第２のメモリに出力している信号線の内の
アドレス信号線、制御信号線を、第１のバスから切り放
して、それ自身が生成するアドレス信号，制御信号を出
力するアドレス信号線、制御信号線を第２のメモリに接
続し、このとき、第２のメモリのデータ信号と、第１の
バスのデータ信号は接続したままとするようにしたの
で、メモリ−メモリ間のＤＭＡ転送制御に２バス・サイ
クルを要するＩ／Ｏ−メモリ転送制御回路に若干の回路
を付加するだけで、メモリ−メモリ間のＤＭＡ転送制御
を１バス・サイクルで実行できる機能を持つメモリ−メ
モリ転送制御回路を容易に実現できるという効果があ
る。
モリ・アクセス・制御回路によれば、第１，第２のメモ
リが接続された第１のバスに送出するアドレスを生成す
る第１のアドレス生成ユニット，第２のバスに送出する
アドレスを生成する第２のアドレス生成ユニット、上記
第１のバス、第２のバスとのインターフェイスを行うバ
ス・コントロール・ユニット、ダイレクト・メモリ・ア
クセスの回数をカウントするＤＭＡ・カウント・ユニッ
ト、ダイレクト・メモリ・アクセスの起動・停止を行う
ＤＭＡ・コントロール・ユニットを有するＩ／Ｏ−メモ
リ転送制御回路と、このＩ／Ｏ−メモリ転送制御回路の
外部において第１のバスと第２のメモリとの間に設けら
れた外部アドレス生成ユニットとからなる構成とし、該
外部アドレス生成ユニットは、通常は第１のバスと第２
のメモリとを接続しており、メモリ−メモリ間転送が開
始されると、第２のメモリに出力している信号線の内の
アドレス信号線、制御信号線を、第１のバスから切り放
して、それ自身が生成するアドレス信号，制御信号を出
力するアドレス信号線、制御信号線を第２のメモリに接
続し、このとき、第２のメモリのデータ信号と、第１の
バスのデータ信号は接続したままとするようにしたの
で、メモリ−メモリ間のＤＭＡ転送制御に２バス・サイ
クルを要するＩ／Ｏ−メモリ転送制御回路に若干の回路
を付加するだけで、メモリ−メモリ間のＤＭＡ転送制御
を１バス・サイクルで実行できる機能を持つメモリ−メ
モリ転送制御回路を容易に実現できるという効果があ
る。
【図１】この発明の第１の実施例によるダイレクト・メ
モリ・アクセス・制御回路を示す機能ブロック図。
モリ・アクセス・制御回路を示す機能ブロック図。
【図２】この発明の第２の実施例によるダイレクト・メ
モリ・アクセス・制御回路を示す機能ブロック図。
モリ・アクセス・制御回路を示す機能ブロック図。
【図３】この発明の第３の実施例によるダイレクト・メ
モリ・アクセス・制御回路を示す機能ブロック図
モリ・アクセス・制御回路を示す機能ブロック図
【図４】従来のダイレクト・メモリ・アクセス・制御回
路の機能ブロック図。
路の機能ブロック図。
１ ダイレクト・メモリ・アクセス・制御回路 ２ バス１ ３ バス２ ４ バス調停回路 ５ メモリ１ ６ バス・バッファ ７ メモリ２ ８ レジスタ群 ９ アドレス生成ユニット１ １０ アドレス生成ユニット２ １１ ＤＭＡカウントユニット １２ ＤＭＡコントロールユニット １３ バス・コントロール・ユニット １４ バス使用要求 １５ バス使用許可 １６ バス・切替器 １７ Ｉ／Ｏ−メモリ転送制御回路 １８ 外部アドレス生成ユニット １９ ダイレクト・メモリ・アクセス要求 ２０ ダイレクト・メモリ・アクセス許可 ２１ アドレス・バス・バッファ ２２ データ・バス・バッファ ２３ バス・コントロール・ユニット ２４ アドレス・インクリメンタ／デクリメンタ ２５ アドレス・レジスタ ８５ テンポラリ・レジスタ
Claims (4)
- 【請求項１】 メモリからメモリに直接データの転送を
行うことができるダイレクト・メモリ・アクセス・制御
回路において、 転送先のアドレスと転送元のアドレスを同時に発生する
２つのアドレス生成ユニットを備えたことを特徴とする
ダイレクト・メモリ・アクセス・制御回路。 - 【請求項２】 メモリからメモリに直接データの転送を
行うことができるダイレクト・メモリ・アクセス・制御
回路において、 第１のメモリが接続された第１のバスに送出するアドレ
スを生成する第１のアドレス生成ユニットと、 第２のメモリが接続された第２のバスに出力するアドレ
スを生成する第２のアドレス生成ユニットと、 上記第１のバス，第２のバスとのインターフェイスを行
うバス・コントロール・ユニットと、 ダイレクト・メモリ・アクセスの回数をカウントするＤ
ＭＡ・カウント・ユニットと、 ダイレクト・メモリ・アクセスの起動・停止を行うＤＭ
Ａ・コントロール・ユニットとを備えたことを特徴とす
るダイレクト・メモリ・アクセス・制御回路。 - 【請求項３】 メモリからメモリに直接データの転送を
行うことができるダイレクト・メモリ・アクセス・制御
回路において、 第１，第２のメモリが接続された第１のバスに送出する
アドレスを生成する第１のアドレス生成ユニットと、 第２のバスに出力するアドレスを生成する第２のアドレ
ス生成ユニットと、 上記第１のバス，第２のバスとのインターフェイスを行
うバス・コントロール・ユニットと、 ダイレクト・メモリ・アクセスの回数をカウントするＤ
ＭＡ・カウント・ユニットと、 ダイレクト・メモリ・アクセスの起動・停止を行うＤＭ
Ａ・コントロール・ユニットと、 上記第１のバスと上記第２のメモリとの間に配設され、
通常時は上記第１のバスの全ての信号線を上記第２のメ
モリに接続し、メモリ−メモリ転送時はデータ信号線に
関しては上記第１のバスと上記第２のメモリとの接続を
維持しデータ信号線以外の信号に関しては上記第２のバ
スを該第２のメモリに接続するように切替えるバス・切
替器とを備えたことを特徴とするダイレクト・メモリ・
アクセス・制御回路。 - 【請求項４】 メモリからメモリに直接データの転送を
行うことができるダイレクト・メモリ・アクセス・制御
回路において、 第１，第２のメモリが接続された第１のバスに送出する
アドレスを生成する第１のアドレス生成ユニットと、 第２のバスに出力するアドレスを生成する第２のアドレ
ス生成ユニットと、 上記第１のバス，第２のバスとのインターフェイスを行
うバス・コントロール・ユニットと、 ダイレクト・メモリ・アクセスの回数をカウントするＤ
ＭＡ・カウント・ユニットと、 ダイレクト・メモリ・アクセスの起動・停止を行うＤＭ
Ａ・コントロール・ユニットとを有するＩ／Ｏ−メモリ
転送制御回路と、 該Ｉ／Ｏ−メモリ転送制御回路の外部において上記第１
のバスと上記第２のメモリとの間に配設された外部アド
レス生成ユニットとを備え、 該外部アドレス生成ユニットは、 通常時は上記第１のバスの全ての信号線を上記第２のメ
モリに接続し、 メモリ−メモリ転送時は、該第２のメモリに出力してい
る信号線の内のアドレス信号線、制御信号線を上記第１
のバスから切り放してそれ自身が生成し出力するアドレ
ス信号線および制御信号線を上記第２のメモリに接続
し、該第２のメモリのデータ信号線と上記第１のバスの
データ信号線を接続したままとすることを特徴とするダ
イレクト・メモリ・アクセス・制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12181093A JP3201439B2 (ja) | 1993-05-25 | 1993-05-25 | ダイレクト・メモリ・アクセス・制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12181093A JP3201439B2 (ja) | 1993-05-25 | 1993-05-25 | ダイレクト・メモリ・アクセス・制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06332842A true JPH06332842A (ja) | 1994-12-02 |
| JP3201439B2 JP3201439B2 (ja) | 2001-08-20 |
Family
ID=14820495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12181093A Expired - Fee Related JP3201439B2 (ja) | 1993-05-25 | 1993-05-25 | ダイレクト・メモリ・アクセス・制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3201439B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100440184C (zh) * | 2007-04-26 | 2008-12-03 | 北京中星微电子有限公司 | 一种能同时进行读写操作的dma控制器及传输方法 |
-
1993
- 1993-05-25 JP JP12181093A patent/JP3201439B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100440184C (zh) * | 2007-04-26 | 2008-12-03 | 北京中星微电子有限公司 | 一种能同时进行读写操作的dma控制器及传输方法 |
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| Publication number | Publication date |
|---|---|
| JP3201439B2 (ja) | 2001-08-20 |
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