JPH0754906B2 - 安定した固定周波数を発生する回路装置 - Google Patents
安定した固定周波数を発生する回路装置Info
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- JPH0754906B2 JPH0754906B2 JP59083077A JP8307784A JPH0754906B2 JP H0754906 B2 JPH0754906 B2 JP H0754906B2 JP 59083077 A JP59083077 A JP 59083077A JP 8307784 A JP8307784 A JP 8307784A JP H0754906 B2 JPH0754906 B2 JP H0754906B2
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- Japan
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- 239000003990 capacitor Substances 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
- H03L7/23—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/181—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a numerical count result being used for locking the loop, the counter counting during fixed time intervals
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Processing Of Color Television Signals (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、基準周波数を用いて安定した周波数を発生す
る装置に関する。
る装置に関する。
従来技術 公知のように、カラーテレビ受像機で色信号を復調する
ためには、正確かつ安定した固定周波数が必要である。
この場合、発生した固定周波数は乗算器に加えられ、乗
算器の他の入力側には変調された色信号が供給される。
そして乗算器の出力側から、復調された色信号が取出さ
れる。復調の結果、およびその精度ないし品質は、固定
周波数に依存して決まる。現在では、このような周波数
は、ほとんど、電圧制御発振器（VCO）を用いてフエー
ズ・ロツク・ループ回路（PLL）で発生される。このPLL
回路は、できる限り一定の基準周波数を必要とし、その
際ループの精度はこの基準周波数の精度に依存する。ほ
とんどの場合、この基準周波数は水晶を用いて供給され
る。
ためには、正確かつ安定した固定周波数が必要である。
この場合、発生した固定周波数は乗算器に加えられ、乗
算器の他の入力側には変調された色信号が供給される。
そして乗算器の出力側から、復調された色信号が取出さ
れる。復調の結果、およびその精度ないし品質は、固定
周波数に依存して決まる。現在では、このような周波数
は、ほとんど、電圧制御発振器（VCO）を用いてフエー
ズ・ロツク・ループ回路（PLL）で発生される。このPLL
回路は、できる限り一定の基準周波数を必要とし、その
際ループの精度はこの基準周波数の精度に依存する。ほ
とんどの場合、この基準周波数は水晶を用いて供給され
る。
発明が解決しようとする問題点 しかしながら水晶は高価なので、上述した回路に要する
コストは高くなる。
コストは高くなる。
本発明の課題は、高価な水晶を用いなくても高い周波数
安定性が得られるように、冒頭で述べた装置を改良する
ことである。
安定性が得られるように、冒頭で述べた装置を改良する
ことである。
問題点を解決するための手段 本発明によればこの課題は、特許請求の範囲第１項に記
載した装置によつて解決される。
載した装置によつて解決される。
実施例の説明 次に図面を参照しながら実施例について本発明を詳しく
説明する。この実施例では、カラーテレビ受像機の基準
発振器に対する制御電圧を発生する。
説明する。この実施例では、カラーテレビ受像機の基準
発振器に対する制御電圧を発生する。
第１図は、本発明による装置の実施例のブロック図であ
る。ここで発振器１は、固定の周波数Ｆを発生するため
に用いられる。周波数Ｆは乗算段２に加えられる。乗算
段２の別の入力側には復調すべき色信号FR,FBが加えら
れる。乗算段２の出力側からは、復調色信号ＲまたはＢ
が取り出される。復調信号は段３にも加えられる。PAL
モードにおいては微調整を行うために、PALスイッチは
コンデンサを乗算段２の出力側へ切り換え接続される。
発振器信号の位相がバーストからずれると、この出力信
号の平均値がゼロとは異なるようになり、このコンデン
サを、両方の位相が一致するまで充電する。このよう
に、アナログの切り換え手段を用いて微同調を行なう、
他方、粗同調は計数回路により行なう。
る。ここで発振器１は、固定の周波数Ｆを発生するため
に用いられる。周波数Ｆは乗算段２に加えられる。乗算
段２の別の入力側には復調すべき色信号FR,FBが加えら
れる。乗算段２の出力側からは、復調色信号ＲまたはＢ
が取り出される。復調信号は段３にも加えられる。PAL
モードにおいては微調整を行うために、PALスイッチは
コンデンサを乗算段２の出力側へ切り換え接続される。
発振器信号の位相がバーストからずれると、この出力信
号の平均値がゼロとは異なるようになり、このコンデン
サを、両方の位相が一致するまで充電する。このよう
に、アナログの切り換え手段を用いて微同調を行なう、
他方、粗同調は計数回路により行なう。
SECAMモードにおいてはコンデンサが遮断され従ってコ
ンデンサの充電は行なわれない。段３の他の入力側に
は、発振器１に対する制御直流電圧が供給される。この
電圧については後で詳しく説明する。デジタル−アナロ
グ変換器13から供給されるこの電圧は、次のようにして
得られる。
ンデンサの充電は行なわれない。段３の他の入力側に
は、発振器１に対する制御直流電圧が供給される。この
電圧については後で詳しく説明する。デジタル−アナロ
グ変換器13から供給されるこの電圧は、次のようにして
得られる。
まず、走査線周波数に近い周波数F0が、段4,5,6および
７から成る分周器列を介して分周される。図示の例で
は、周波数F0＝62500Hzである。この周波数は、分周器
によって1/2に分周され、次続の段によって1/Dに分周さ
れる。図示の例では、Ｄ＝32である。分周比の逆数Ｄ
は、発振器が発生する周波数の分解能を決定する。この
分周によって、持続時間512μｓのゲートパルスが得ら
れる。ゲートパルスは、ゲート回路８に加えられる。ゲ
ート回路８は、ゲートパルスの期間だけ開く。それによ
って、発振器１の発生したパルスがゲート８を通過し、
カウンタ９に加えられる。カウンタ９はパルスを測定、
ないしは加算する。計数結果Ｍは比較段10の入力側に供
給され、比較段は入力値Ｍと設定値Ｐを比較する。設定
値Ｐは値ＤとＲの積から得られる。ここで値Ｒは、発振
器１の発生した設定周波数と、分周器４から供給される
周波数との比である。図示の例では、Ｒ＝F/F0＝4433/6
2.5＝70.92である。従って、値ＰはＤ×Ｒ＝3270.92＝2
270である。
７から成る分周器列を介して分周される。図示の例で
は、周波数F0＝62500Hzである。この周波数は、分周器
によって1/2に分周され、次続の段によって1/Dに分周さ
れる。図示の例では、Ｄ＝32である。分周比の逆数Ｄ
は、発振器が発生する周波数の分解能を決定する。この
分周によって、持続時間512μｓのゲートパルスが得ら
れる。ゲートパルスは、ゲート回路８に加えられる。ゲ
ート回路８は、ゲートパルスの期間だけ開く。それによ
って、発振器１の発生したパルスがゲート８を通過し、
カウンタ９に加えられる。カウンタ９はパルスを測定、
ないしは加算する。計数結果Ｍは比較段10の入力側に供
給され、比較段は入力値Ｍと設定値Ｐを比較する。設定
値Ｐは値ＤとＲの積から得られる。ここで値Ｒは、発振
器１の発生した設定周波数と、分周器４から供給される
周波数との比である。図示の例では、Ｒ＝F/F0＝4433/6
2.5＝70.92である。従って、値ＰはＤ×Ｒ＝3270.92＝2
270である。
比較結果Ｍ−Ｐは、別の加算段11で、直前に計算された
値Ｎに加算され、その結果は第１のレジスタ（ラッチ）
12に送られる。このレジスタ12はパルスP1によって導通
制御され、その出力側にデジタル値Ｎが生じる。デジタ
ル値Ｎはデジタル−アナログ変換器13に供給され、アナ
ログ制御電圧V0に変換される。この制御電圧V0によって
発振器１が追従制御され、変化した周波数Ｆが発生す
る。デジタル値Ｎは第２のレジスタ（ラッチ）14にも加
えられる。このレジスタ14の内容はパルスP2の制御によ
って、加算段11の第２の入力側に加えられる。第１のレ
ジスタ12と第２のレジスタ14は、制御信号であるパルス
P1とパルスP2により交番的に作動されて、これにより目
標周波数への歩進的な近似化が行なわれる。２つの制御
信号P1,P2の発生とその時間関係については、第２図か
ら明らかである。カウンタ９は、P2パルスによって再び
セットされ、ゲート８の開放後に新たな計数過程が開始
さる。発振器１の新たに検出された周波数Ｆは、計数後
に同じく比較段10に加えられる。ここで計数結果Ｍは設
定値Ｐと比較され、その結果は加算段11に供給される。
この比較結果はレジスタ12を介してデジタル−アナログ
変換器13に加えられ、変化した制御電圧V0が得られる。
比較段10から値０が取出された場合、それはレジスタ14
を介して入力される以前の値に加算される。つまり、こ
の時点においては、発振器１の発生する周波数を変化さ
せる必要がなく、従って制御過程は終了する。しかしこ
の装置においては、周波数を形成する際にデジタル化を
行なうため、正確な周波数が得られた時でも、ゲート回
路８が測定されるべき信号と同期していない時は、比較
段10の出力側の信号Ｍ−Ｐは０ではなく、１になること
もあり得る。このＭ−Ｐ＝１により周波数が追従制御さ
れるのを防止する必要がある。即ち比較結果がデジタル
値１の分だけ設定値から偏移し、周波数が変動すること
を防止する必要がある。この目的で、比較器10の後に検
出器15が接続されている。レジスタ12の出力が変化しな
い場合は２つある。即ち ａ）Ｍ−Ｐ＝０の時。何故ならばパルスP2の間中の０の
加算は12の出力を変化しないからである。
値Ｎに加算され、その結果は第１のレジスタ（ラッチ）
12に送られる。このレジスタ12はパルスP1によって導通
制御され、その出力側にデジタル値Ｎが生じる。デジタ
ル値Ｎはデジタル−アナログ変換器13に供給され、アナ
ログ制御電圧V0に変換される。この制御電圧V0によって
発振器１が追従制御され、変化した周波数Ｆが発生す
る。デジタル値Ｎは第２のレジスタ（ラッチ）14にも加
えられる。このレジスタ14の内容はパルスP2の制御によ
って、加算段11の第２の入力側に加えられる。第１のレ
ジスタ12と第２のレジスタ14は、制御信号であるパルス
P1とパルスP2により交番的に作動されて、これにより目
標周波数への歩進的な近似化が行なわれる。２つの制御
信号P1,P2の発生とその時間関係については、第２図か
ら明らかである。カウンタ９は、P2パルスによって再び
セットされ、ゲート８の開放後に新たな計数過程が開始
さる。発振器１の新たに検出された周波数Ｆは、計数後
に同じく比較段10に加えられる。ここで計数結果Ｍは設
定値Ｐと比較され、その結果は加算段11に供給される。
この比較結果はレジスタ12を介してデジタル−アナログ
変換器13に加えられ、変化した制御電圧V0が得られる。
比較段10から値０が取出された場合、それはレジスタ14
を介して入力される以前の値に加算される。つまり、こ
の時点においては、発振器１の発生する周波数を変化さ
せる必要がなく、従って制御過程は終了する。しかしこ
の装置においては、周波数を形成する際にデジタル化を
行なうため、正確な周波数が得られた時でも、ゲート回
路８が測定されるべき信号と同期していない時は、比較
段10の出力側の信号Ｍ−Ｐは０ではなく、１になること
もあり得る。このＭ−Ｐ＝１により周波数が追従制御さ
れるのを防止する必要がある。即ち比較結果がデジタル
値１の分だけ設定値から偏移し、周波数が変動すること
を防止する必要がある。この目的で、比較器10の後に検
出器15が接続されている。レジスタ12の出力が変化しな
い場合は２つある。即ち ａ）Ｍ−Ｐ＝０の時。何故ならばパルスP2の間中の０の
加算は12の出力を変化しないからである。
ｂ）Ｍ−Ｐ＝１の時。なぜならばこの時の論理回路15が
パルスP1を16を介して遮断するからである。
パルスP1を16を介して遮断するからである。
このようにして検出器15は、比較結果がデジタル値１の
時には、NOTゲート16およびANDゲート17を介してP1パル
スを阻止する。こうして、レジスタ12の導通接続が防止
される。ゲート18,19は、第２図に示すパルスP1＝AB
およびP2＝Ａを発生するために用いられる。
時には、NOTゲート16およびANDゲート17を介してP1パル
スを阻止する。こうして、レジスタ12の導通接続が防止
される。ゲート18,19は、第２図に示すパルスP1＝AB
およびP2＝Ａを発生するために用いられる。
次に、第３図を参照しながら上述の装置の動作について
説明する。この実施例では、計数結果Ｍは関数Ｍ＝ｆ
（Ｎ）に従つて得られる。つまり、計数結果Ｍはデジタ
ル−アナログ変換器13へ供給されるデジタル情報Ｎに、
従つて制御電圧V0に依存し、発振器１の周波数Ｆもこの
制御電圧V0に依存している。まず、Ｎ＝５、つまりＭ＝
2270を設定値と考える。
説明する。この実施例では、計数結果Ｍは関数Ｍ＝ｆ
（Ｎ）に従つて得られる。つまり、計数結果Ｍはデジタ
ル−アナログ変換器13へ供給されるデジタル情報Ｎに、
従つて制御電圧V0に依存し、発振器１の周波数Ｆもこの
制御電圧V0に依存している。まず、Ｎ＝５、つまりＭ＝
2270を設定値と考える。
最初にこの装置が、Ｍ＝2263になるように周波数Ｆを調
整したとする。所定の固定設定値がＰ＝2270なので、比
較段10は値−７を発生する。この値は、加算段11の中で
値Ｎ＝15に加算され、値８を生じる。この新しい値Ｎ＝
８から、少し高い周波数Ｆが発生し、それは計数結果と
して値Ｍ＝2268を供給する。この場合の比較結果は−２
である。値−２は直前の値Ｎ＝８と加算されて、新しい
値Ｎ＝６を生じる。それによつて、値Ｍ＝2269が供給さ
れる。カウンタ９がリセットされ、もう１度測定が行な
われた後で、比較段10は値−１を供給し、それから新し
い値Ｎ＝５が生じる。発振器１は、この値の時に設定周
波数に調整される。従つてカウンタ９は値Ｍ＝2270を供
給し、比較段における差は０となる。つまり、装置は完
全に制御されたことになる。
整したとする。所定の固定設定値がＰ＝2270なので、比
較段10は値−７を発生する。この値は、加算段11の中で
値Ｎ＝15に加算され、値８を生じる。この新しい値Ｎ＝
８から、少し高い周波数Ｆが発生し、それは計数結果と
して値Ｍ＝2268を供給する。この場合の比較結果は−２
である。値−２は直前の値Ｎ＝８と加算されて、新しい
値Ｎ＝６を生じる。それによつて、値Ｍ＝2269が供給さ
れる。カウンタ９がリセットされ、もう１度測定が行な
われた後で、比較段10は値−１を供給し、それから新し
い値Ｎ＝５が生じる。発振器１は、この値の時に設定周
波数に調整される。従つてカウンタ９は値Ｍ＝2270を供
給し、比較段における差は０となる。つまり、装置は完
全に制御されたことになる。
安定性を保つために、関数Ｍ＝ｆ（Ｎ）の勾配dM/dNは
負であり、また振動を防上するために勾配の値は１より
小さくなつている。
負であり、また振動を防上するために勾配の値は１より
小さくなつている。
比較値Ｐの値は発振器１が発生する周波数に依存してい
る。従つて、発振器がPAL信号、SECAM信号ないしNTSC信
号のうちどれを復調するために周波数を発生するか、と
いうことに応じて、比較値Ｐの大きさは異なる。比較値
Ｐと分周比の逆数Ｄが固定されていれば２つの周波数の
比F0/FはD/Pに比例する。従つて、所与の値から基準周
波数F0を容易に検出することができる。
る。従つて、発振器がPAL信号、SECAM信号ないしNTSC信
号のうちどれを復調するために周波数を発生するか、と
いうことに応じて、比較値Ｐの大きさは異なる。比較値
Ｐと分周比の逆数Ｄが固定されていれば２つの周波数の
比F0/FはD/Pに比例する。従つて、所与の値から基準周
波数F0を容易に検出することができる。
第１図の例では、データを並列に処理しているが、直列
処理を行なうことも可能である。
処理を行なうことも可能である。
発明の効果 本発明によれば高価な水晶等を使用せず、周波数の発生
の制御の一部をデイジタル的に処理し、その際の誤制御
を回避することと共に、回路に要する費用を低減できる
効果がある。
の制御の一部をデイジタル的に処理し、その際の誤制御
を回避することと共に、回路に要する費用を低減できる
効果がある。
第１図は本発明による周波数発生装置の実施例のブロツ
ク図、第２図は第１図の装置の説明に供する波形図、第
３図は第１図の装置の動作を説明するための線図であ
る。 １……電圧制御発振器、２……乗算段、４……分周器、
８……ゲート回路、９……カウンタ、10……比較段、11
……加算段、12,14……レジスタ、13……デジタル／ア
ナログ変換器、15……検出器、16……NOTゲート、17…
…ANDゲート、18,19……ゲート。
ク図、第２図は第１図の装置の説明に供する波形図、第
３図は第１図の装置の動作を説明するための線図であ
る。 １……電圧制御発振器、２……乗算段、４……分周器、
８……ゲート回路、９……カウンタ、10……比較段、11
……加算段、12,14……レジスタ、13……デジタル／ア
ナログ変換器、15……検出器、16……NOTゲート、17…
…ANDゲート、18,19……ゲート。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−17235（ＪＰ，Ａ) 特開 昭56−36234（ＪＰ，Ａ) 特開 昭54−150942（ＪＰ，Ａ)
Claims (1)
- 【請求項１】基準周波数を用いて安定した固定周波数を
発生する回路装置において、基準周波数（F0）が、発生
しようとする周波数（Ｆ）よりも低い周波数であり、ま
たゲート回路（８）が設けられ、該ゲート回路が、低い
基準周波数（F0）を分周して得られるゲート信号によっ
て開かれ、ゲート回路（８）の入力側に電圧制御発振器
（１）が接続され、またゲート回路（８）がカウンタ
（９）と接続され、該カウンタが、ゲート回路（８）の
導通時に発振器（１）から取出されるパルスを計数し、
その計数結果が比較段（10）に加えられ、該比較段には
所定の固定比較値（Ｐ）も供給され、また比較段（10）
の出力側が加算段（11）と接続され、該加算段が、算出
された値を一時記憶する第１のレジスタ（12）と接続さ
れ、該第１のレジスタ（12）がデジタル−アナログ変換
器（13）と接続され、該デジタル−アナログ変換器が、
発振器（１）を制御するために該発振器の制御入力側と
接続され、また第１のレジスタ（12）が第２のレジスタ
（14）と接続され、該第２のレジスタが加算段（11）の
別の入力側と接続され、さらに２つのレジスタ（12,1
4）がラッチ・レジスタとして交互に導通接続される、
ことを特徴とする安定した固定周波数を発生する回路装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE33149739 | 1983-04-26 | ||
| DE19833314973 DE3314973C1 (de) | 1983-04-26 | 1983-04-26 | Schaltungsanordnung zur Erzeugung einer stabilen festen Frequenz |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59207746A JPS59207746A (ja) | 1984-11-24 |
| JPH0754906B2 true JPH0754906B2 (ja) | 1995-06-07 |
Family
ID=6197329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59083077A Expired - Lifetime JPH0754906B2 (ja) | 1983-04-26 | 1984-04-26 | 安定した固定周波数を発生する回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH0754906B2 (ja) |
| DE (1) | DE3314973C1 (ja) |
| FR (1) | FR2545300B1 (ja) |
| NL (1) | NL8401283A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4694327A (en) * | 1986-03-28 | 1987-09-15 | Rca Corporation | Digital phase locked loop stabilization circuitry using a secondary digital phase locked loop |
| US4686560A (en) * | 1986-05-30 | 1987-08-11 | Rca Corporation | Phase locked loop system including analog and digital components |
| EP0278140A1 (en) * | 1987-02-12 | 1988-08-17 | Hewlett-Packard Limited | Clock signal generation |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3555446A (en) * | 1969-01-17 | 1971-01-12 | Dana Lab Inc | Frequency synthesizer |
| US3582810A (en) * | 1969-05-05 | 1971-06-01 | Dana Lab Inc | Frequency synthesizer system |
| GB1268322A (en) * | 1970-10-19 | 1972-03-29 | Mullard Ltd | Automatic frequency control system |
| US3913028A (en) * | 1974-04-22 | 1975-10-14 | Rca Corp | Phase locked loop including an arithmetic unit |
| FR2294587A1 (fr) * | 1974-12-11 | 1976-07-09 | Cit Alcatel | Dispositif d'asservissement d'un oscillateur commande |
| JPS5469018A (en) * | 1977-11-11 | 1979-06-02 | Sony Corp | Color demodulator circuit |
| JPS5636234A (en) * | 1979-08-31 | 1981-04-09 | Matsushita Electric Ind Co Ltd | Frequency following type voltage control oscillating unit |
| JPS5717235A (en) * | 1980-07-04 | 1982-01-28 | Sansui Electric Co | Frequency controlling oscillator |
-
1983
- 1983-04-26 DE DE19833314973 patent/DE3314973C1/de not_active Expired
-
1984
- 1984-04-19 NL NL8401283A patent/NL8401283A/nl not_active Application Discontinuation
- 1984-04-26 FR FR8406557A patent/FR2545300B1/fr not_active Expired
- 1984-04-26 JP JP59083077A patent/JPH0754906B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| FR2545300A1 (fr) | 1984-11-02 |
| NL8401283A (nl) | 1984-11-16 |
| DE3314973C1 (de) | 1984-07-19 |
| FR2545300B1 (fr) | 1987-06-19 |
| JPS59207746A (ja) | 1984-11-24 |
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