JPS59207746A - 安定した固定周波数を発生する回路装置 - Google Patents
安定した固定周波数を発生する回路装置Info
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- JPS59207746A JPS59207746A JP59083077A JP8307784A JPS59207746A JP S59207746 A JPS59207746 A JP S59207746A JP 59083077 A JP59083077 A JP 59083077A JP 8307784 A JP8307784 A JP 8307784A JP S59207746 A JPS59207746 A JP S59207746A
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- 238000000034 method Methods 0.000 description 2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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-
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/181—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a numerical count result being used for locking the loop, the counter counting during fixed time intervals
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、基準周波数を用いて安定した周波数を発生す
る装置に関する。
る装置に関する。
従来技術
公知のように、カラーテレビ受像機で色信号を復調する
ためには、正確かつ安定した固定周波数が必要である。
ためには、正確かつ安定した固定周波数が必要である。
この場合、発生した固定周波数は乗算器に加えられ、乗
算器の他の入力側には変調された色信号が供給されろ。
算器の他の入力側には変調された色信号が供給されろ。
そして乗算器の出力側から、復調された色信号が取出さ
れる。復調の結果、およびその精度ないし品質は、固定
周波数に依存して決1ろ。現在では、このような周波数
は、はとんど、電圧制御発振器(VCO) Y用いてフ
ェーズ・ロック・ループ回路(PLL )で発生されろ
。このPLL回路は、できる限り一定の基準周波数を必
要とし、その際ループの精度はこの基準周波数の精度に
依存する。はとんどの場合、この基準周波数は水晶を用
いて供給されろ。
れる。復調の結果、およびその精度ないし品質は、固定
周波数に依存して決1ろ。現在では、このような周波数
は、はとんど、電圧制御発振器(VCO) Y用いてフ
ェーズ・ロック・ループ回路(PLL )で発生されろ
。このPLL回路は、できる限り一定の基準周波数を必
要とし、その際ループの精度はこの基準周波数の精度に
依存する。はとんどの場合、この基準周波数は水晶を用
いて供給されろ。
発明が解決しようとする問題点
しかしながら水晶は高価なので、」−述した回路に要す
るコストは高くなる。
るコストは高くなる。
本発明の課題は、高価な水晶を用いなくても高い周波数
安定性が得られるように、冒頭で述べた装着を改良する
ことである。
安定性が得られるように、冒頭で述べた装着を改良する
ことである。
問題点を解決するための手段
本発明によればこの課題は、特許請求の範囲第1項に記
載した装置によって解決される。
載した装置によって解決される。
(6)
実施例の説明
次に図面を参照しながら実施例について本発明の詳細な
説明する。この実施例では、カラーテレビ受像機の基準
発振器に対する制御電圧を発生する。
説明する。この実施例では、カラーテレビ受像機の基準
発振器に対する制御電圧を発生する。
第1図は1本発明てよろ装置の実施例のブロック図であ
る。ここで発振器1は、固定の周波数Fケ発生するため
に用いられろ。周波数Fは乗算段2に加えられろ。乗算
段2の別の入力側には復調すべき色信号FR,FBが加
えられろ。
る。ここで発振器1は、固定の周波数Fケ発生するため
に用いられろ。周波数Fは乗算段2に加えられろ。乗算
段2の別の入力側には復調すべき色信号FR,FBが加
えられろ。
乗算段2の出力側からは、復調色信号RまたはBが取出
されろ。復調信号は殴3にも加えられる。段3の他の入
力側には、発振器1に対する制御直流電圧が供給されろ
。この電圧についてハ後で詳しく説明する。デジタル−
アナログ変換器13から供給されろこの電圧は、次のよ
うにして得られろ。
されろ。復調信号は殴3にも加えられる。段3の他の入
力側には、発振器1に対する制御直流電圧が供給されろ
。この電圧についてハ後で詳しく説明する。デジタル−
アナログ変換器13から供給されろこの電圧は、次のよ
うにして得られろ。
寸ず、走査線周波数に近い周波数F。が、段4、 5.
6および7から成ろ分周器列を介して分周される。図示
の例では、周波数F。=62(4) 500 H7である。この周波数は、分周器4によって
%に分周され、次続の段によってン。
6および7から成ろ分周器列を介して分周される。図示
の例では、周波数F。=62(4) 500 H7である。この周波数は、分周器4によって
%に分周され、次続の段によってン。
に
1ρ分周される。図示の例では、D−62である。分周
比の逆数りは、発振器が発生する周波数の分解能を決定
する。この分周によって、持i時間512μSのゲート
パルスが得られる。
比の逆数りは、発振器が発生する周波数の分解能を決定
する。この分周によって、持i時間512μSのゲート
パルスが得られる。
ケゞ−トパルスは、ケゞ−ト回路8に加えられる。
デート回路8は、ケゞ−トパルスの期間だけ開く。
それによって、発振器1の発生したパルスがゲート8を
通過し、カウンタ9に加えられろ。カウンタ9はパルス
を測定、ないしは加算する。
通過し、カウンタ9に加えられろ。カウンタ9はパルス
を測定、ないしは加算する。
計数結果Mは比較段10の入力測知供給され、比較段は
入力値Mと設定値PY比較する。設定値Pは値りとRの
債から得られろ。ここで値Rは、発振器1の発生した設
定周波数と、分周器4から供給される周波数との比であ
る。図示の例では、R=F/ −4433/62.5
=70゜0 92である。従って、値PはDXR,:32X70.9
2 = 2270である。
入力値Mと設定値PY比較する。設定値Pは値りとRの
債から得られろ。ここで値Rは、発振器1の発生した設
定周波数と、分周器4から供給される周波数との比であ
る。図示の例では、R=F/ −4433/62.5
=70゜0 92である。従って、値PはDXR,:32X70.9
2 = 2270である。
比較結果M−Pは、別の加算段11で、直前に計算され
た値Nに加算され、その結果は第1のレジスタ(ラッチ
)12に送られろ。このレジスタ12はパルスP1によ
って導通制御さね、その出力側にデジタ)v端Nが生じ
ろ。デジタル値Nはデジクルーアナログ変換器13て供
給され、アナログ制御電圧■。K変換される。この制御
電圧■oによって発振器1が追従制御され、変化した周
波数Fが発生する。デジタル値Nは第2のレジスタ(ラ
ッチ)14にも加えられる。
た値Nに加算され、その結果は第1のレジスタ(ラッチ
)12に送られろ。このレジスタ12はパルスP1によ
って導通制御さね、その出力側にデジタ)v端Nが生じ
ろ。デジタル値Nはデジクルーアナログ変換器13て供
給され、アナログ制御電圧■。K変換される。この制御
電圧■oによって発振器1が追従制御され、変化した周
波数Fが発生する。デジタル値Nは第2のレジスタ(ラ
ッチ)14にも加えられる。
このレジスタ14の内容はパルスP2の制御によって、
加算段11の第2の入力側て加えられる。2つの制御信
号p1.p2の発生とその時間関係については、第2図
から明らかである。
加算段11の第2の入力側て加えられる。2つの制御信
号p1.p2の発生とその時間関係については、第2図
から明らかである。
カウンタ9は、P2パルスによって再びリセットされ、
ゲート8の開放後に新たな計数過程が開始されろ。発振
器1の新たに検出された周波数Fは、計数後に同じく比
較段10に加えられる。ここで計数結果Mは設定値Pと
比較され、その結果は加算段11に供給されろ。この比
較結果はレジスタ12を介してデジタルーアナログ変換
器13に加えられ、変化した制御電圧■。
ゲート8の開放後に新たな計数過程が開始されろ。発振
器1の新たに検出された周波数Fは、計数後に同じく比
較段10に加えられる。ここで計数結果Mは設定値Pと
比較され、その結果は加算段11に供給されろ。この比
較結果はレジスタ12を介してデジタルーアナログ変換
器13に加えられ、変化した制御電圧■。
が得られる。比較段10から値りが取出さ、t″1.た
場合、それはレジスタ1471111−介して入力され
る以前の[]−げに加算されろ。つ1す、この時点にお
いては、発振器10発生する周波数を変化させろ必要が
なく、従って制御過程は終了する。
場合、それはレジスタ1471111−介して入力され
る以前の[]−げに加算されろ。つ1す、この時点にお
いては、発振器10発生する周波数を変化させろ必要が
なく、従って制御過程は終了する。
この装置では、周波数ケ発生する際てデジモル化ケ行な
うので、正確な周波数Fが得られた時でも、比較段10
から到来する比較結果はデジタル値1を有しており、こ
の値て応じて周波数が追従制御されてし1う。従って、
比較結果がデジクル値1の分だけ設定値から偏移し、周
波数が変動することを防止する必要がある。この目的で
、比較器10の後に検出器15が接続されている。検出
器15は、比較結果がデジタル値1の時には、NOTケ
ゞ−ト16およびAND r”−1−17を介してP1
パルスを阻止する。こうして、レジスタ12の導通接続
が防止されろ。
うので、正確な周波数Fが得られた時でも、比較段10
から到来する比較結果はデジタル値1を有しており、こ
の値て応じて周波数が追従制御されてし1う。従って、
比較結果がデジクル値1の分だけ設定値から偏移し、周
波数が変動することを防止する必要がある。この目的で
、比較器10の後に検出器15が接続されている。検出
器15は、比較結果がデジタル値1の時には、NOTケ
ゞ−ト16およびAND r”−1−17を介してP1
パルスを阻止する。こうして、レジスタ12の導通接続
が防止されろ。
ケゝ−ト18.Mlは、第2図に示すパルスP1= A
BCおよびP 2 = ABCを発生するために用い(
7) られろ。
BCおよびP 2 = ABCを発生するために用い(
7) られろ。
次に、第6図を参照しながら上述の装置の動作について
説明する。この実施例では、計数結果Mは関数M=f(
N)に従って得られる。つ1す、計数結果Mはデジタル
−アナログ変換器13へ供給されろデジタル情報Nに、
従って制御電圧voK依存し、発振器10周波数Fもこ
の制御電圧■。に依存している。1ず、N=5、つ捷り
M=2270v設定値と考えろ。
説明する。この実施例では、計数結果Mは関数M=f(
N)に従って得られる。つ1す、計数結果Mはデジタル
−アナログ変換器13へ供給されろデジタル情報Nに、
従って制御電圧voK依存し、発振器10周波数Fもこ
の制御電圧■。に依存している。1ず、N=5、つ捷り
M=2270v設定値と考えろ。
最初にこの装置が、M=2263になるよって周波数F
を調整したとする。所定の固定設定値がP=2270な
ので、比較段10は値−7を発生する。この値は、加算
段11の中で値N=15に加算され、値8を生じろ。こ
の新しい値N−8から、少し高い周波数Fが発生し、そ
れは計数結果として値M=2268を供給する。
を調整したとする。所定の固定設定値がP=2270な
ので、比較段10は値−7を発生する。この値は、加算
段11の中で値N=15に加算され、値8を生じろ。こ
の新しい値N−8から、少し高い周波数Fが発生し、そ
れは計数結果として値M=2268を供給する。
この−合の比較結果は−2である。値−2は直前の値N
=3と加算されて、新しい値N=6&生じろ。それによ
って、値M=2269が供給されろ。カウンタ9がリセ
ットさね、もう1度(8) 測定が行なわれた後で、比較段10は値−1を供給し、
それから新しい値N=5が生じろ。発振器1は、この値
の時に設定周波数に調整される。従ってカウンタ9は値
M=2270’&供給し、比較段におけろ差はDとなる
。つまり、装置は完全圧制御さ扛たことになる。
=3と加算されて、新しい値N=6&生じろ。それによ
って、値M=2269が供給されろ。カウンタ9がリセ
ットさね、もう1度(8) 測定が行なわれた後で、比較段10は値−1を供給し、
それから新しい値N=5が生じろ。発振器1は、この値
の時に設定周波数に調整される。従ってカウンタ9は値
M=2270’&供給し、比較段におけろ差はDとなる
。つまり、装置は完全圧制御さ扛たことになる。
安定性を保つために、関数M=f(N)の勾配dM/d
Nは負であり、また振動を防上するために勾配の鎖は1
より小さくなっている。
Nは負であり、また振動を防上するために勾配の鎖は1
より小さくなっている。
比較値Pの値ゆ発振器1が発生する周波数に依存してい
る。従って、発振器がPAL信号、SECAM信号ない
しNTSC信号のうちどれを復調するために周波数を発
生するか、ということに応じて、比較値Pの大きさは異
なる。比較値Pと分周比の逆数りが固定されていれば2
つの周波数の比FO/FはD/p K比例する。従って
、所与の値から基準周波数F。を容易に検出することが
できる。
る。従って、発振器がPAL信号、SECAM信号ない
しNTSC信号のうちどれを復調するために周波数を発
生するか、ということに応じて、比較値Pの大きさは異
なる。比較値Pと分周比の逆数りが固定されていれば2
つの周波数の比FO/FはD/p K比例する。従って
、所与の値から基準周波数F。を容易に検出することが
できる。
第1図の例では、データを並列に処理しているが、直列
処理な行なうことも可能である。
処理な行なうことも可能である。
発明の効果
本発明((よれば高価な水晶等を使用せず、周波数の発
生の制御の一部をディジタル的に処理し、その際の誤制
御を回避することと共に、回路て要する費用を低減でき
る効果がある。
生の制御の一部をディジタル的に処理し、その際の誤制
御を回避することと共に、回路て要する費用を低減でき
る効果がある。
第1図は本発明による周波数発生装置の実施例のブロッ
ク図、第2図は第1図の装置の説明に供する波形図、第
6図は第1図の装置の動作を説明するための線図である
。 1・・・電圧制御発振器、2・・・乗算段、4・・・分
周器、8・・・r−ト回路、9・・・カウンタ、10・
・比較段、11・・・加算段、12.14・・・レジス
タ、13・・・ヂジタ)v/アナログ変換器、15・・
・検出器、15−・・NOT r −)、17−= A
ND r −)、18.19・・・r−ト。
ク図、第2図は第1図の装置の説明に供する波形図、第
6図は第1図の装置の動作を説明するための線図である
。 1・・・電圧制御発振器、2・・・乗算段、4・・・分
周器、8・・・r−ト回路、9・・・カウンタ、10・
・比較段、11・・・加算段、12.14・・・レジス
タ、13・・・ヂジタ)v/アナログ変換器、15・・
・検出器、15−・・NOT r −)、17−= A
ND r −)、18.19・・・r−ト。
Claims (1)
- 1 基準周波数を用いて安定した固定周波数を発生する
回路装置において、基準周波数(FO)が、発生しよう
とする周波数(、F)よりも低い周波数であり、またケ
ゞ−ト回路(8)が設けられ、該ケゝ−ト回路が、低い
基準周波数(Fo)’Y分周して得られる’7”−)信
号によって開かれ、ケゞ−ト回路(8)の入力側に電圧
制御発振器(1)が接続され、またデート回路(8)が
カウンタ(9)と接続され、該カウンタが、)f−+−
回路(8)の導通時に発振器(1)から取出されろパル
スを計数し、その計数結果が比較段(10)に加えられ
、該比較段には所定の固定比較値(P)も供給され、ま
た比較段(10)の出力側が加算段(11)と接続され
、該加算段が、算出さrLlこ値を一時記憶する第1の
レジスタ(12)と接続され、該第1のレジスタ(12
)がデジタル−アナログ変換器(13)と接続され、該
デジタル−アナログ変換器が、発振器(1)を制御する
ために該発振器の制御入力側と接続され、また第1のレ
ジスタ(12)が第2のレジスタ(14)と接続され、
該第2のレジスタが加算段(11)の別の入力側と接続
され、さらに2つのレジスタ(11,14)がラッチ・
レジスタとして交互に導通制御されろ、ことを特徴とす
る安定した固定周波数を発生する回路装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE33149739 | 1983-04-26 | ||
DE19833314973 DE3314973C1 (de) | 1983-04-26 | 1983-04-26 | Schaltungsanordnung zur Erzeugung einer stabilen festen Frequenz |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59207746A true JPS59207746A (ja) | 1984-11-24 |
JPH0754906B2 JPH0754906B2 (ja) | 1995-06-07 |
Family
ID=6197329
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59083077A Expired - Lifetime JPH0754906B2 (ja) | 1983-04-26 | 1984-04-26 | 安定した固定周波数を発生する回路装置 |
Country Status (4)
Country | Link |
---|---|
JP (1) | JPH0754906B2 (ja) |
DE (1) | DE3314973C1 (ja) |
FR (1) | FR2545300B1 (ja) |
NL (1) | NL8401283A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6310823A (ja) * | 1986-05-30 | 1988-01-18 | アールシーエー トムソン ライセンシング コーポレーシヨン | 位相ロックル−プ・システム |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4694327A (en) * | 1986-03-28 | 1987-09-15 | Rca Corporation | Digital phase locked loop stabilization circuitry using a secondary digital phase locked loop |
EP0278140A1 (en) * | 1987-02-12 | 1988-08-17 | Hewlett-Packard Limited | Clock signal generation |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5636234A (en) * | 1979-08-31 | 1981-04-09 | Matsushita Electric Ind Co Ltd | Frequency following type voltage control oscillating unit |
JPS5717235A (en) * | 1980-07-04 | 1982-01-28 | Sansui Electric Co | Frequency controlling oscillator |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3555446A (en) * | 1969-01-17 | 1971-01-12 | Dana Lab Inc | Frequency synthesizer |
US3582810A (en) * | 1969-05-05 | 1971-06-01 | Dana Lab Inc | Frequency synthesizer system |
GB1268322A (en) * | 1970-10-19 | 1972-03-29 | Mullard Ltd | Automatic frequency control system |
US3913028A (en) * | 1974-04-22 | 1975-10-14 | Rca Corp | Phase locked loop including an arithmetic unit |
FR2294587A1 (fr) * | 1974-12-11 | 1976-07-09 | Cit Alcatel | Dispositif d'asservissement d'un oscillateur commande |
JPS5469018A (en) * | 1977-11-11 | 1979-06-02 | Sony Corp | Color demodulator circuit |
-
1983
- 1983-04-26 DE DE19833314973 patent/DE3314973C1/de not_active Expired
-
1984
- 1984-04-19 NL NL8401283A patent/NL8401283A/nl not_active Application Discontinuation
- 1984-04-26 FR FR8406557A patent/FR2545300B1/fr not_active Expired
- 1984-04-26 JP JP59083077A patent/JPH0754906B2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5636234A (en) * | 1979-08-31 | 1981-04-09 | Matsushita Electric Ind Co Ltd | Frequency following type voltage control oscillating unit |
JPS5717235A (en) * | 1980-07-04 | 1982-01-28 | Sansui Electric Co | Frequency controlling oscillator |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6310823A (ja) * | 1986-05-30 | 1988-01-18 | アールシーエー トムソン ライセンシング コーポレーシヨン | 位相ロックル−プ・システム |
Also Published As
Publication number | Publication date |
---|---|
FR2545300A1 (fr) | 1984-11-02 |
NL8401283A (nl) | 1984-11-16 |
DE3314973C1 (de) | 1984-07-19 |
FR2545300B1 (fr) | 1987-06-19 |
JPH0754906B2 (ja) | 1995-06-07 |
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