JPH0750344A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPH0750344A JPH0750344A JP6198604A JP19860494A JPH0750344A JP H0750344 A JPH0750344 A JP H0750344A JP 6198604 A JP6198604 A JP 6198604A JP 19860494 A JP19860494 A JP 19860494A JP H0750344 A JPH0750344 A JP H0750344A
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- amorphous layer
- annealing
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。特にＣＭＯＳ ＶＬＳＩの製造において有効
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device. It is particularly effective in manufacturing CMOS VLSI.
【０００２】[0002]
【従来の技術】従来、イオン注入層のアニールは、電気
炉を用いて行なわれ、分単位（例えば、９５０℃３０
分）の熱処理のため、注入された不純物が再分布し拡散
する。2. Description of the Related Art Conventionally, an ion implantation layer is annealed by using an electric furnace, and the annealing is performed in a unit of minutes (for example, 950 ° C. and 30 ° C.).
Due to the heat treatment of 1), the implanted impurities are redistributed and diffused.
【０００３】[0003]
【発明が解決しようとする課題】このためＭＯＳ・ＦＥ
Ｔのソース・ドレイン高濃度注入層においては、不純物
イオンの拡散のため、ゲート長を短かくするとパンチス
ルーが生じゲート長を２μｍ以下にすることが困難であ
る。特にＣＭＯＳ ＬＳＩではＰチャンネルのソース・
ドレイン領域にＢまたはＢＦ2 が注入されるため、高温
アニールにおけるＰチャンネル・ソース・ドレインの横
拡がりが大きく、ＬＳＩの微細化、高集積化を困難にし
ている。また、（１１１）結晶方位面を持つＳｉウエー
ハにＡｓイオンが注入された場合、ｎ+−ｐ-の接合リー
ク電流を、約１ｎＡ／ｃｍ2 に減少させるためには、１
２００℃ ８秒程度の熱処理が必要である。Ａｓの場
合、拡散係数が小さいため、１２００℃ ８秒の熱処理
でもＡｓイオンの再分布による拡散は小さく、１０００
Å程度であるが、ＢまたはＢＦ2 は拡散係数が大きく、
１２００℃ ８秒のアニールにより２０００Å以上の再
分布により拡散が生じる。このため、ＣＭＯＳ ＬＳＩ
の製造において、（１１１）方位面のＳｉ基板を用い
て、Ｐチャンネル領域にＢ、Ｎチャンネル領域にＡｓを
注入後、高温短時間熱処理によりアニールする従来の方
法は、ＣＭＯＳ ＬＳＩの微細化、特にＰチャンネル領
域の微細化を困難にしていた。[Problems to be Solved by the Invention]
In the source / drain high-concentration implantation layer of T, if the gate length is shortened, punch-through occurs due to diffusion of impurity ions, and it is difficult to reduce the gate length to 2 μm or less. Especially in CMOS LSI, P channel source
Since B or BF 2 is injected into the drain region, the lateral expansion of the P channel, source and drain during high temperature annealing is large, which makes it difficult to miniaturize and highly integrate the LSI. Further, when As ions are implanted into a Si wafer having a (111) crystal orientation plane, in order to reduce the junction leakage current of n + −p − to approximately 1 nA / cm 2 ,
Heat treatment at 200 ° C. for about 8 seconds is required. In the case of As, since the diffusion coefficient is small, the diffusion due to the redistribution of As ions is small even at a heat treatment of 1200 ° C. for 8 seconds.
Although it is about Å, B or BF 2 has a large diffusion coefficient,
Annealing at 1200 ° C. for 8 seconds causes diffusion due to redistribution of 2000 Å or more. Therefore, CMOS LSI
In the production of (3), a conventional method of implanting B into the P channel region and As into the N channel region and annealing by high-temperature short-time heat treatment using a Si substrate having a (111) orientation surface is a method of miniaturizing a CMOS LSI, especially This made it difficult to miniaturize the P channel region.
【０００４】[0004]
【課題を解決するための手段】本発明は、かかる従来の
欠点を補ない、Ｐチャンネル、Ｎチャンネル領域の両方
の微細化を可能にし、ＣＭＯＳ ＬＳＩの高集積化を可
能にする低温秒単位アニール技術による半導体の製造方
法を提供することを目的とする。The present invention makes it possible to miniaturize both the P-channel and N-channel regions without compensating for the conventional drawbacks, and to anneal at a low temperature in seconds, which enables high integration of CMOS LSI. An object of the present invention is to provide a method for manufacturing a semiconductor by the technology.
【０００５】本発明は、半導体基板として結晶方位面
（１００）のシリコンを用いること及びＰチャンネル領
域にはＢＦ2 、ＮチャンネルにはＰ注入によりアモルフ
ァス層を形成後、低温（８００℃以上１１００℃以下）
秒単位アニールすることを特徴とする。即ち、（１１
１）基仮に比べてアモルファス層と基板との界面の下の
領域の二次欠陥が少ない（１００）基板を用いて、低温
短時間（秒単位）アニールを行なうことを特徴とする。According to the present invention, silicon having a crystal orientation plane (100) is used as a semiconductor substrate, BF 2 is formed in a P channel region, and an amorphous layer is formed by P implantation in an N channel. Less than)
It is characterized by annealing for a second. That is, (11
1) A low-temperature short-time (second unit) annealing is performed using a (100) substrate having a smaller number of secondary defects in the region below the interface between the amorphous layer and the substrate as compared with the substrate.
【０００６】[0006]
【実施例】以下、本発明を実施例を用いて説明する。EXAMPLES The present invention will be described below with reference to examples.
【０００７】図１は、本発明によるＣＭＯＳ ＦＥＴの
断面図であり、基板１には（１００）結晶方位面を持つ
シリコンを用い、Ｐチャンネルソース・ドレイン８領域
はＢＦ2 イオン注入層、Ｎチャンネルソース・ドレイン
領域９には、Ｐイオン注入層が用いられることを特徴と
する。FIG. 1 is a sectional view of a CMOS FET according to the present invention. Silicon having a (100) crystal orientation plane is used for a substrate 1, a P channel source / drain 8 region is a BF 2 ion implantation layer, and an N channel. The source / drain region 9 is characterized by using a P ion implantation layer.
【０００８】シリコン（１００）基板に、Ｎ ｗｅｌｌ
２・Ｐ ｗｅｌｌ３を形成後、ＬＯＣＯＳ４により能動
素子を分離し、ゲート膜Ｓｉ０2 ６及びゲート電極５を
形成後、Ｐチャンネル・ソース・ドレイン領域８にはＢ
Ｆ2 を注入し浅いアモルファス層を形成、Ｎチャンネル
・ソース・ドレイン領域９にはＰを注入し浅いアモルフ
ァス層を形成する。絶縁ＰＳＧ膜７を蓄積後、ハロジエ
ン・ランプまたはグラフアイト・ヒータによりアイソ・
サーマル・アニールにより、イオン注入層の再結晶化、
活性化を行なう。ここで、ＢＦ2 によるイオン注入アモ
ルフアス層及びＰによるイオン注入アモルフアス層は、
基板がＳｉ（１００）の場合低温短時間（例えば８００
℃１秒）で再結晶化し、活性化する。On a silicon (100) substrate, N well
After forming 2 · P well 3, the active element is separated by LOCOS 4, and after forming the gate film SiO 2 6 and the gate electrode 5, the P channel / source / drain region 8 is provided with B.
F 2 is injected to form a shallow amorphous layer, and P is injected to the N-channel source / drain region 9 to form a shallow amorphous layer. After accumulating the insulating PSG film 7, isolating the PSG film 7 with a halogen lamp or graphite heater.
Recrystallization of the ion-implanted layer by thermal annealing,
Activate. Here, the ion-implanted amorphous layer of BF 2 and the ion-implanted amorphous layer of P are:
When the substrate is Si (100)
It is recrystallized and activated at 1 ° C for 1 second).
【０００９】この時、接合のリーク電流も１ｎＡ／ｃｍ
2と小さい。At this time, the leak current of the junction is also 1 nA / cm.
2 and small.
【００１０】図２は、本発明の低温短時間アニールの温
度一時間の２次元空間図を示し、（Ａ）は、Ｓｉ（１０
０）基板にＢＦ2 またはＰ注入によるアモルファス層が
再結晶化・活性化し、接合リークが１ｎＡ／ｃｍ2 程度
の特性を持つために必要最低限の熱処理条件を示す。
（Ｂ）は、ＢＦ2 またはＰ注入層の不純物が再分布し拡
散が始まるアニール条件である。従って図２の斜線部分
の温度・時間空間で熱処理することにより、Ｐチャンネ
ル及びＮチャンネル領域のソース・ドレインが拡散せ
ず、しかも良好な接合を形成するため、両チャンネルの
微細化が可能になる。アニール後、コンタクト・ホール
を形成し、Ａｌ １０をパターニングすることによりＣ
ＭＯＳ・ＦＥＴが完成する。FIG. 2 shows a two-dimensional space diagram for one hour during the low temperature short time annealing of the present invention.
0) The minimum heat treatment condition is shown because the amorphous layer formed by BF 2 or P implantation on the substrate is recrystallized and activated and the junction leak has a characteristic of about 1 nA / cm 2 .
(B) is an annealing condition in which impurities in the BF 2 or P-implanted layer are redistributed and diffusion starts. Therefore, by performing heat treatment in the temperature / time space in the shaded area in FIG. 2, the source / drain of the P channel and N channel regions do not diffuse and a good junction is formed, so that both channels can be miniaturized. . After annealing, by forming a contact hole and patterning Al 10, C
MOS FET is completed.
【００１１】[0011]
【発明の効果】以上説明したように、本発明による半導
体装置の製造方法を用いれば、Ｐチャンネル領域の不純
物であるボロン及びＮチャンネル領域の不純物であるリ
ンの再分布による拡散の生じない低温短時間でアニール
を行なうため、Ｐチャンネル及びＮチャンネル領域の微
細化が可能となり、高集積化されたＣＭＯＳ ＬＳＩを
提供することができる。ＣＭＯＳＬＳＩを提供すること
をできる。As described above, when the method of manufacturing a semiconductor device according to the present invention is used, a low temperature short circuit in which diffusion due to redistribution of boron as an impurity in the P channel region and phosphorus as an impurity in the N channel region does not occur. Since annealing is performed in a time, the P-channel and N-channel regions can be miniaturized, and a highly integrated CMOS LSI can be provided. A CMOS LSI can be provided.
【図１】本発明によるＣＭＯＳ・ＦＥＴの断面図。FIG. 1 is a sectional view of a CMOS FET according to the present invention.
【図２】本発明による低温短時間アニールの温度一時間
の２次元空間図。FIG. 2 is a two-dimensional space diagram for one hour of temperature of low temperature short time annealing according to the present invention.
１・・・（１００）結晶方位面を持つシリコン基坂 ２・・・Ｎ ｗｅｌｌ ３・・・Ｐ ｗｅｌｌ ４・・・ＬＯＣＯＳ ５・・・ゲート電極 ６・・・ゲート酸化膜 ７・・・層間絶縁膜 ８・・・ＢＦ2 注入層 ９・・・Ｐ注入層 １０・・ＡＬ配線 Ａ・・・再結晶に必要な最低温度・時間アニール条件 Ｂ・・・ソース・ドレイン不純物が拡散しない最高温度
・時間アニール条件1 ... Silicon substrate having (100) crystal orientation plane 2 ... N well 3 ... P well 4 ... LOCOS 5 ... Gate electrode 6 ... Gate oxide film 7 ... Interlayer Insulating film 8 ... BF 2 injection layer 9 ... P injection layer 10 ... AL wiring A ... Minimum temperature and time annealing conditions required for recrystallization B ... Maximum temperature at which source / drain impurities do not diffuse・ Time annealing condition
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成６年９月１９日[Submission date] September 19, 1994
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】特許請求の範囲[Name of item to be amended] Claims
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【特許請求の範囲】[Claims]
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００４[Correction target item name] 0004
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００４】[0004]
【課題を解決するための手段】本発明は、かかる従来の
欠点を補ない、接合リーク電流の低く高集積化を可能に
する低温秒単位アニール技術による半導体の製造方法を
提供することを目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to provide a method of manufacturing a semiconductor by a low temperature second unit annealing technique which does not make up for such a drawback of the prior art and enables high integration with a low junction leak current. To do.
【手続補正３】[Procedure 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００５[Name of item to be corrected] 0005
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００５】本発明は、半導体基体として結晶方位面
（１００）のシリコンを用いること及びＢＦ２もしくは
Ｐ注入によりアモルファス層を形成後、低温（８００℃
以上１１００℃以下）秒単位アニールすることを特徴と
する。即ち、（１１１）基仮に比べてアモルファス層と
基板との界面の下の領域の二次欠陥が少ない（１００）
基板を用いて、低温短時間（秒単位）アニールを行なう
ことを特徴とする。The present invention, after forming an amorphous layer by and BF 2 or P injecting a silicon crystal orientation plane as the semiconductor base body (100), a low temperature (800 ° C.
It is characterized in that it is annealed every 1100 ° C. or less) seconds. That is, the number of secondary defects in the region below the interface between the amorphous layer and the substrate is smaller than that of the (111) substrate (100).
It is characterized in that low-temperature short-time (second unit) annealing is performed using the substrate.
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１１[Correction target item name] 0011
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１１】[0011]
【発明の効果】以上説明したように、本発明による半導
体装置の製造方法を用いれば、Ｐチャンネル領域の不純
物であるボロン及びＮチャンネル領域の不純物であるリ
ンの再分布による拡散の生じない低温短時間でアニール
を行なうため、Ｐチャンネル及びＮチャンネル領域の微
細化が可能となり、高集積化されたＣＭＯＳ ＬＳＩを
提供することができる。また接合リーク電流の少ない不
純物拡散層を形成することができるという効果を有する
ものである。 As described above, when the method of manufacturing a semiconductor device according to the present invention is used, a low temperature short circuit in which diffusion due to redistribution of boron as an impurity in the P channel region and phosphorus as an impurity in the N channel region does not occur. Since annealing is performed in a time, the P-channel and N-channel regions can be miniaturized, and a highly integrated CMOS LSI can be provided. In addition, the junction leakage current is small.
Has the effect of being able to form a pure material diffusion layer
It is a thing.
Claims (1)
Ｆ２+ イオンを注入してＰチャンネルトランジス夕のソ
ース・ドレイン領域となる第１アモルファス層を形成す
る工程、前記シリコン基板にＰ+ イオンを注入してＮチ
ャンネルトランジス夕のソース・ドレイン領域となる第
２アモルファス層を形成する工程、前記半導体基板を８
００℃以上１１００℃以下の温度で秒単位アニールをし
て前記第１アモルファス層及び前記第２アモルファス層
を活性化させることにより再結晶化する工程を有するこ
とを特徴とする半導体装置の製造方法。1. B on a silicon substrate having a (100) crystal orientation plane.
A step of implanting F2 + ions to form a first amorphous layer which becomes a source / drain region of a P-channel transistor, and a step of implanting P + ions into the silicon substrate to become a source / drain region of an N-channel transistor. 2 step of forming an amorphous layer, the semiconductor substrate 8
A method of manufacturing a semiconductor device, comprising a step of performing reannealing at a temperature of 00 ° C. or more and 1100 ° C. or less for a second unit to activate the first amorphous layer and the second amorphous layer to recrystallize them.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6198604A JP2601209B2 (en) | 1994-08-23 | 1994-08-23 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6198604A JP2601209B2 (en) | 1994-08-23 | 1994-08-23 | Method for manufacturing semiconductor device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58194825A Division JPS6085512A (en) | 1983-10-18 | 1983-10-18 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0750344A true JPH0750344A (en) | 1995-02-21 |
| JP2601209B2 JP2601209B2 (en) | 1997-04-16 |
Family
ID=16393964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6198604A Expired - Lifetime JP2601209B2 (en) | 1994-08-23 | 1994-08-23 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2601209B2 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56100412A (en) * | 1979-12-17 | 1981-08-12 | Sony Corp | Manufacture of semiconductor device |
-
1994
- 1994-08-23 JP JP6198604A patent/JP2601209B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56100412A (en) * | 1979-12-17 | 1981-08-12 | Sony Corp | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2601209B2 (en) | 1997-04-16 |
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