JPH06332801A - 完全統合型キャッシュ・アーキテクチャ - Google Patents
完全統合型キャッシュ・アーキテクチャInfo
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- JPH06332801A JPH06332801A JP6065905A JP6590594A JPH06332801A JP H06332801 A JPH06332801 A JP H06332801A JP 6065905 A JP6065905 A JP 6065905A JP 6590594 A JP6590594 A JP 6590594A JP H06332801 A JPH06332801 A JP H06332801A
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 電力消費量が少く、ノイズ耐性が高く、統合
妥当性／ＬＲＵキャッシュ書込みモードを完全にサポー
トする、統合キャッシュ・アーキテクチャを提供するこ
と。 【構成】 このキャッシュは、タグとインデックスとＬ
ＲＵ情報をマスタ・ワード線に直接記憶し、キャッシュ
行データをローカル・ワード線に記憶する。アクセス情
報がサイクル中の早期に使用可能になり、そのためキャ
ッシュが不要なローカル・ワード線をディスエーブルで
きる。マスタ・ワード線とローカル・ワード線を、記憶
されたデータが上に重なるノイズ源の影響を受け難くな
るようにする金属層中でレイアウトすることにより、記
憶データを乱すことなく、キャッシュの上で高周波相互
接続を行うことができる。このキャッシュは、記憶され
たＬＲＵ情報を効率的に更新するための回路を含み、し
たがって、組合せデータ妥当性／完全ＬＲＵキャッシュ
更新プロトコルがサポートされる。
妥当性／ＬＲＵキャッシュ書込みモードを完全にサポー
トする、統合キャッシュ・アーキテクチャを提供するこ
と。 【構成】 このキャッシュは、タグとインデックスとＬ
ＲＵ情報をマスタ・ワード線に直接記憶し、キャッシュ
行データをローカル・ワード線に記憶する。アクセス情
報がサイクル中の早期に使用可能になり、そのためキャ
ッシュが不要なローカル・ワード線をディスエーブルで
きる。マスタ・ワード線とローカル・ワード線を、記憶
されたデータが上に重なるノイズ源の影響を受け難くな
るようにする金属層中でレイアウトすることにより、記
憶データを乱すことなく、キャッシュの上で高周波相互
接続を行うことができる。このキャッシュは、記憶され
たＬＲＵ情報を効率的に更新するための回路を含み、し
たがって、組合せデータ妥当性／完全ＬＲＵキャッシュ
更新プロトコルがサポートされる。
Description
【０００１】
【産業上の利用分野】本発明は一般にメモリ・アーキテ
クチャの分野に関し、より詳しくは低電力キャッシュ設
計に関する。
クチャの分野に関し、より詳しくは低電力キャッシュ設
計に関する。
【０００２】
【従来の技術】マイクロプロセッサ設計では、通常、性
能の向上を妨げる最主要な要素は、主メモリへのデータ
・アクセスのサイクル時間である。最新の動的ランダム
・アクセス・メモリ（ＤＲＡＭ）のアクセス時間は通常
６０〜８０ナノ秒であり、ページ・モードあるいは他の
パイプライン式アクセス・モードでの動作時のデータ伝
送速度は４０ナノ秒程度である。この速度の時でも、デ
ータにアクセスするのに要する時間は、ＣＰＵを介して
命令を処理するよりもはるかに長い。
能の向上を妨げる最主要な要素は、主メモリへのデータ
・アクセスのサイクル時間である。最新の動的ランダム
・アクセス・メモリ（ＤＲＡＭ）のアクセス時間は通常
６０〜８０ナノ秒であり、ページ・モードあるいは他の
パイプライン式アクセス・モードでの動作時のデータ伝
送速度は４０ナノ秒程度である。この速度の時でも、デ
ータにアクセスするのに要する時間は、ＣＰＵを介して
命令を処理するよりもはるかに長い。
【０００３】この問題に対処するため、これまでプロセ
ッサ動作用のデータを記憶するのにキャッシュ・メモリ
を使用していた。通常、ＤＲＡＭ主メモリからキャッシ
ュにデータをダウンロードする。キャッシュは通常、静
的ランダム・アクセス・メモリ（ＳＲＡＭ）セルのアレ
イから構成される。（ＳＲＡＭにはＤＲＡＭよりもずっ
と高速でアクセスすることができる。最新のＳＲＡＭは
５ナノ秒程度のデータ伝送速度を生じることができ
る）。最初にキャッシュにどのようにデータをロードす
べきかを決定するための分岐予測アルゴリズムまたは初
期キャッシュ・ロード・アルゴリズムがいくつか知られ
ている。
ッサ動作用のデータを記憶するのにキャッシュ・メモリ
を使用していた。通常、ＤＲＡＭ主メモリからキャッシ
ュにデータをダウンロードする。キャッシュは通常、静
的ランダム・アクセス・メモリ（ＳＲＡＭ）セルのアレ
イから構成される。（ＳＲＡＭにはＤＲＡＭよりもずっ
と高速でアクセスすることができる。最新のＳＲＡＭは
５ナノ秒程度のデータ伝送速度を生じることができ
る）。最初にキャッシュにどのようにデータをロードす
べきかを決定するための分岐予測アルゴリズムまたは初
期キャッシュ・ロード・アルゴリズムがいくつか知られ
ている。
【０００４】次に、プロセッサが特定の動作のために必
要とするデータがキャッシュに記憶されているかどうか
判定することにより、キャッシュにアクセスする。これ
は、主メモリ内のデータがそこから得られる位置を示す
アドレス・データ（「タグ」と称する）を、キャッシュ
に記憶されているデータに対応するタグと比較すること
によって行う。入りタグがキャッシュ内のデータ用の記
憶されたタグと一致する場合、所望のデータがキャッシ
ュに記憶されていることを示す、キャッシュ「ヒット」
信号が生成される。タグ・プロトコルは、「直接マップ
式」（すなわち各タグがキャッシュに記憶されている１
つのデータ行に対応する）、または「セット連想式」
（すなわち、単一の「インデックス・アドレス」または
単一セットのアドレスが、それぞれ関連するタグを有す
る、キャッシュに記憶された所与の数のデータ行に対応
する）としてセットアップできることに留意されたい。
したがって、たとえば「４重セット連想式」キャッシュ
では、単一のインデックス・アドレスが、それぞれそれ
自体のタグを有する、キャッシュ内の４データ行に対応
する。
要とするデータがキャッシュに記憶されているかどうか
判定することにより、キャッシュにアクセスする。これ
は、主メモリ内のデータがそこから得られる位置を示す
アドレス・データ（「タグ」と称する）を、キャッシュ
に記憶されているデータに対応するタグと比較すること
によって行う。入りタグがキャッシュ内のデータ用の記
憶されたタグと一致する場合、所望のデータがキャッシ
ュに記憶されていることを示す、キャッシュ「ヒット」
信号が生成される。タグ・プロトコルは、「直接マップ
式」（すなわち各タグがキャッシュに記憶されている１
つのデータ行に対応する）、または「セット連想式」
（すなわち、単一の「インデックス・アドレス」または
単一セットのアドレスが、それぞれ関連するタグを有す
る、キャッシュに記憶された所与の数のデータ行に対応
する）としてセットアップできることに留意されたい。
したがって、たとえば「４重セット連想式」キャッシュ
では、単一のインデックス・アドレスが、それぞれそれ
自体のタグを有する、キャッシュ内の４データ行に対応
する。
【０００５】通常、キャッシュは、キャッシュに記憶さ
れたデータの有効性を示すデータをも使用する。一般
に、すべてのキャッシュは、キャッシュに記憶されたデ
ータが主メモリに記憶されたデータと同じであることを
保証するために、何らかの種類のキャッシュ・コヒーレ
ンシ・プロトコルに従う。したがって、たとえばキャッ
シュに記憶されたデータが更新された後、それを主メモ
リに書き込まなければならない。「コピー・バック・キ
ャッシュ」コヒーレンシ・プロトコルでは、データがキ
ャッシュに書き込まれるときは、後でバス上に他のトラ
フィックがないときにいくつかの既知のアルゴリズムの
いずれかを使ってそのデータがキャッシュから主メモリ
に書き込まれる。「ライト・スルー」キャッシュ・コヒ
ーレンシ・プロトコルでは、新しいデータがキャッシュ
に書き込まれるとき、次のサイクルに他の競合バス動作
を中断してそのデータが主メモリに書き込まれる。この
優先書戻し動作により、所与の共通アドレスに関して、
主メモリとキャッシュが同じデータを記憶することが保
証される。「コピー・バック」モードでは、あるキャッ
シュ項目が、アクセスされるアドレスにそのアドレスに
対する主メモリ内のデータと同じでないデータを含む場
合、キャッシュと主メモリのどちらに有効なデータが記
憶されているかに応じて、そのどちらか一方が更新され
なければならない。実際には、「バス・スヌーピング」
及び他の技術を使用して、主メモリ内のデータのソース
を決定することができる。データが外部ソースから主メ
モリに書き込まれた場合、キャッシュ内のデータが無効
である可能性がある。キャッシュ項目を主メモリからの
正しいデータで更新する代りに、データ・ビット（一般
に「データ有効」ビットまたは「有効性ビット」と呼ば
れる）が（たとえば１状態から０状態に）切り換えられ
て、キャッシュがそのアドレスに有効データを記憶して
いないことを示し、いつか好都合なときに有効データが
主メモリからキャッシュに書き込まれる。
れたデータの有効性を示すデータをも使用する。一般
に、すべてのキャッシュは、キャッシュに記憶されたデ
ータが主メモリに記憶されたデータと同じであることを
保証するために、何らかの種類のキャッシュ・コヒーレ
ンシ・プロトコルに従う。したがって、たとえばキャッ
シュに記憶されたデータが更新された後、それを主メモ
リに書き込まなければならない。「コピー・バック・キ
ャッシュ」コヒーレンシ・プロトコルでは、データがキ
ャッシュに書き込まれるときは、後でバス上に他のトラ
フィックがないときにいくつかの既知のアルゴリズムの
いずれかを使ってそのデータがキャッシュから主メモリ
に書き込まれる。「ライト・スルー」キャッシュ・コヒ
ーレンシ・プロトコルでは、新しいデータがキャッシュ
に書き込まれるとき、次のサイクルに他の競合バス動作
を中断してそのデータが主メモリに書き込まれる。この
優先書戻し動作により、所与の共通アドレスに関して、
主メモリとキャッシュが同じデータを記憶することが保
証される。「コピー・バック」モードでは、あるキャッ
シュ項目が、アクセスされるアドレスにそのアドレスに
対する主メモリ内のデータと同じでないデータを含む場
合、キャッシュと主メモリのどちらに有効なデータが記
憶されているかに応じて、そのどちらか一方が更新され
なければならない。実際には、「バス・スヌーピング」
及び他の技術を使用して、主メモリ内のデータのソース
を決定することができる。データが外部ソースから主メ
モリに書き込まれた場合、キャッシュ内のデータが無効
である可能性がある。キャッシュ項目を主メモリからの
正しいデータで更新する代りに、データ・ビット（一般
に「データ有効」ビットまたは「有効性ビット」と呼ば
れる）が（たとえば１状態から０状態に）切り換えられ
て、キャッシュがそのアドレスに有効データを記憶して
いないことを示し、いつか好都合なときに有効データが
主メモリからキャッシュに書き込まれる。
【０００６】この有効性ビットの状態は、主メモリから
データを取り出さなければならないかどうかを決定する
ために使用される。すなわち、タグが一致する場合で
も、キャッシュ内のデータが有効でない場合は、それを
主メモリから取り出さなければならない。この有効性ビ
ットの状態は、主メモリからのデータをどこに記憶すべ
きかを決定するためにも使用される。データが主メモリ
からキャッシュに記憶されるとき、アクセスされたセッ
トにある有効性ビットの状況が捜査され、主メモリから
のデータが無効データを記憶しているセットに書き込ま
れる。取り出されたデータをどこに記憶すべきかを決定
するために使用されるもう１つの方法は、いわゆるＬＲ
Ｕプロトコルであり、キャッシュ内のどのデータが最も
長い時間使用されていないか（したがって将来キャッシ
ュ・アクセスの必要が生じる公算が最も少いか）の何ら
かの決定に基づいて、キャッシュ・データが置換され
る。しかし、米国特許第４８１１２０９号で指摘されて
いるように、従来型のＬＲＵアルゴリズムは、ハードウ
ェアで実施するのが難しくなりがちであり、実行サイク
ルが長くなる可能性があるので、所与のセット中のすべ
てのデータ行（または「キャッシュ行」）が有効な場合
に、「第１の」キャッシュ行が常に置換され、それに続
いて第２のキャッシュ行が置換され、以下同様に続く、
優先システムを単にセットアップする方が普通である。
データを取り出さなければならないかどうかを決定する
ために使用される。すなわち、タグが一致する場合で
も、キャッシュ内のデータが有効でない場合は、それを
主メモリから取り出さなければならない。この有効性ビ
ットの状態は、主メモリからのデータをどこに記憶すべ
きかを決定するためにも使用される。データが主メモリ
からキャッシュに記憶されるとき、アクセスされたセッ
トにある有効性ビットの状況が捜査され、主メモリから
のデータが無効データを記憶しているセットに書き込ま
れる。取り出されたデータをどこに記憶すべきかを決定
するために使用されるもう１つの方法は、いわゆるＬＲ
Ｕプロトコルであり、キャッシュ内のどのデータが最も
長い時間使用されていないか（したがって将来キャッシ
ュ・アクセスの必要が生じる公算が最も少いか）の何ら
かの決定に基づいて、キャッシュ・データが置換され
る。しかし、米国特許第４８１１２０９号で指摘されて
いるように、従来型のＬＲＵアルゴリズムは、ハードウ
ェアで実施するのが難しくなりがちであり、実行サイク
ルが長くなる可能性があるので、所与のセット中のすべ
てのデータ行（または「キャッシュ行」）が有効な場合
に、「第１の」キャッシュ行が常に置換され、それに続
いて第２のキャッシュ行が置換され、以下同様に続く、
優先システムを単にセットアップする方が普通である。
【０００７】通常、キャッシュはインデックス・データ
を記憶する第１のチップと、対応するタグ・データ、有
効性ビット、ＬＲＵ情報を記憶する（たとえばメモリ管
理ユニットまたはバス・マスタ上の）別々のレジスタと
によって実施される。すなわち、タグとインデックス・
データは同じアドレスでアクセス可能であるものの、通
常は異なるアレイ内に置かれる。たとえば米国特許第５
０１４２４０号、特にその図２ないし４を参照のこと。
しかし、キャッシュとタグと有効性情報がすべて同じ物
理的にアドレス可能な位置に記憶されるキャッシュ設計
が提案されている。このような設計は、キャッシュ記憶
域に宛てられる全シリコン面積が減少し、またアドレス
・バッファ、アドレス・デコーダなど、物理的に異なる
アレイに記憶されているデータをサポートするのに必要
なサポート回路の不必要な複製が減少し、バス・制御機
構やメモリ・マネージャなど他のマイクロプロセッサ構
成要素による設計上のオーバヘッドがなくなるので有利
である。たとえば、上記の米国特許第５０１４２４０号
の図１、米国特許第４７１４９９０号、米国特許第４９
１４５８２号を参照のこと。
を記憶する第１のチップと、対応するタグ・データ、有
効性ビット、ＬＲＵ情報を記憶する（たとえばメモリ管
理ユニットまたはバス・マスタ上の）別々のレジスタと
によって実施される。すなわち、タグとインデックス・
データは同じアドレスでアクセス可能であるものの、通
常は異なるアレイ内に置かれる。たとえば米国特許第５
０１４２４０号、特にその図２ないし４を参照のこと。
しかし、キャッシュとタグと有効性情報がすべて同じ物
理的にアドレス可能な位置に記憶されるキャッシュ設計
が提案されている。このような設計は、キャッシュ記憶
域に宛てられる全シリコン面積が減少し、またアドレス
・バッファ、アドレス・デコーダなど、物理的に異なる
アレイに記憶されているデータをサポートするのに必要
なサポート回路の不必要な複製が減少し、バス・制御機
構やメモリ・マネージャなど他のマイクロプロセッサ構
成要素による設計上のオーバヘッドがなくなるので有利
である。たとえば、上記の米国特許第５０１４２４０号
の図１、米国特許第４７１４９９０号、米国特許第４９
１４５８２号を参照のこと。
【０００８】しかし、上記各特許に記載された、データ
と関連「アクセス」情報（すなわち、タグ・アドレス、
有効性データ、ＬＲＵデータなど、インデックス・デー
タにアクセスすべきかどうかを決定するために使用され
る情報）が同じ物理的にアクセス可能な位置に記憶され
ているキャッシュを実施するための設計では、高性能用
にキャッシュ・アーキテクチャが最適化されない。通
常、あるキャッシュ行にアクセスすべきことをインデッ
クス・アドレスが示すとき、その行が読み取られる（す
なわち、行ドライバ回路がセルにアクセスできるように
エネーブルされ、センス増幅器がデータを検出するよう
にセットされるなど）。次いで、その所与のサイクル中
にデータにアクセスすべきではないことをアクセス情報
が示す場合は、データ入出力ドライバが抑止される。し
たがって、たとえば入りタグ・アドレスが、アクセスさ
れたキャッシュ・インデックスに関連するタグ・アドレ
スの１つと同じでない場合、キャッシュ「ミス」が生成
され、そのキャッシュ・アクセスは打ち切られる。この
手法に伴う問題は、アクセスすべきデータを準備する際
に余分な電力が消費されることである。ワークステーシ
ョン及び他のハイエンド・コンピュータ・アプリケーシ
ョンでは、この余分な電力オーバヘッドは許容できる。
しかし、低電力のパーソナル・コンピュータ・アプリケ
ーション、ラップ・トップ、パーソナル・ディジタル・
アシスタントなどの低電力アプリケーションでは、この
電力オーバヘッドはとても大きくなる。
と関連「アクセス」情報（すなわち、タグ・アドレス、
有効性データ、ＬＲＵデータなど、インデックス・デー
タにアクセスすべきかどうかを決定するために使用され
る情報）が同じ物理的にアクセス可能な位置に記憶され
ているキャッシュを実施するための設計では、高性能用
にキャッシュ・アーキテクチャが最適化されない。通
常、あるキャッシュ行にアクセスすべきことをインデッ
クス・アドレスが示すとき、その行が読み取られる（す
なわち、行ドライバ回路がセルにアクセスできるように
エネーブルされ、センス増幅器がデータを検出するよう
にセットされるなど）。次いで、その所与のサイクル中
にデータにアクセスすべきではないことをアクセス情報
が示す場合は、データ入出力ドライバが抑止される。し
たがって、たとえば入りタグ・アドレスが、アクセスさ
れたキャッシュ・インデックスに関連するタグ・アドレ
スの１つと同じでない場合、キャッシュ「ミス」が生成
され、そのキャッシュ・アクセスは打ち切られる。この
手法に伴う問題は、アクセスすべきデータを準備する際
に余分な電力が消費されることである。ワークステーシ
ョン及び他のハイエンド・コンピュータ・アプリケーシ
ョンでは、この余分な電力オーバヘッドは許容できる。
しかし、低電力のパーソナル・コンピュータ・アプリケ
ーション、ラップ・トップ、パーソナル・ディジタル・
アシスタントなどの低電力アプリケーションでは、この
電力オーバヘッドはとても大きくなる。
【０００９】従来の統合型キャッシュ設計のもう１つの
欠点は、キャッシュを主メモリからのデータで更新する
真のＬＲＵモードを提供しないことである。理想的に
は、ＬＲＵハードウェア実施態様をキャッシュ設計と統
合して、キャッシュ・ヒット率を最適化すべきである。
欠点は、キャッシュを主メモリからのデータで更新する
真のＬＲＵモードを提供しないことである。理想的に
は、ＬＲＵハードウェア実施態様をキャッシュ設計と統
合して、キャッシュ・ヒット率を最適化すべきである。
【００１０】通常、統合型キャッシュは、マイクロプロ
セッサ・チップ上に別個の機能ユニット（またはマク
ロ）としてレイアウトされる。ＣＰＵ及びマイクロプロ
セッサ上の他の機能ブロックは外部信号ソースから信号
を受信するので、チップがパッケージされるときに外部
ピンにボンディングされる相互接続パッドをサポートし
なければならない。キャッシュのサイズが増大するにつ
れて、それがマイクロプロセッサ上で占めるスペースも
増す。したがって、ＣＰＵなどから相互接続パッドへの
メタライゼーション・パターンを拘束する傾向がある。
外部信号ソースからＣＰＵなどへ高周波信号を送信す
る、上にあるメタライゼーション・パターンから発生す
るノイズまたは容量性結合によって、キャッシュ・デー
タが妨害される可能性があるからである。
セッサ・チップ上に別個の機能ユニット（またはマク
ロ）としてレイアウトされる。ＣＰＵ及びマイクロプロ
セッサ上の他の機能ブロックは外部信号ソースから信号
を受信するので、チップがパッケージされるときに外部
ピンにボンディングされる相互接続パッドをサポートし
なければならない。キャッシュのサイズが増大するにつ
れて、それがマイクロプロセッサ上で占めるスペースも
増す。したがって、ＣＰＵなどから相互接続パッドへの
メタライゼーション・パターンを拘束する傾向がある。
外部信号ソースからＣＰＵなどへ高周波信号を送信す
る、上にあるメタライゼーション・パターンから発生す
るノイズまたは容量性結合によって、キャッシュ・デー
タが妨害される可能性があるからである。
【００１１】したがって、データと関連アクセス情報を
同じ物理的にアドレス可能なアレイに記憶することの利
益が電力のオーバヘッドなしで実現できる、統合型キャ
ッシュ設計が当技術分野で必要となってきた。
同じ物理的にアドレス可能なアレイに記憶することの利
益が電力のオーバヘッドなしで実現できる、統合型キャ
ッシュ設計が当技術分野で必要となってきた。
【００１２】
【発明が解決しようとする課題】本発明の一目的は、電
力消費量が減るような形でデータと関連アクセス情報の
両方を記憶する、統合型キャッシュを提供することにあ
る。
力消費量が減るような形でデータと関連アクセス情報の
両方を記憶する、統合型キャッシュを提供することにあ
る。
【００１３】本発明の他の目的は、真のＬＲＵキャッシ
ュ更新手順を提供する、統合型キャッシュ・アーキテク
チャを提供することにある。
ュ更新手順を提供する、統合型キャッシュ・アーキテク
チャを提供することにある。
【００１４】本発明の他の目的は、キャッシュのサイク
ル時間を増加させない、ＬＲＵキャッシュ更新手順の簡
単なハードウェア実施態様を提供することにある。
ル時間を増加させない、ＬＲＵキャッシュ更新手順の簡
単なハードウェア実施態様を提供することにある。
【００１５】本発明の他の目的は、マイクロプロセッサ
上の他の機能ブロックからの上にある相互接続メタライ
ゼーションをサポートするために本発明の統合型キャッ
シュ上の金属線のレイアウトを最適化することにある。
上の他の機能ブロックからの上にある相互接続メタライ
ゼーションをサポートするために本発明の統合型キャッ
シュ上の金属線のレイアウトを最適化することにある。
【００１６】本発明の他の目的は、チップ上の利用可能
な面積に適合するように、本発明のキャッシュの様々な
寸法態様の調整を容易にすることにある。たとえば、こ
のキャッシュは、３重セット連想式キャッシュに縮小
し、あるいは５重セット連想式キャッシュに拡大するこ
とができる。さらに二三本のビット線を追加して、パリ
ティ検査を提供することができる。ＬＲＵアレイは一度
初期設定されると、一定のパリティを有するようにな
り、したがって、追加のビット線なしでパリティ検査を
それに追加できることに留意されたい。
な面積に適合するように、本発明のキャッシュの様々な
寸法態様の調整を容易にすることにある。たとえば、こ
のキャッシュは、３重セット連想式キャッシュに縮小
し、あるいは５重セット連想式キャッシュに拡大するこ
とができる。さらに二三本のビット線を追加して、パリ
ティ検査を提供することができる。ＬＲＵアレイは一度
初期設定されると、一定のパリティを有するようにな
り、したがって、追加のビット線なしでパリティ検査を
それに追加できることに留意されたい。
【００１７】
【課題を解決するための手段】本発明の前記その他の目
的は、集積回路チップ上に形成された、主記憶手段から
取り出されたデータを記憶するためのキャッシュによっ
て実現される。このキャッシュは、それぞれ第１の記憶
域内にあって主メモリ・データを記憶するための第１の
複数のメモリ・セルと、第２の記憶域内にあって前記主
メモリ・データに対応するアクセス情報を記憶するため
の第２の複数のメモリ・セルとを有する複数のインデッ
クス行を備え、前記第１と第２の記憶域はサイクル時間
がほぼ同じであり、前記第２の記憶域の方が前記第１の
記憶域よりも前にアクセスされる。このキャッシュはま
た、前記複数のインデックス行のうちの所定の１つにつ
いて、前記第１記憶域のアレイに記憶された前記主メモ
リ・データのいずれかにアクセスすべきかどうかを検出
するために、前記複数のインデックス行のうちの選択さ
れた１行に関する前記アクセス情報を受け取る、第１の
制御機構と、当該のアクセス・サイクルが完了する前
に、前記複数のアクセス行のうちの前記選択された１行
の前記第１記憶域のアレイの少くとも一部分を選択的に
非活動化するためのアレイ・制御機構とを備える。
的は、集積回路チップ上に形成された、主記憶手段から
取り出されたデータを記憶するためのキャッシュによっ
て実現される。このキャッシュは、それぞれ第１の記憶
域内にあって主メモリ・データを記憶するための第１の
複数のメモリ・セルと、第２の記憶域内にあって前記主
メモリ・データに対応するアクセス情報を記憶するため
の第２の複数のメモリ・セルとを有する複数のインデッ
クス行を備え、前記第１と第２の記憶域はサイクル時間
がほぼ同じであり、前記第２の記憶域の方が前記第１の
記憶域よりも前にアクセスされる。このキャッシュはま
た、前記複数のインデックス行のうちの所定の１つにつ
いて、前記第１記憶域のアレイに記憶された前記主メモ
リ・データのいずれかにアクセスすべきかどうかを検出
するために、前記複数のインデックス行のうちの選択さ
れた１行に関する前記アクセス情報を受け取る、第１の
制御機構と、当該のアクセス・サイクルが完了する前
に、前記複数のアクセス行のうちの前記選択された１行
の前記第１記憶域のアレイの少くとも一部分を選択的に
非活動化するためのアレイ・制御機構とを備える。
【００１８】本発明のもう１つの態様では、キャッシュ
・アレイは、複数のメモリ・セルと、前記複数のメモリ
・セルの上に配設されそれらに結合された複数の供給電
圧線と、前記複数のメモリ・セルの上に配設された複数
のマスタ・ワード線と、前記複数のメモリ・セルの上に
配設された複数のローカル・ワード線とを備え、前記複
数の供給電圧線と前記複数のマスタ・ワード線と前記複
数のローカル・ワード線はほぼ平行に配設され、前記複
数のマスタ・ワード線はそれぞれ１組の前記複数のロー
カル・ワード線に結合され、１組の前記複数のメモリ・
セルは前記１組の前記複数のローカル・ワード線のうち
の１本に結合され、前記複数のマスタ・ワード線のそれ
ぞれと前記１組のローカル・ワード線のうちの少くとも
１本とは前記１組のローカル・ワード線のうちの前記１
本に結合された前記１組の前記複数のメモリ・セルの上
に配設され、前記マスタ・ワード線の一部分はその残り
の部分から分離され、前記供給電圧線の１本に結合され
る。
・アレイは、複数のメモリ・セルと、前記複数のメモリ
・セルの上に配設されそれらに結合された複数の供給電
圧線と、前記複数のメモリ・セルの上に配設された複数
のマスタ・ワード線と、前記複数のメモリ・セルの上に
配設された複数のローカル・ワード線とを備え、前記複
数の供給電圧線と前記複数のマスタ・ワード線と前記複
数のローカル・ワード線はほぼ平行に配設され、前記複
数のマスタ・ワード線はそれぞれ１組の前記複数のロー
カル・ワード線に結合され、１組の前記複数のメモリ・
セルは前記１組の前記複数のローカル・ワード線のうち
の１本に結合され、前記複数のマスタ・ワード線のそれ
ぞれと前記１組のローカル・ワード線のうちの少くとも
１本とは前記１組のローカル・ワード線のうちの前記１
本に結合された前記１組の前記複数のメモリ・セルの上
に配設され、前記マスタ・ワード線の一部分はその残り
の部分から分離され、前記供給電圧線の１本に結合され
る。
【００１９】もう１つの態様では、本発明は中央演算処
理装置と、データを記憶するための主メモリと、複数の
インデックス行を有し、その各行が前記主メモリ内の選
択された位置からの複数のデータ・ワードを記憶するキ
ャッシュ装置とを備える。前記主メモリから前記キャッ
シュに更新データ・ワードを書き込む方法は、所与のイ
ンデックス行について、前記複数のデータ・ワードのい
ずれかが無効であるかどうかを判定し、そうである場
合、前記所与のインデックス行のうち前記無効データ・
ワードを記憶する部分に前記更新データ・ワードを書き
込むステップと、前記所与のインデックス行のうち前記
無効データ・ワードを以前に記憶していた前記部分が今
は有効データを記憶していることを反映するように、前
記所与のインデックス行に関する第１アクセス・データ
を更新するステップと、前記所与のインデックス行につ
いて前記複数のデータ・ワードがすべて有効である場
合、前記複数のデータ・ワードのうちのどれが前記中央
演算処理装置によって最も以前にアクセスされたかを決
定し、前記所与のインデックス行のうち前記の最も以前
にアクセスされたデータ・ワードを記憶する部分に前記
更新データ・ワードを書き込むステップと、前記所与の
インデックス行のうち前記の最も以前にアクセスされた
データ・ワードを以前に記憶していた前記部分が最近に
アクセスされたことを反映するように前記所与のインデ
ックス行に関する第２アクセス・データを更新し、前記
所与のインデックス行上の前記複数のデータ・ワードの
うちの異なるデータ・ワードが前記中央演算処理装置に
よって最も以前にアクセスされたことを示すステップと
を含む。
理装置と、データを記憶するための主メモリと、複数の
インデックス行を有し、その各行が前記主メモリ内の選
択された位置からの複数のデータ・ワードを記憶するキ
ャッシュ装置とを備える。前記主メモリから前記キャッ
シュに更新データ・ワードを書き込む方法は、所与のイ
ンデックス行について、前記複数のデータ・ワードのい
ずれかが無効であるかどうかを判定し、そうである場
合、前記所与のインデックス行のうち前記無効データ・
ワードを記憶する部分に前記更新データ・ワードを書き
込むステップと、前記所与のインデックス行のうち前記
無効データ・ワードを以前に記憶していた前記部分が今
は有効データを記憶していることを反映するように、前
記所与のインデックス行に関する第１アクセス・データ
を更新するステップと、前記所与のインデックス行につ
いて前記複数のデータ・ワードがすべて有効である場
合、前記複数のデータ・ワードのうちのどれが前記中央
演算処理装置によって最も以前にアクセスされたかを決
定し、前記所与のインデックス行のうち前記の最も以前
にアクセスされたデータ・ワードを記憶する部分に前記
更新データ・ワードを書き込むステップと、前記所与の
インデックス行のうち前記の最も以前にアクセスされた
データ・ワードを以前に記憶していた前記部分が最近に
アクセスされたことを反映するように前記所与のインデ
ックス行に関する第２アクセス・データを更新し、前記
所与のインデックス行上の前記複数のデータ・ワードの
うちの異なるデータ・ワードが前記中央演算処理装置に
よって最も以前にアクセスされたことを示すステップと
を含む。
【００２０】
【実施例】図１に関して、本発明の第１の実施例は、単
一の集積回路チップ上にＣＰＵ２０と、メモリ管理ユニ
ット（ＭＭＵ）３０と、キャッシュ４０とを有する、マ
イクロプロセッサ・モジュール１０である。Ｘ８６ファ
ミリのマイクロプロセッサで普通に行われている通り、
ＣＰＵ２０は実行ユニット、取出しユニットなどを含
む。ただし、図を簡単にするため具体的には図示してい
ない。バス・ユニット（ＢＵ）２４が、主メモリ（Ｍ
Ｍ）５２、コプロセッサ（ＣＰ）５６、及びキーボード
その他の周辺装置（ＰＨ）５４とデータ・バス５０を介
して通信する。一般に、マイクロプロセッサは、主メモ
リ５２からバス５０とバス・ユニット２４を介して命令
を取り出し、あるいはキャッシュからバス・ユニット２
４を介して命令を取り出すことによって動作する。次い
でマイクロプロセッサは、実行ユニット（ＥＵ）２２を
介して処理し、メモリ管理ユニット３０の制御下で必要
に応じてキャッシュ４０からのデータにアクセスし、命
令実行結果をキャッシュ４０または主メモリ５２に（好
ましくは、後で詳しく論じる何らかの種類のキャッシュ
・コヒーレンシ・プロトコルによりその両方に）記憶す
ることによって命令を実行する。
一の集積回路チップ上にＣＰＵ２０と、メモリ管理ユニ
ット（ＭＭＵ）３０と、キャッシュ４０とを有する、マ
イクロプロセッサ・モジュール１０である。Ｘ８６ファ
ミリのマイクロプロセッサで普通に行われている通り、
ＣＰＵ２０は実行ユニット、取出しユニットなどを含
む。ただし、図を簡単にするため具体的には図示してい
ない。バス・ユニット（ＢＵ）２４が、主メモリ（Ｍ
Ｍ）５２、コプロセッサ（ＣＰ）５６、及びキーボード
その他の周辺装置（ＰＨ）５４とデータ・バス５０を介
して通信する。一般に、マイクロプロセッサは、主メモ
リ５２からバス５０とバス・ユニット２４を介して命令
を取り出し、あるいはキャッシュからバス・ユニット２
４を介して命令を取り出すことによって動作する。次い
でマイクロプロセッサは、実行ユニット（ＥＵ）２２を
介して処理し、メモリ管理ユニット３０の制御下で必要
に応じてキャッシュ４０からのデータにアクセスし、命
令実行結果をキャッシュ４０または主メモリ５２に（好
ましくは、後で詳しく論じる何らかの種類のキャッシュ
・コヒーレンシ・プロトコルによりその両方に）記憶す
ることによって命令を実行する。
【００２１】代替実施例を図２に示す。図２で、図１の
それと類似の構造及び動作を有する回路ブロックには同
じ参照番号をつけてある。図１の実施例と図２の実施例
の基本的相違点は、図２に記した実施例ではチップ面積
が最小になるように設計してあることである。具体的に
は、メモリ管理ユニット３０がマイクロプロセッサ１０
Ａに統合されていず、データ・バス５０とバス・ユニッ
ト２４を介してマイクロプロセッサと通信することに留
意されたい。さらに、キャッシュ・コヒーレンシ動作で
キャッシュから主メモリへの書戻しに伴う遅延を最小に
するために、キャッシュ４０はそれ自体の専用メモリ・
バス５８を介して主メモリ５２にデータを送受すること
に留意されたい。
それと類似の構造及び動作を有する回路ブロックには同
じ参照番号をつけてある。図１の実施例と図２の実施例
の基本的相違点は、図２に記した実施例ではチップ面積
が最小になるように設計してあることである。具体的に
は、メモリ管理ユニット３０がマイクロプロセッサ１０
Ａに統合されていず、データ・バス５０とバス・ユニッ
ト２４を介してマイクロプロセッサと通信することに留
意されたい。さらに、キャッシュ・コヒーレンシ動作で
キャッシュから主メモリへの書戻しに伴う遅延を最小に
するために、キャッシュ４０はそれ自体の専用メモリ・
バス５８を介して主メモリ５２にデータを送受すること
に留意されたい。
【００２２】どちらの実施例でも、キャッシュ４０はマ
イクロプロセッサ１０上で他の回路と統合されている。
これらの回路ブロックを同じチップ上に置くことによ
り、これらの構造が異なる加工技術を用いて異なるチッ
プ上に形成されることから生じるプロセス精度およびそ
の他の性能の低減因子が最小になる。
イクロプロセッサ１０上で他の回路と統合されている。
これらの回路ブロックを同じチップ上に置くことによ
り、これらの構造が異なる加工技術を用いて異なるチッ
プ上に形成されることから生じるプロセス精度およびそ
の他の性能の低減因子が最小になる。
【００２３】図１及び図２のキャッシュ４０の全体構成
図を図３に示す。キャッシュ４０は記憶アレイ４１を含
む。アレイ４１は、４つのキャッシュ行Ａ−Ｄを格納す
るデータ部分と、４つのキャッシュ行に対応するタグＡ
−Ｄを格納するタグ部分と、記憶域ＭＲＵ１、ＭＲＵ
２、ＭＲＵ３、ＬＲＵ内にＬＲＵ情報を記憶するＬＲＵ
Ａ部分と、各キャッシュ行Ａ−Ｄのデータ有効情報を格
納するＶＡＬＩＤ（Ｖ）部分とを含む。本発明の特徴の
１つは、単一セットに関するこれらのデータがすべて、
単一の物理的アドレス可能ワード線上に記憶されること
である。したがって、後でより詳しく論じるように、上
記の各アレイ中で単一ワード線がメモリ・セルに結合さ
れ、単一の物理的アドレス可能ワード線にアクセスする
ことにより、前記のデータすべてにアクセスできるよう
になっている。
図を図３に示す。キャッシュ４０は記憶アレイ４１を含
む。アレイ４１は、４つのキャッシュ行Ａ−Ｄを格納す
るデータ部分と、４つのキャッシュ行に対応するタグＡ
−Ｄを格納するタグ部分と、記憶域ＭＲＵ１、ＭＲＵ
２、ＭＲＵ３、ＬＲＵ内にＬＲＵ情報を記憶するＬＲＵ
Ａ部分と、各キャッシュ行Ａ−Ｄのデータ有効情報を格
納するＶＡＬＩＤ（Ｖ）部分とを含む。本発明の特徴の
１つは、単一セットに関するこれらのデータがすべて、
単一の物理的アドレス可能ワード線上に記憶されること
である。したがって、後でより詳しく論じるように、上
記の各アレイ中で単一ワード線がメモリ・セルに結合さ
れ、単一の物理的アドレス可能ワード線にアクセスする
ことにより、前記のデータすべてにアクセスできるよう
になっている。
【００２４】一般に、キャッシュ４０には、取出しまた
はロード／記憶ユニットが生成し、バス・ユニット２４
からキャッシュ４０が受け取る、アクセス・アドレスに
応答してアクセスされる。バス・ユニット２４はこのア
ドレスを実行ユニット２２から受け取る。本発明は並行
処理モードまたはコプロセッサ・モードでも使用できる
ことに留意されたい。その場合は、コプロセッサ５６
や、キャッシュ４０と通信する周辺装置５４としての対
等プロセッサなどのオフチップ・ソースからそのアドレ
スが生成される。これらのモードでは、キャッシュ４０
には、こうした他のプロセッサが、待機状況動作（すな
わち、キャッシュ４０がＣＰＵ２０からのアクセス要求
を処理中でないときだけ、他のプロセッサがキャッシュ
にアクセスできる）、またはいくつかの既知の優先割込
みプロトコルの１つ（すなわち、バス・ユニット２４
で、ＣＰＵ２０からのアクセス要求の優先レベルとこう
した他の装置からの優先レベルの間で調停を行う）によ
ってアクセスすることができる。
はロード／記憶ユニットが生成し、バス・ユニット２４
からキャッシュ４０が受け取る、アクセス・アドレスに
応答してアクセスされる。バス・ユニット２４はこのア
ドレスを実行ユニット２２から受け取る。本発明は並行
処理モードまたはコプロセッサ・モードでも使用できる
ことに留意されたい。その場合は、コプロセッサ５６
や、キャッシュ４０と通信する周辺装置５４としての対
等プロセッサなどのオフチップ・ソースからそのアドレ
スが生成される。これらのモードでは、キャッシュ４０
には、こうした他のプロセッサが、待機状況動作（すな
わち、キャッシュ４０がＣＰＵ２０からのアクセス要求
を処理中でないときだけ、他のプロセッサがキャッシュ
にアクセスできる）、またはいくつかの既知の優先割込
みプロトコルの１つ（すなわち、バス・ユニット２４
で、ＣＰＵ２０からのアクセス要求の優先レベルとこう
した他の装置からの優先レベルの間で調停を行う）によ
ってアクセスすることができる。
【００２５】アドレスがどこから来るかにかかわらず、
アドレスは同じ一般的３２ビット・フォーマットで提供
されることになる。３２ビット・アドレスは例として挙
げたものにすぎず、他のアドレス・ビットにも使用でき
ることに留意されたい。上位２０ビットＡ３１−Ａ１２
はタグ・アドレス（すなわち、主メモリからアクセスさ
れるデータのアドレス）を示し、次の８ビットＡ１１−
Ａ４はインデックス・アドレス（すなわち、そのデータ
を格納するセットのアドレス）を示し、下位ビットＡ３
−Ａ０はアクセスされたデータ・ワード内のどのデータ
・バイトがアクセスされるかを示す。さらに具体的に述
べると、Ａ３とＡ２は、アクセスされた１２８ビットの
データ・ワードのどの３２ビット・サブワードがアクセ
スされるかを示し、Ａ１とＡ０はアクセスされた３２ビ
ット・サブワード内のどの８ビット・バイトがアクセス
されるかを示す。
アドレスは同じ一般的３２ビット・フォーマットで提供
されることになる。３２ビット・アドレスは例として挙
げたものにすぎず、他のアドレス・ビットにも使用でき
ることに留意されたい。上位２０ビットＡ３１−Ａ１２
はタグ・アドレス（すなわち、主メモリからアクセスさ
れるデータのアドレス）を示し、次の８ビットＡ１１−
Ａ４はインデックス・アドレス（すなわち、そのデータ
を格納するセットのアドレス）を示し、下位ビットＡ３
−Ａ０はアクセスされたデータ・ワード内のどのデータ
・バイトがアクセスされるかを示す。さらに具体的に述
べると、Ａ３とＡ２は、アクセスされた１２８ビットの
データ・ワードのどの３２ビット・サブワードがアクセ
スされるかを示し、Ａ１とＡ０はアクセスされた３２ビ
ット・サブワード内のどの８ビット・バイトがアクセス
されるかを示す。
【００２６】マイクロプロセッサがキャッシュ・タグ・
ヒット／ミス・モードで動作しているときは、キャッシ
ュが受け取った２０ビットの仮想タグが、指示されたイ
ンデックス・アドレスに格納されているタグと比較され
る。すなわち、キャッシュは１−２５６デコードを（通
常のＣＭＯＳアドレス・バッファ及びデコーダを使っ
て）実施して、２５６のワード線（セット）のうちのど
れがインデックス・アドレスによってアクセスされるか
を決定する。所与のセットにアクセスすることによって
関連するタグが読み取られ、読み取られたタグが受け取
ったタグと比較される。マイクロプロセッサが仮想モー
ドで動作しているときは、受け取ったタグは変換ルック
アサイド・バッファ（ＴＬＢ６０）から来た可能性があ
る。仮想アドレスは再マップして実際の物理アドレスに
戻さなければならないので、この再マップはＣＰＵから
直接にまたはＴＬＢを使って実行される。ＭＵＸ１は、
マイクロプロセッサが仮想モードのときＴＬＢ入力を出
力し、そうでない場合は単にタグのアクセス・アドレス
をパスする。
ヒット／ミス・モードで動作しているときは、キャッシ
ュが受け取った２０ビットの仮想タグが、指示されたイ
ンデックス・アドレスに格納されているタグと比較され
る。すなわち、キャッシュは１−２５６デコードを（通
常のＣＭＯＳアドレス・バッファ及びデコーダを使っ
て）実施して、２５６のワード線（セット）のうちのど
れがインデックス・アドレスによってアクセスされるか
を決定する。所与のセットにアクセスすることによって
関連するタグが読み取られ、読み取られたタグが受け取
ったタグと比較される。マイクロプロセッサが仮想モー
ドで動作しているときは、受け取ったタグは変換ルック
アサイド・バッファ（ＴＬＢ６０）から来た可能性があ
る。仮想アドレスは再マップして実際の物理アドレスに
戻さなければならないので、この再マップはＣＰＵから
直接にまたはＴＬＢを使って実行される。ＭＵＸ１は、
マイクロプロセッサが仮想モードのときＴＬＢ入力を出
力し、そうでない場合は単にタグのアクセス・アドレス
をパスする。
【００２７】比較器ＣＡ−ＣＤは、ＭＵＸ１からパスさ
れたタグを、アクセスされたセットに格納されている、
キャッシュ・アレイのタグ部分からのタグＡ−Ｄと比較
する。この場合、キャッシュは４重セット連想式であ
り、所与のセットについて４個のタグが記憶されること
に留意されたい。本発明は何重のセット連想式アーキテ
クチャにも適用できる。比較器ＣＡ−ＣＤはまた、アレ
イの有効性部分から、各キャッシュ行Ａ−Ｄに対応する
有効性ビットを受けることに留意されたい。所与の有効
性ビットが低の場合、関連するキャッシュ行は無効デー
タを格納している。この有効性ビットは、比較器へのオ
ーバライド入力として使用される。すなわち、有効性ビ
ットが低の場合、比較はオーバライドされ、キャッシュ
・ミスが指示される。比較器ＣＡ−ＣＤはそれぞれ出力
ＨＩＴＡ、ＨＩＴＢ、ＨＩＴＣ、ＨＩＴＤを有する。通
常、これらの線は高に保持される。比較器ＣＡ−ＣＤの
うちの１つが、入力タグとアクセスされたセットからの
タグが一致すると判定した場合、その関連出力ＨＩＴＡ
−Ｄは高のままとなり、残りの出力線が低にプルされ
る。
れたタグを、アクセスされたセットに格納されている、
キャッシュ・アレイのタグ部分からのタグＡ−Ｄと比較
する。この場合、キャッシュは４重セット連想式であ
り、所与のセットについて４個のタグが記憶されること
に留意されたい。本発明は何重のセット連想式アーキテ
クチャにも適用できる。比較器ＣＡ−ＣＤはまた、アレ
イの有効性部分から、各キャッシュ行Ａ−Ｄに対応する
有効性ビットを受けることに留意されたい。所与の有効
性ビットが低の場合、関連するキャッシュ行は無効デー
タを格納している。この有効性ビットは、比較器へのオ
ーバライド入力として使用される。すなわち、有効性ビ
ットが低の場合、比較はオーバライドされ、キャッシュ
・ミスが指示される。比較器ＣＡ−ＣＤはそれぞれ出力
ＨＩＴＡ、ＨＩＴＢ、ＨＩＴＣ、ＨＩＴＤを有する。通
常、これらの線は高に保持される。比較器ＣＡ−ＣＤの
うちの１つが、入力タグとアクセスされたセットからの
タグが一致すると判定した場合、その関連出力ＨＩＴＡ
−Ｄは高のままとなり、残りの出力線が低にプルされ
る。
【００２８】４つの出力ＨＩＴＡ−ＤをＸＯＲ１４０で
比較して、キャッシュ・ヒットが発生したことを示すも
のがあるかどうか判定する。キャッシュ・ヒットが発生
した場合、その出力は高になる。この信号を有効性ビッ
トと共にＬＲＵ制御機構１５０が受け取る。以下でさら
に詳しく説明するように、キャッシュ・ヒットの場合、
ＬＲＵ制御機構１５０はＬＲＵＡアレイに記憶されたＬ
ＲＵ情報を更新し、キャッシュ・ミスの場合は後続のキ
ャッシュ更新サイクルで、主メモリから取り出したデー
タを、有効性ビットの状態とＬＲＵＡアレイに記憶され
た情報とに応じて選択されたキャッシュ行に記憶する。
比較して、キャッシュ・ヒットが発生したことを示すも
のがあるかどうか判定する。キャッシュ・ヒットが発生
した場合、その出力は高になる。この信号を有効性ビッ
トと共にＬＲＵ制御機構１５０が受け取る。以下でさら
に詳しく説明するように、キャッシュ・ヒットの場合、
ＬＲＵ制御機構１５０はＬＲＵＡアレイに記憶されたＬ
ＲＵ情報を更新し、キャッシュ・ミスの場合は後続のキ
ャッシュ更新サイクルで、主メモリから取り出したデー
タを、有効性ビットの状態とＬＲＵＡアレイに記憶され
た情報とに応じて選択されたキャッシュ行に記憶する。
【００２９】ＬＷＬ制御機構２００もＨＩＴＡ−Ｄ出力
を受け取る。ＬＷＬ制御機構２００は、データ・アレイ
中のキャッシュ行Ａ−Ｄへのアクセスを制御する。ＬＷ
Ｌ制御機構２００はまた読取り／書込み制御機構１６０
からＳＡセット入力とＳＡ復元入力を受け取り、Ｗ／Ｂ
デコーダ１７０からワード／バイト選択信号Ｂ０−Ｂ３
とＷ０−Ｗ３を受け取る。以下でより詳しく説明するよ
うに、キャッシュ・アクセス・サイクルでは、アクセス
されるセット中の所望のワードのメモリ・セルがすべ
て、ワード／バイト選択情報に応じて上記のようにタグ
情報、有効性情報、ＬＲＵ情報を得るために最初にアク
セスされる。次いで、アクセスされたセットの所望しな
い部分がそのフル・アクセス・サイクルの完了前にキャ
ッシュ・ヒット情報に応じて非活動化され、大きな電力
の節約をもたらす。たとえば、キャッシュ行Ａのサブワ
ード３へのアクセスを望む場合、サブワード０、１、２
はすべて決して活動化されず、アクセス・サイクルの完
了前にキャッシュ行Ｂ−Ｄの他のサブワード３がディス
エーブルされる。さらに、サブワード３のバイト１だけ
が必要な場合、各サブワード３のバイト０と１だけがア
クセスされ、所望されない部分はＨＩＴＡ情報が使用可
能になるとディスエーブルされる（図９参照）。
を受け取る。ＬＷＬ制御機構２００は、データ・アレイ
中のキャッシュ行Ａ−Ｄへのアクセスを制御する。ＬＷ
Ｌ制御機構２００はまた読取り／書込み制御機構１６０
からＳＡセット入力とＳＡ復元入力を受け取り、Ｗ／Ｂ
デコーダ１７０からワード／バイト選択信号Ｂ０−Ｂ３
とＷ０−Ｗ３を受け取る。以下でより詳しく説明するよ
うに、キャッシュ・アクセス・サイクルでは、アクセス
されるセット中の所望のワードのメモリ・セルがすべ
て、ワード／バイト選択情報に応じて上記のようにタグ
情報、有効性情報、ＬＲＵ情報を得るために最初にアク
セスされる。次いで、アクセスされたセットの所望しな
い部分がそのフル・アクセス・サイクルの完了前にキャ
ッシュ・ヒット情報に応じて非活動化され、大きな電力
の節約をもたらす。たとえば、キャッシュ行Ａのサブワ
ード３へのアクセスを望む場合、サブワード０、１、２
はすべて決して活動化されず、アクセス・サイクルの完
了前にキャッシュ行Ｂ−Ｄの他のサブワード３がディス
エーブルされる。さらに、サブワード３のバイト１だけ
が必要な場合、各サブワード３のバイト０と１だけがア
クセスされ、所望されない部分はＨＩＴＡ情報が使用可
能になるとディスエーブルされる（図９参照）。
【００３０】図４は、本発明の統合型キャッシュ４０の
アレイ４１の一部分の回路図である。このアレイは、複
数のマスタ・ワード線ＭＷＬ０−ＭＷＬ２５５を含む。
（図示しやすいように、最初のマスタ・ワード線ＭＷＬ
０と最後のマスタ・ワード線ＭＷＬ２５５だけを示して
あり、残りのものは図の中央に破線で全体的に示してあ
る。実際には、キャッシュは少くとも４本の冗長マスタ
・ワード線と、タイミング用の１本のダミー・ワード線
を含むことになる。）受け取ったインデックス・アドレ
スＡ１１−Ａ４はマスタ・ワード線デコーダ（ＭＷＬ０
デコードないしＭＷＬ２５５デコード）によって復号さ
れ、２５６本のマスタ・ワード線のうちのどれがエネー
ブルされるかが決定される。これらのデコーダは、従来
型のＣＭＯＳ ＮＯＲデコーダであり（ＮＡＮＤデコー
ダも使用できる）、ワンチップ・アドレス・バッファ
（図示せず）からのアドレス入力を受け取る。エネーブ
ルされたデコーダは、その対応するマスタ・ワード線ド
ライバ（ＭＷＬ０ドライバないしＭＷＬ２５５ドライ
バ）を活動化して、対応するマスタ・ワード線（ＭＷＬ
０ないしＭＷＬ２５５）上の電位を上げ、選択されたセ
ットに記憶された情報にアクセスする。各マスタ・ワー
ド線は、選択されたヒットに関するすべての情報、すな
わちデータ、タグ、有効性ビット、ＬＲＵを制御する。
マスタ・ワード線ドライバは従来型のＣＭＯＳプッシュ
プル・ドライバであり、これらのマスタ・ワード線によ
って提示される大きな容量負荷を駆動できるサイズであ
る。図４に示すように、各マスタ・ワード線は１組のロ
ーカル・ワード線に結合されている。
アレイ４１の一部分の回路図である。このアレイは、複
数のマスタ・ワード線ＭＷＬ０−ＭＷＬ２５５を含む。
（図示しやすいように、最初のマスタ・ワード線ＭＷＬ
０と最後のマスタ・ワード線ＭＷＬ２５５だけを示して
あり、残りのものは図の中央に破線で全体的に示してあ
る。実際には、キャッシュは少くとも４本の冗長マスタ
・ワード線と、タイミング用の１本のダミー・ワード線
を含むことになる。）受け取ったインデックス・アドレ
スＡ１１−Ａ４はマスタ・ワード線デコーダ（ＭＷＬ０
デコードないしＭＷＬ２５５デコード）によって復号さ
れ、２５６本のマスタ・ワード線のうちのどれがエネー
ブルされるかが決定される。これらのデコーダは、従来
型のＣＭＯＳ ＮＯＲデコーダであり（ＮＡＮＤデコー
ダも使用できる）、ワンチップ・アドレス・バッファ
（図示せず）からのアドレス入力を受け取る。エネーブ
ルされたデコーダは、その対応するマスタ・ワード線ド
ライバ（ＭＷＬ０ドライバないしＭＷＬ２５５ドライ
バ）を活動化して、対応するマスタ・ワード線（ＭＷＬ
０ないしＭＷＬ２５５）上の電位を上げ、選択されたセ
ットに記憶された情報にアクセスする。各マスタ・ワー
ド線は、選択されたヒットに関するすべての情報、すな
わちデータ、タグ、有効性ビット、ＬＲＵを制御する。
マスタ・ワード線ドライバは従来型のＣＭＯＳプッシュ
プル・ドライバであり、これらのマスタ・ワード線によ
って提示される大きな容量負荷を駆動できるサイズであ
る。図４に示すように、各マスタ・ワード線は１組のロ
ーカル・ワード線に結合されている。
【００３１】実際には、ローカル・ワード線の抵抗性容
量性遅延を減らし性能を高めるために、ローカル・ワー
ド線は金属ストラップされている。図５は、セルＡの図
４に示したローカル・ワード線ＬＷＬ０Ａに結合された
部分と、ＬＷＬ０Ａに沿った隣接するセルＡＢ及びＡＣ
（図４には図示せず）の上面図である。各セルは、斜線
入りの枠で示す複数の拡散領域からなる。図８及び９に
示すように、本発明で利用するメモリ・セルは、標準の
６デバイスＳＲＡＭ構造のもので、ビット線ＢＬＣ、Ｂ
ＬＤを介してセルから読み取りまたはセルに書き込むた
めの交差結合デバイス対Ｔ１、Ｔ２を備える、セルにア
クセスするビット・スイッチ・デバイスＢＳ３、ＢＳ４
を有する。図では単一のゲート導体ＬＷＬ ＰＯＬＹが
すべてのセルを横切り、セル・アクセス・デバイス（す
なわち、セルをビット線に結合するトランジスタ、たと
えば図９のトランジスタＢＳ３、ＢＳ４を参照のこと）
のゲート導体を形成する。明らかなように、このポリシ
リコン導体は実際にははるかに複雑なレイアウトをも
ち、他のデバイスのゲート導体を形成している。ポリシ
リコンの全体レイアウトは図示してないが、この説明で
最重要な構成要素は、図５のすべてのセルを横切るＬＷ
Ｌ ＰＯＬＹ線である。この説明ではポリシリコンにつ
いて述べたが、実際には、耐火金属ケイ化物やポリシリ
コンとケイ化物のサンドイッチ構造など他のポリシリコ
ン・ベースのゲート導体も使用できる。ビット線ＢＬ
Ｃ、ＢＬＤ（ならびにセルＡＢ用のＢＬＣＡ、ＢＬＤＡ
とセルＡＣ用のＢＬＣＢ、ＢＬＤＢ）は、メタラジ（た
とえばアルミニウムまたはアルミニウム・ベースの合
金）の第１層Ｍ１から形成される。
量性遅延を減らし性能を高めるために、ローカル・ワー
ド線は金属ストラップされている。図５は、セルＡの図
４に示したローカル・ワード線ＬＷＬ０Ａに結合された
部分と、ＬＷＬ０Ａに沿った隣接するセルＡＢ及びＡＣ
（図４には図示せず）の上面図である。各セルは、斜線
入りの枠で示す複数の拡散領域からなる。図８及び９に
示すように、本発明で利用するメモリ・セルは、標準の
６デバイスＳＲＡＭ構造のもので、ビット線ＢＬＣ、Ｂ
ＬＤを介してセルから読み取りまたはセルに書き込むた
めの交差結合デバイス対Ｔ１、Ｔ２を備える、セルにア
クセスするビット・スイッチ・デバイスＢＳ３、ＢＳ４
を有する。図では単一のゲート導体ＬＷＬ ＰＯＬＹが
すべてのセルを横切り、セル・アクセス・デバイス（す
なわち、セルをビット線に結合するトランジスタ、たと
えば図９のトランジスタＢＳ３、ＢＳ４を参照のこと）
のゲート導体を形成する。明らかなように、このポリシ
リコン導体は実際にははるかに複雑なレイアウトをも
ち、他のデバイスのゲート導体を形成している。ポリシ
リコンの全体レイアウトは図示してないが、この説明で
最重要な構成要素は、図５のすべてのセルを横切るＬＷ
Ｌ ＰＯＬＹ線である。この説明ではポリシリコンにつ
いて述べたが、実際には、耐火金属ケイ化物やポリシリ
コンとケイ化物のサンドイッチ構造など他のポリシリコ
ン・ベースのゲート導体も使用できる。ビット線ＢＬ
Ｃ、ＢＬＤ（ならびにセルＡＢ用のＢＬＣＡ、ＢＬＤＡ
とセルＡＣ用のＢＬＣＢ、ＢＬＤＢ）は、メタラジ（た
とえばアルミニウムまたはアルミニウム・ベースの合
金）の第１層Ｍ１から形成される。
【００３２】次のメタラジ層Ｍ２（通常はＭ１と同じ組
成）がチップの上に広げられ、ほぼ平行な線を形成す
る。図５の下端から上端に向かって、これらの線は、セ
ルに高電圧（たとえば５ボルト）を供給するＶＤＤ Ｍ
２、地電位または低電位を供給するＧＮＤ Ｍ２、マス
タ・ワード線ＭＷＬ Ｍ２、ＬＷＬ ＰＯＬＹの金属ス
トラップを形成するＬＷＬ Ｍ２からなる。接触領域Ｍ
２／Ｍ１／ＰＯＬＹ接点が×印付きの枠で示されている
ことに留意されたい。これらの接触領域は、ローカル・
ワード線に沿って１つ置きのメモリ・セルで、ＬＷＬ
Ｍ２とＬＷＬ ＰＯＬＹの間で接点を提供する。この配
置により、ローカル・ワード線は、セル・ピッチを増大
させずに減少した抵抗特性を有し、選択されたＭＷＬ０
−ＭＷＬ２５５がより迅速にエネーブルできるようにな
る。
成）がチップの上に広げられ、ほぼ平行な線を形成す
る。図５の下端から上端に向かって、これらの線は、セ
ルに高電圧（たとえば５ボルト）を供給するＶＤＤ Ｍ
２、地電位または低電位を供給するＧＮＤ Ｍ２、マス
タ・ワード線ＭＷＬ Ｍ２、ＬＷＬ ＰＯＬＹの金属ス
トラップを形成するＬＷＬ Ｍ２からなる。接触領域Ｍ
２／Ｍ１／ＰＯＬＹ接点が×印付きの枠で示されている
ことに留意されたい。これらの接触領域は、ローカル・
ワード線に沿って１つ置きのメモリ・セルで、ＬＷＬ
Ｍ２とＬＷＬ ＰＯＬＹの間で接点を提供する。この配
置により、ローカル・ワード線は、セル・ピッチを増大
させずに減少した抵抗特性を有し、選択されたＭＷＬ０
−ＭＷＬ２５５がより迅速にエネーブルできるようにな
る。
【００３３】図４に関して、本発明の特徴の１つは、各
マスタ・ワード線が、アクセス情報（すなわち、タグ情
報、有効性情報、ＬＲＵ情報）を記憶するメモリ・セル
に直接結合されてそれらのセルを駆動し、インデックス
・データを記憶するメモリ・セルはローカル・ワード線
ＬＷＬ０Ａ−ＬＷＬ０Ｄを介して間接に駆動することで
ある。「マスタ」ワード線を使ってセグメント化された
ワード線部分を駆動するという一般的考え方は知られて
おり、例えば本出願人に譲渡された米国特許第４５９６
０００号に記載されているが、通常は「マスタ」ワード
線は一部のメモリ・セルに直接は結合されない。そうで
はなく、上記米国特許の図２を見ると最もはっきりする
が、このマスタ・ワード線は通常、ローカル・ワード線
を駆動するためのエネーブル入力として使用される。こ
れは、マスタ／ローカル・ワード線配置が通常は、容量
性負荷によるワード線性能遅延を減らすために使用され
るからである。したがって、設計者は通常ならメモリ・
セルをマスタ・ワード線に直接結合することにより、マ
スタ・ワード線のロード・ダウンを避けるはずである。
本発明では、上記のようにＭ２へのローカル・ワード線
をストラップする他に、マスタ・ワード線がＭ２中にレ
イアウトされ、交差してＬＷＬ Ｍ２の分離した部分と
接触する。図６に示すように、ＭＷＬに直接結合された
デバイスでは、ＭＷＬ Ｍ２がその従来の位置から交差
して、ＬＷＬ Ｍ２の図６に示すＬＷＬ Ｍ２線から切
断された部分と接触することに留意されたい。また、Ｍ
２のＭＷＬであったはずの部分がＧＮＤ Ｍ２に結合さ
れて、アレイを横切るＧＮＤＭ２導体を形成することに
も留意されたい（ＧＮＤ Ｍ２導体は下層の集積回路へ
の接点をもたないことに留意されたい）。したがって、
本発明ではＬＷＬとＭＷＬがどちらも金属導体であり、
したがって性能低下なしに少数のセルをマスタ・ワード
線に直接結合することができる。
マスタ・ワード線が、アクセス情報（すなわち、タグ情
報、有効性情報、ＬＲＵ情報）を記憶するメモリ・セル
に直接結合されてそれらのセルを駆動し、インデックス
・データを記憶するメモリ・セルはローカル・ワード線
ＬＷＬ０Ａ−ＬＷＬ０Ｄを介して間接に駆動することで
ある。「マスタ」ワード線を使ってセグメント化された
ワード線部分を駆動するという一般的考え方は知られて
おり、例えば本出願人に譲渡された米国特許第４５９６
０００号に記載されているが、通常は「マスタ」ワード
線は一部のメモリ・セルに直接は結合されない。そうで
はなく、上記米国特許の図２を見ると最もはっきりする
が、このマスタ・ワード線は通常、ローカル・ワード線
を駆動するためのエネーブル入力として使用される。こ
れは、マスタ／ローカル・ワード線配置が通常は、容量
性負荷によるワード線性能遅延を減らすために使用され
るからである。したがって、設計者は通常ならメモリ・
セルをマスタ・ワード線に直接結合することにより、マ
スタ・ワード線のロード・ダウンを避けるはずである。
本発明では、上記のようにＭ２へのローカル・ワード線
をストラップする他に、マスタ・ワード線がＭ２中にレ
イアウトされ、交差してＬＷＬ Ｍ２の分離した部分と
接触する。図６に示すように、ＭＷＬに直接結合された
デバイスでは、ＭＷＬ Ｍ２がその従来の位置から交差
して、ＬＷＬ Ｍ２の図６に示すＬＷＬ Ｍ２線から切
断された部分と接触することに留意されたい。また、Ｍ
２のＭＷＬであったはずの部分がＧＮＤ Ｍ２に結合さ
れて、アレイを横切るＧＮＤＭ２導体を形成することに
も留意されたい（ＧＮＤ Ｍ２導体は下層の集積回路へ
の接点をもたないことに留意されたい）。したがって、
本発明ではＬＷＬとＭＷＬがどちらも金属導体であり、
したがって性能低下なしに少数のセルをマスタ・ワード
線に直接結合することができる。
【００３４】この配置の１つの特徴は、このアレイが上
にあるノイズ源から実質上遮蔽されていることである。
すなわち、図５と６に示すように、セルは上にあるＭ２
によって実質上覆われていることに留意されたい。これ
らの導体は全体として、セルに記憶された論理状態が上
にある導体からのノイズまたは容量結合の影響を受け難
くする、遮蔽効果を生じる傾向がある。したがって、図
７に示すように、もう１つの金属層Ｍ３を使って、マイ
クロプロセッサ（たとえばＣＰＵ２０）の部分からチッ
プの周囲にあるパッドＰ１−Ｐ３を経て外部信号源に至
る相互接続を実現することができる。以前のマイクロプ
ロセッサ・チップでは、パッド相互接続は、データの喪
失を防止するためにキャッシュ・アレイの周りを通って
おり、あるいはアレイのビット線の人為的ねじりが組み
込まれている。本発明の構造は、すべてのＭ２導体が何
らかの活動電位を受けている（すなわち、浮動したまま
のものがない）ため、チップのノイズ耐性が大幅に増大
している。ＭＷＬ Ｍ２の「使用されない」部分が隣接
の大地導体にストリップされているのはこのためであ
る。
にあるノイズ源から実質上遮蔽されていることである。
すなわち、図５と６に示すように、セルは上にあるＭ２
によって実質上覆われていることに留意されたい。これ
らの導体は全体として、セルに記憶された論理状態が上
にある導体からのノイズまたは容量結合の影響を受け難
くする、遮蔽効果を生じる傾向がある。したがって、図
７に示すように、もう１つの金属層Ｍ３を使って、マイ
クロプロセッサ（たとえばＣＰＵ２０）の部分からチッ
プの周囲にあるパッドＰ１−Ｐ３を経て外部信号源に至
る相互接続を実現することができる。以前のマイクロプ
ロセッサ・チップでは、パッド相互接続は、データの喪
失を防止するためにキャッシュ・アレイの周りを通って
おり、あるいはアレイのビット線の人為的ねじりが組み
込まれている。本発明の構造は、すべてのＭ２導体が何
らかの活動電位を受けている（すなわち、浮動したまま
のものがない）ため、チップのノイズ耐性が大幅に増大
している。ＭＷＬ Ｍ２の「使用されない」部分が隣接
の大地導体にストリップされているのはこのためであ
る。
【００３５】したがって、図３に示すタグ・アレイ、Ｌ
ＲＵアレイ、Ｖアレイ中のメモリ・セルは、マスタ・ワ
ード線（ＭＷＬ０ないしＭＷＬ２５５）に直接結合さ
れ、物理的にワード線ドライバ（ＭＷＬ０ドライバない
しＭＷＬ２５５ドライバ）の近くに配設されている。図
４では、メモリ・セルはＭの記号の付いた小さな四角で
示されている。メモリ・セルは図５、８、９に示すもの
と同じ一般構造を有する。図４では、わかりやすいよう
にビット線が省略してあり、図示したメモリ・セルの数
はわかりやすいように最小限に留めてあることに留意さ
れたい（たとえば、実際にはＴＡＧＡ、ＴＡＧＢアレイ
はそれぞれ少くとも４０個のメモリ・セル、すなわち各
タグごとに２０個のメモリ・セルを有することにな
る）。ＳＲＡＭアレイの設計で通常行われているよう
に、それぞれのアレイ中のワード線に沿った同じ位置に
あるすべてのセルは、同じ１組のビット線に結合される
ことになる。したがって、たとえばセルＢ（ＴＡＧＡア
レイのＭＷＬ０に沿った最初のメモリ・セル）とセルＤ
（ＴＡＧＡアレイのＭＷＬ２５５に沿った最初のメモリ
・セル）は、図８に示す同じＢＬＡ、ＢＬＢビット線に
結合されている。
ＲＵアレイ、Ｖアレイ中のメモリ・セルは、マスタ・ワ
ード線（ＭＷＬ０ないしＭＷＬ２５５）に直接結合さ
れ、物理的にワード線ドライバ（ＭＷＬ０ドライバない
しＭＷＬ２５５ドライバ）の近くに配設されている。図
４では、メモリ・セルはＭの記号の付いた小さな四角で
示されている。メモリ・セルは図５、８、９に示すもの
と同じ一般構造を有する。図４では、わかりやすいよう
にビット線が省略してあり、図示したメモリ・セルの数
はわかりやすいように最小限に留めてあることに留意さ
れたい（たとえば、実際にはＴＡＧＡ、ＴＡＧＢアレイ
はそれぞれ少くとも４０個のメモリ・セル、すなわち各
タグごとに２０個のメモリ・セルを有することにな
る）。ＳＲＡＭアレイの設計で通常行われているよう
に、それぞれのアレイ中のワード線に沿った同じ位置に
あるすべてのセルは、同じ１組のビット線に結合される
ことになる。したがって、たとえばセルＢ（ＴＡＧＡア
レイのＭＷＬ０に沿った最初のメモリ・セル）とセルＤ
（ＴＡＧＡアレイのＭＷＬ２５５に沿った最初のメモリ
・セル）は、図８に示す同じＢＬＡ、ＢＬＢビット線に
結合されている。
【００３６】本発明では、アレイ全体にアクセスする際
に必要な電力消費量を削減するために、インデックス・
データにアクセスする前にタグなどのデータにアクセス
する必要がある。アクセス情報を記憶するアレイを物理
的にワード線ドライバの最も近くに置くことにより、イ
ンデックス・データよりも早くアクセス情報が利用可能
になり、その結果、アレイのアクセスすべきインデック
ス・データを記憶していない部分が選択解除できるよう
になる。図４に示した実施例では、タグ・アレイ、ＬＲ
Ｕアレイ及びＶアレイが、これらの各アレイ中の情報に
対するアクセス時間を等しくするために、ワード線ドラ
イバの両側で、それぞれアレイ部分ＴＡＧＡ、ＴＡＧ
Ｂ、ＬＲＵＡＡ、ＬＲＵＡＢ、ＶＡＬＩＤＡ、ＶＡＬＩ
ＤＢに分離されている。しかし、本発明の別の実施例で
は、アレイは分離されず、ワード線ドライバのどちらか
一方の側に配設されている。すなわち、たとえばアレイ
ＬＲＵＡＡとＬＲＵＡＢが単一のＬＲＵＡアレイとして
組み合わされて、ワード線ドライバの左側に配設され、
アレイＴＡＧＡとＴＡＧＢが単一のタグ・アレイとして
組み合わされて、ワード線ドライバの右側に配設され
る。応用例によっては、レイアウト上の配慮から後者の
構造が必要となることもある。
に必要な電力消費量を削減するために、インデックス・
データにアクセスする前にタグなどのデータにアクセス
する必要がある。アクセス情報を記憶するアレイを物理
的にワード線ドライバの最も近くに置くことにより、イ
ンデックス・データよりも早くアクセス情報が利用可能
になり、その結果、アレイのアクセスすべきインデック
ス・データを記憶していない部分が選択解除できるよう
になる。図４に示した実施例では、タグ・アレイ、ＬＲ
Ｕアレイ及びＶアレイが、これらの各アレイ中の情報に
対するアクセス時間を等しくするために、ワード線ドラ
イバの両側で、それぞれアレイ部分ＴＡＧＡ、ＴＡＧ
Ｂ、ＬＲＵＡＡ、ＬＲＵＡＢ、ＶＡＬＩＤＡ、ＶＡＬＩ
ＤＢに分離されている。しかし、本発明の別の実施例で
は、アレイは分離されず、ワード線ドライバのどちらか
一方の側に配設されている。すなわち、たとえばアレイ
ＬＲＵＡＡとＬＲＵＡＢが単一のＬＲＵＡアレイとして
組み合わされて、ワード線ドライバの左側に配設され、
アレイＴＡＧＡとＴＡＧＢが単一のタグ・アレイとして
組み合わされて、ワード線ドライバの右側に配設され
る。応用例によっては、レイアウト上の配慮から後者の
構造が必要となることもある。
【００３７】キャッシュ行データは、別々のローカル・
ワード線のセットに記憶される。たとえば、ＭＷＬ０に
関して、４本のローカル・ワード線（ＬＷＬ０Ａないし
ＬＷＬ０Ｄ）のそれぞれが、タグ・アレイ中の各タグご
とに１つずつ、キャッシュ行を記憶する。４本のローカ
ル・ワード線を示したが、実際には性能を高めるために
それぞれがさらに小さなローカル・ワード線に分離され
ることに留意されたい。たとえば、図に示した各ローカ
ル・ワード線ごとに、実際には８本のローカル・ワード
線が使用され、それぞれが１６個（パリティ・ビットを
含めれば１８個）のメモリ・セルに結合される。したが
って、図４に示したローカル・ワード線は、単一ローカ
ル・ワード線でもよく、あるいは（好ましくは）同じ制
御／エネーブル信号を受け取る１組のローカル・ワード
線でもよい。異なるセット連想性（たとえば、８重セッ
ト連想キャッシュ）をサポートするキャッシュを構成す
る場合、８つのキャッシュ行と、各マスタ・ワード線ご
とに少くとも８組のローカル・ワード線があることにな
る。
ワード線のセットに記憶される。たとえば、ＭＷＬ０に
関して、４本のローカル・ワード線（ＬＷＬ０Ａないし
ＬＷＬ０Ｄ）のそれぞれが、タグ・アレイ中の各タグご
とに１つずつ、キャッシュ行を記憶する。４本のローカ
ル・ワード線を示したが、実際には性能を高めるために
それぞれがさらに小さなローカル・ワード線に分離され
ることに留意されたい。たとえば、図に示した各ローカ
ル・ワード線ごとに、実際には８本のローカル・ワード
線が使用され、それぞれが１６個（パリティ・ビットを
含めれば１８個）のメモリ・セルに結合される。したが
って、図４に示したローカル・ワード線は、単一ローカ
ル・ワード線でもよく、あるいは（好ましくは）同じ制
御／エネーブル信号を受け取る１組のローカル・ワード
線でもよい。異なるセット連想性（たとえば、８重セッ
ト連想キャッシュ）をサポートするキャッシュを構成す
る場合、８つのキャッシュ行と、各マスタ・ワード線ご
とに少くとも８組のローカル・ワード線があることにな
る。
【００３８】ローカル・ワード線に結合されるメモリ・
セルＭは、図９に示すように、トランジスタＢＳ３、Ｂ
Ｓ４のゲートがローカル・ワード線ＬＷＬ０Ａに結合さ
れる代りにマスタ・ワード線の１本に結合される点で、
セルＡとは異なる。したがって、図８に示すように、図
３に示したセルＢに対するＢＳ１、ＢＳ２のゲートはＭ
ＷＬ０に結合される。また、図４のローカル・ワード線
の配置は、ローカル・ワード線に結合されたメモリ・セ
ルがアクセス・データと同じビット線に結合されること
を暗示するものと解釈すべきではなく、たとえば、図３
と９に示すようにセルＡ（ＬＷＬ０Ａに沿ったメモリ・
セル）がセルＣ（ＬＷＬ２５５Ａに沿って同じ位置にあ
るメモリ・セル）と同じ１組のビット線ＢＬＣ、ＢＬＤ
に結合されることに留意されたい。
セルＭは、図９に示すように、トランジスタＢＳ３、Ｂ
Ｓ４のゲートがローカル・ワード線ＬＷＬ０Ａに結合さ
れる代りにマスタ・ワード線の１本に結合される点で、
セルＡとは異なる。したがって、図８に示すように、図
３に示したセルＢに対するＢＳ１、ＢＳ２のゲートはＭ
ＷＬ０に結合される。また、図４のローカル・ワード線
の配置は、ローカル・ワード線に結合されたメモリ・セ
ルがアクセス・データと同じビット線に結合されること
を暗示するものと解釈すべきではなく、たとえば、図３
と９に示すようにセルＡ（ＬＷＬ０Ａに沿ったメモリ・
セル）がセルＣ（ＬＷＬ２５５Ａに沿って同じ位置にあ
るメモリ・セル）と同じ１組のビット線ＢＬＣ、ＢＬＤ
に結合されることに留意されたい。
【００３９】動作に際しては、マスタ・ワード線ＭＷＬ
０−ＭＷＬ２５５のうちの１本がマスタ・ワード線デコ
ーダ上のインデックス・アドレスに応じて選択され駆動
される。所与のセットを選択するためにマスタ・ワード
線のうちの１本が選択されるとき、それぞれのキャッシ
ュ行Ａ−Ｄに関するタグ・アレイ、ＬＲＵアレイ及び有
効性アレイ中の情報がアクセスされ感知される。図１３
に示すように、センス中にビット線をセンス増幅器交差
結合対から絶縁するため、制御入力としてＳＡＳＥＴ信
号を受け取る、ｐ型ビット線分離デバイスＩＳＯ１、Ｉ
ＳＯ２を有する、従来型の交差結合インバータ対を含む
ＣＭＯＳセンス増幅器が使用される。この特徴は、ＬＲ
Ｕアレイ、タグ・アレイ及び有効性アレイの読取り、修
正、書込みサイクルに対処するために必要である。この
センス増幅器は、ビット線がそのサイクル中ずっと駆動
されず、したがって書込みサイクル中を除き完全に放電
されることがないので、電力削減素子でもある。先に図
３に関して論じたように、アクセスされたタグがプロセ
ッサから受け取ったタグと一致しない場合、アクセスさ
れるセットにあるキャッシュ行Ａ−Ｄのどれも要求され
た情報を記憶していず、これらのキャッシュ行へのアク
セスは、ＸＯＲ１４０からのミス信号の受信により読取
り／書込みエネーブル・ブロック１６０をディスエーブ
ルすることによって打ち切られる。
０−ＭＷＬ２５５のうちの１本がマスタ・ワード線デコ
ーダ上のインデックス・アドレスに応じて選択され駆動
される。所与のセットを選択するためにマスタ・ワード
線のうちの１本が選択されるとき、それぞれのキャッシ
ュ行Ａ−Ｄに関するタグ・アレイ、ＬＲＵアレイ及び有
効性アレイ中の情報がアクセスされ感知される。図１３
に示すように、センス中にビット線をセンス増幅器交差
結合対から絶縁するため、制御入力としてＳＡＳＥＴ信
号を受け取る、ｐ型ビット線分離デバイスＩＳＯ１、Ｉ
ＳＯ２を有する、従来型の交差結合インバータ対を含む
ＣＭＯＳセンス増幅器が使用される。この特徴は、ＬＲ
Ｕアレイ、タグ・アレイ及び有効性アレイの読取り、修
正、書込みサイクルに対処するために必要である。この
センス増幅器は、ビット線がそのサイクル中ずっと駆動
されず、したがって書込みサイクル中を除き完全に放電
されることがないので、電力削減素子でもある。先に図
３に関して論じたように、アクセスされたタグがプロセ
ッサから受け取ったタグと一致しない場合、アクセスさ
れるセットにあるキャッシュ行Ａ−Ｄのどれも要求され
た情報を記憶していず、これらのキャッシュ行へのアク
セスは、ＸＯＲ１４０からのミス信号の受信により読取
り／書込みエネーブル・ブロック１６０をディスエーブ
ルすることによって打ち切られる。
【００４０】本発明の１つの特徴は、キャッシュ・ヒッ
トの場合、アクセスが継続されるが、要求されたデータ
を供給するために必要なキャッシュ行（またはそのキャ
ッシュ行の部分）に対するアクセスのみが継続されるこ
とである。この機能はＬＷＬ制御機構２００によって実
現される。図１０は、図３に示したＬＷＬ制御機構２０
０のより詳しい回路図である。実際にはＬＷＬ制御機構
２００は、図１０に示したものと類似の構造の回路ブロ
ックが各キャッシュ行Ａ−Ｄごとに８個ずつ、計３２個
からなる。各ブロックの入力は後述するように異なる。
ＬＷＬ制御機構２００の各ブロックは、４個のバイト・
エネーブル信号ＢＥ０−ＢＥ３のうちの２個とワード・
エネーブル信号ＷＥ０−ＷＥ４の１つの組合せを受け取
る。具体的には、各ブロックが一方の入力でＢＥ０もし
くはＢＥ２を受け取り、他方の入力でＢＥ１またはＢＥ
３を受け取る。各ＬＷＬ制御機構ブロックはまた４個の
ＨＩＴＡ−Ｄ信号の１つを受け取る。図１０に示した具
体例では、ＬＷＬ制御機構は、ＢＥ０、ＢＥ１、ＨＩＴ
Ａ及びＷＥ０を受け取る。これらの入力は、ＮＡＮＤ
ＮＤ２４とＮＤ２５、ＮＯＲ ＮＲ３１とＮＲ３０、Ｎ
ＡＮＤ２０、ＮＡＮＤ ＮＤ２１ないしＮＤ２３、イン
バータＩ１及びＮＡＮＤ ＮＤ３０を介して処理され
る。その結果、ＬＷＬ制御機構は、キャッシュ行Ａ上で
ヒットがあり、１２８ビットのキャッシュ行内の最初の
３２ビット・ワード０のバイト０と１がアクセスされる
ことを知る。その結果、ＬＷＬ制御機構は、キャッシュ
行Ａ用のローカル・ワード線を駆動するための信号ＳＳ
ＥＬＡと、最初の１６ビット線用のセンス増幅器をセッ
トするための（したがってＷＥ０の半分だけにアクセス
するための）信号ＳＡＳＥＬＡとを発生する。信号ＷＲ
ＴＴ０とＷＲＴＴ２は、選択された３２ビット・ワード
中の選択されたバイト０と１のそれぞれの書込みを選択
的にエネーブルするために使用される。
トの場合、アクセスが継続されるが、要求されたデータ
を供給するために必要なキャッシュ行（またはそのキャ
ッシュ行の部分）に対するアクセスのみが継続されるこ
とである。この機能はＬＷＬ制御機構２００によって実
現される。図１０は、図３に示したＬＷＬ制御機構２０
０のより詳しい回路図である。実際にはＬＷＬ制御機構
２００は、図１０に示したものと類似の構造の回路ブロ
ックが各キャッシュ行Ａ−Ｄごとに８個ずつ、計３２個
からなる。各ブロックの入力は後述するように異なる。
ＬＷＬ制御機構２００の各ブロックは、４個のバイト・
エネーブル信号ＢＥ０−ＢＥ３のうちの２個とワード・
エネーブル信号ＷＥ０−ＷＥ４の１つの組合せを受け取
る。具体的には、各ブロックが一方の入力でＢＥ０もし
くはＢＥ２を受け取り、他方の入力でＢＥ１またはＢＥ
３を受け取る。各ＬＷＬ制御機構ブロックはまた４個の
ＨＩＴＡ−Ｄ信号の１つを受け取る。図１０に示した具
体例では、ＬＷＬ制御機構は、ＢＥ０、ＢＥ１、ＨＩＴ
Ａ及びＷＥ０を受け取る。これらの入力は、ＮＡＮＤ
ＮＤ２４とＮＤ２５、ＮＯＲ ＮＲ３１とＮＲ３０、Ｎ
ＡＮＤ２０、ＮＡＮＤ ＮＤ２１ないしＮＤ２３、イン
バータＩ１及びＮＡＮＤ ＮＤ３０を介して処理され
る。その結果、ＬＷＬ制御機構は、キャッシュ行Ａ上で
ヒットがあり、１２８ビットのキャッシュ行内の最初の
３２ビット・ワード０のバイト０と１がアクセスされる
ことを知る。その結果、ＬＷＬ制御機構は、キャッシュ
行Ａ用のローカル・ワード線を駆動するための信号ＳＳ
ＥＬＡと、最初の１６ビット線用のセンス増幅器をセッ
トするための（したがってＷＥ０の半分だけにアクセス
するための）信号ＳＡＳＥＬＡとを発生する。信号ＷＲ
ＴＴ０とＷＲＴＴ２は、選択された３２ビット・ワード
中の選択されたバイト０と１のそれぞれの書込みを選択
的にエネーブルするために使用される。
【００４１】図１１に示すように、これらの信号はアレ
イ４１の選択された部分を活動化するために使用され
る。図１１に示すように、このキャッシュ行データは、
アレイの中心に配設されたマスタ・ワード線のデコーダ
／ドライバのどちらかの側に配設されることに留意され
たい。前述のように、実際にはキャッシュ行は８本のロ
ーカル・ワード線に分割される。図１１に示した実施例
では、各キャッシュ行に関する最初のローカル・ワード
線（第１データ・ワード０のバイト０と１を記憶するワ
ード線）が第１のサブアレイＳ内にあり、各キャッシュ
行に関する第２のローカル・ワード線（第１データ・ワ
ード０のバイト２と３を記憶するワード線）がマスタ・
ワード線デコーダの他の側に配置された第２のサブアレ
イＴ内にあり、第３のローカル・ワード線がサブアレイ
Ｓに隣接する第３のサブアレイＵ内にあり、以下同様と
なるように、キャッシュ・アレイが配置される。ＨＩＴ
Ａ−ＨＩＴＤ信号が各サブアレイＳ−Ｚ内の各ＬＷＬ制
御機構に送られる。前述のように３２個のＬＷＬ制御機
構２００があり、それぞれが離散的な１組のＳＳＥＬ信
号とＳＡＳＥＬ信号を提供する。図示しやすいように、
図では１組の信号ＳＡＳＥＬＡ−ＤとＳＳＥＬＡ−Ｄが
示してある。アクセス・サイクルの開始時に、所望のワ
ードに関するセクション選択信号ＳＳＥＬＡ−ＳＳＥＬ
Ｄのすべてが高になり、選択されたマスタ・ワード線
（すなわち、選択されたセット）に関するそのワードの
ローカル・ワード線がすべてエネーブルされる。しか
し、ＴＡＧが比較されヒットが検出された（すなわち、
上記のようにＨＩＴＡは高に留まり、ＨＩＴＢ−Ｄが降
下する）後、ＬＷＬ制御機構からのＳＳＥＬＡ信号だけ
が高に留まり、残りの信号ＳＳＥＬＢ−Ｄは降下し、Ｓ
ＡＳＥＴＡ信号は高になる。図１２に示すように、ロー
カル・ワード線ドライバはＳＳＥＬＡ−Ｄをエネーブル
入力として受け取り、そのアクセス・サイクル全体の間
キャッシュ行Ａに関するローカル・ワード線だけがエネ
ーブルされ、残りのローカル・ワード線は選択解除され
非活動化される。図１３に示すように、ＳＡＳＥＴを活
動化信号として受け取るセンス増幅器はそのセンス・サ
イクル全体の間動作し、残りのセンス増幅器はディスエ
ーブルされて、関連するビット線をディスエーブルす
る。
イ４１の選択された部分を活動化するために使用され
る。図１１に示すように、このキャッシュ行データは、
アレイの中心に配設されたマスタ・ワード線のデコーダ
／ドライバのどちらかの側に配設されることに留意され
たい。前述のように、実際にはキャッシュ行は８本のロ
ーカル・ワード線に分割される。図１１に示した実施例
では、各キャッシュ行に関する最初のローカル・ワード
線（第１データ・ワード０のバイト０と１を記憶するワ
ード線）が第１のサブアレイＳ内にあり、各キャッシュ
行に関する第２のローカル・ワード線（第１データ・ワ
ード０のバイト２と３を記憶するワード線）がマスタ・
ワード線デコーダの他の側に配置された第２のサブアレ
イＴ内にあり、第３のローカル・ワード線がサブアレイ
Ｓに隣接する第３のサブアレイＵ内にあり、以下同様と
なるように、キャッシュ・アレイが配置される。ＨＩＴ
Ａ−ＨＩＴＤ信号が各サブアレイＳ−Ｚ内の各ＬＷＬ制
御機構に送られる。前述のように３２個のＬＷＬ制御機
構２００があり、それぞれが離散的な１組のＳＳＥＬ信
号とＳＡＳＥＬ信号を提供する。図示しやすいように、
図では１組の信号ＳＡＳＥＬＡ−ＤとＳＳＥＬＡ−Ｄが
示してある。アクセス・サイクルの開始時に、所望のワ
ードに関するセクション選択信号ＳＳＥＬＡ−ＳＳＥＬ
Ｄのすべてが高になり、選択されたマスタ・ワード線
（すなわち、選択されたセット）に関するそのワードの
ローカル・ワード線がすべてエネーブルされる。しか
し、ＴＡＧが比較されヒットが検出された（すなわち、
上記のようにＨＩＴＡは高に留まり、ＨＩＴＢ−Ｄが降
下する）後、ＬＷＬ制御機構からのＳＳＥＬＡ信号だけ
が高に留まり、残りの信号ＳＳＥＬＢ−Ｄは降下し、Ｓ
ＡＳＥＴＡ信号は高になる。図１２に示すように、ロー
カル・ワード線ドライバはＳＳＥＬＡ−Ｄをエネーブル
入力として受け取り、そのアクセス・サイクル全体の間
キャッシュ行Ａに関するローカル・ワード線だけがエネ
ーブルされ、残りのローカル・ワード線は選択解除され
非活動化される。図１３に示すように、ＳＡＳＥＴを活
動化信号として受け取るセンス増幅器はそのセンス・サ
イクル全体の間動作し、残りのセンス増幅器はディスエ
ーブルされて、関連するビット線をディスエーブルす
る。
【００４２】動作全体を図１４に示す。サイクルの開始
時に、アクセスされたセットがエネーブルされる（たと
えば、ＭＷＬ０がエネーブルされ、残りのマスタ・ワー
ド線は非活動化されたままとなる）。その結果、そのア
クセス・データを記憶するマスタ・ワード線メモリ・セ
ル（例えば、図４と８に示すセルＢ）に記憶されたデー
タがアクセスされ、それに関連するビット線（たとえ
ば、ＢＬＡ、ＢＬＢ）を駆動する。そのサイクル中の少
し後でＬＷＬ０−４がエネーブルされ、適当なローカル
・ワード線のすべてがオンになり始める。しかし、前述
のように、ＨＩＴＡが検出された場合は、ＬＷＬ０Ａだ
けがエネーブルされて、関連するビット線ＢＬＣ、ＢＬ
Ｄを駆動し、残りのローカル・ワード線（ならびにそれ
に関連するセンス増幅器）は非活動化される。したがっ
て、本発明は、通常なら選択されたセットに関するビッ
ト線のすべてをそのサイクル全体の間エネーブルされた
状態に維持することによって発生する、不必要な電力消
費量を節減する。この結果は、主として本発明のマスタ
／ローカル・ワード線構成によって達成される。この構
成は、これらのセルがマスタ・ワード線に直接接続され
ているために、アクセス情報がサイクル中のより早い時
期に感知でき出力できるようにする。
時に、アクセスされたセットがエネーブルされる（たと
えば、ＭＷＬ０がエネーブルされ、残りのマスタ・ワー
ド線は非活動化されたままとなる）。その結果、そのア
クセス・データを記憶するマスタ・ワード線メモリ・セ
ル（例えば、図４と８に示すセルＢ）に記憶されたデー
タがアクセスされ、それに関連するビット線（たとえ
ば、ＢＬＡ、ＢＬＢ）を駆動する。そのサイクル中の少
し後でＬＷＬ０−４がエネーブルされ、適当なローカル
・ワード線のすべてがオンになり始める。しかし、前述
のように、ＨＩＴＡが検出された場合は、ＬＷＬ０Ａだ
けがエネーブルされて、関連するビット線ＢＬＣ、ＢＬ
Ｄを駆動し、残りのローカル・ワード線（ならびにそれ
に関連するセンス増幅器）は非活動化される。したがっ
て、本発明は、通常なら選択されたセットに関するビッ
ト線のすべてをそのサイクル全体の間エネーブルされた
状態に維持することによって発生する、不必要な電力消
費量を節減する。この結果は、主として本発明のマスタ
／ローカル・ワード線構成によって達成される。この構
成は、これらのセルがマスタ・ワード線に直接接続され
ているために、アクセス情報がサイクル中のより早い時
期に感知でき出力できるようにする。
【００４３】先に論じたように、本発明は完全に結合さ
れたＬＲＵメモリ−キャッシュ書込みモードをサポート
する。図３に示すように、ＬＲＵ制御機構１５０は排他
的ＯＲゲート１４０が発生する信号を受け取る。この信
号がキャッシュＨＩＴを示す場合、ＬＲＵ制御機構１５
０の制御出力によってＣＰＵはアレイ４１のデータをア
クセスする。（以下で詳しく述べるように、ＬＲＵは依
然として記憶されたＬＲＵデータをキャッシュ・ヒット
・アクセス中に更新する）。指定されたタグへのアクセ
スは上記のように続けられる。この信号が書込みサイク
ル中にキャッシュ・ミスを示す場合、ＣＰＵはそのデー
タを求めて主メモリに行かなければならず、ＬＲＵ制御
機構１５０によって指定されるキャッシュ行にあるキャ
ッシュの所与のインデックス・アドレスにそのデータを
記憶することになる。
れたＬＲＵメモリ−キャッシュ書込みモードをサポート
する。図３に示すように、ＬＲＵ制御機構１５０は排他
的ＯＲゲート１４０が発生する信号を受け取る。この信
号がキャッシュＨＩＴを示す場合、ＬＲＵ制御機構１５
０の制御出力によってＣＰＵはアレイ４１のデータをア
クセスする。（以下で詳しく述べるように、ＬＲＵは依
然として記憶されたＬＲＵデータをキャッシュ・ヒット
・アクセス中に更新する）。指定されたタグへのアクセ
スは上記のように続けられる。この信号が書込みサイク
ル中にキャッシュ・ミスを示す場合、ＣＰＵはそのデー
タを求めて主メモリに行かなければならず、ＬＲＵ制御
機構１５０によって指定されるキャッシュ行にあるキャ
ッシュの所与のインデックス・アドレスにそのデータを
記憶することになる。
【００４４】まず、ＬＲＵ制御機構１５０は、キャッシ
ュ・アレイの有効性部分からデータ有効ビットの状況を
検査する。これらのビットのうちのいずれかが、所与の
キャッシュ行Ａ−Ｄが無効なデータを記憶しつつあるこ
とを示す場合、ＬＲＵ制御機構１５０はその所与の部分
に対応する２ビット信号を出力することになり、ＬＷＬ
制御機構２００は上記のようにそのキャッシュ行に関す
るセクション選択信号とセンス増幅器エネーブル信号を
生成する。このアクセス・サイクル中にＬＷＬ制御機構
２００は、選択されたキャッシュ行Ａ−Ｄに関するデー
タ有効ビットを、選択された部分が現在有効データを記
憶しつつあることを示すように更新する。次のサイクル
で、キャッシュ・ミスの場合、データ有効ビットが再び
照会され、無効なインデックス・データを記憶する選択
されたセット中のいずれかのキャッシュ行が再びアクセ
スされることになる。
ュ・アレイの有効性部分からデータ有効ビットの状況を
検査する。これらのビットのうちのいずれかが、所与の
キャッシュ行Ａ−Ｄが無効なデータを記憶しつつあるこ
とを示す場合、ＬＲＵ制御機構１５０はその所与の部分
に対応する２ビット信号を出力することになり、ＬＷＬ
制御機構２００は上記のようにそのキャッシュ行に関す
るセクション選択信号とセンス増幅器エネーブル信号を
生成する。このアクセス・サイクル中にＬＷＬ制御機構
２００は、選択されたキャッシュ行Ａ−Ｄに関するデー
タ有効ビットを、選択された部分が現在有効データを記
憶しつつあることを示すように更新する。次のサイクル
で、キャッシュ・ミスの場合、データ有効ビットが再び
照会され、無効なインデックス・データを記憶する選択
されたセット中のいずれかのキャッシュ行が再びアクセ
スされることになる。
【００４５】選択されたセットのすべての部分が有効デ
ータを記憶する中でこのプロセスが続行する。次いで、
その所与のセットに関して別のキャッシュ・ミスが発生
する場合、そのサイクルのＬＲＵ部分が呼び出される。
図３に示すように、キャッシュ内のＬＲＵＡアレイは、
ＭＲＵ１、ＭＲＵ２、ＭＲＵ３、ＬＲＵの４つの記憶域
に編成されている。これらの記憶域は、それぞれキャッ
シュ行の１つに対応する２ビット信号を記憶する。これ
らの２ビットは、図３のエンコーダＥＮＣによってコー
ド化され、ヒットが発生したときだけ有効である、ＨＩ
ＴＡ−Ｄ線のコード化された相等物である。ＭＲＵ１記
憶域は、最近に使用されたキャッシュ行Ａ−Ｄに関する
２ビット信号を記憶し、ＭＲＵ２記憶域は、その１つ前
に使用されたキャッシュ行Ａ−Ｄに関する２ビット信号
を記憶し、ＭＲＵ３記憶域は、その１つ前に使用された
キャッシュ行Ａ−Ｄに関する２ビット信号を記憶し、Ｌ
ＲＵ記憶アレイは、最も以前に使用されたキャッシュ行
Ａ−Ｄに関する２ビット信号を記憶する。したがって、
ＬＲＵモードでは、ＬＲＵ記憶域によって示される部分
Ａ−Ｄがアクセスされる。ＬＲＵ制御機構１５０は単に
ＬＲＵ記憶域に記憶された２ビット信号を出力し、それ
を４つのヒット信号に復号し、それをＬＷＬ制御機構２
００に送り、その部分に関するセクション選択信号とセ
ンス増幅器エネーブル信号が出力される。アレイが最初
に電源投入されるとき、ＬＲＵＡアレイ内のすべてのデ
ータはランダムであるが、電源投入時に有効ビットがク
リアされるので、すべてのデータ有効ビットは、そのキ
ャッシュ・アレイに記憶されたデータが無効であること
を示す。
ータを記憶する中でこのプロセスが続行する。次いで、
その所与のセットに関して別のキャッシュ・ミスが発生
する場合、そのサイクルのＬＲＵ部分が呼び出される。
図３に示すように、キャッシュ内のＬＲＵＡアレイは、
ＭＲＵ１、ＭＲＵ２、ＭＲＵ３、ＬＲＵの４つの記憶域
に編成されている。これらの記憶域は、それぞれキャッ
シュ行の１つに対応する２ビット信号を記憶する。これ
らの２ビットは、図３のエンコーダＥＮＣによってコー
ド化され、ヒットが発生したときだけ有効である、ＨＩ
ＴＡ−Ｄ線のコード化された相等物である。ＭＲＵ１記
憶域は、最近に使用されたキャッシュ行Ａ−Ｄに関する
２ビット信号を記憶し、ＭＲＵ２記憶域は、その１つ前
に使用されたキャッシュ行Ａ−Ｄに関する２ビット信号
を記憶し、ＭＲＵ３記憶域は、その１つ前に使用された
キャッシュ行Ａ−Ｄに関する２ビット信号を記憶し、Ｌ
ＲＵ記憶アレイは、最も以前に使用されたキャッシュ行
Ａ−Ｄに関する２ビット信号を記憶する。したがって、
ＬＲＵモードでは、ＬＲＵ記憶域によって示される部分
Ａ−Ｄがアクセスされる。ＬＲＵ制御機構１５０は単に
ＬＲＵ記憶域に記憶された２ビット信号を出力し、それ
を４つのヒット信号に復号し、それをＬＷＬ制御機構２
００に送り、その部分に関するセクション選択信号とセ
ンス増幅器エネーブル信号が出力される。アレイが最初
に電源投入されるとき、ＬＲＵＡアレイ内のすべてのデ
ータはランダムであるが、電源投入時に有効ビットがク
リアされるので、すべてのデータ有効ビットは、そのキ
ャッシュ・アレイに記憶されたデータが無効であること
を示す。
【００４６】図１５ないし２３は、初期キャッシュ・ロ
ード時における単一の選択されたキャッシュ行上でのＬ
ＲＵ動作シーケンスの例を示す。この例では、ＬＲＵデ
ータは電源投入時にはすべてゼロと見なされる。各テー
ブルは、それぞれ当該の記憶域ＭＲＵ１、ＭＲＵ２、Ｍ
ＲＵ３、ＬＲＵに記憶された２ビット値ＭＳＢ、ＬＳＢ
を示す。以下の議論では、０，０の２ビット信号がキャ
ッシュ行Ａに対応し、信号０，１がキャッシュ行Ｂに対
応し、信号１，０がキャッシュ行Ｃに対応し、信号１，
１がキャッシュ行Ｄに対応するものとする。先に想定し
たように、電源投入時にすべてのＬＲＵデータは０，０
にある。これは図１５に示されている。図１６ないし１
９に示すように、選択されたセットはそれぞれキャッシ
ュ行Ａ、Ｃ、Ｂ、Ｄに順次書き込まれる。これが起こる
のは、初期キャッシュ・ロード中に有効性ビットがすべ
てオフであるためである。複数の有効性ビットがオフの
ときは、優先コード化を用いて順序を選択する。各キャ
ッシュ行がアクセスされるとき、ＬＲＵＡデータが実際
に１つのＬＲＵＡ記憶域から次のＬＲＵＡ記憶域に、す
なわちＭＲＵ１からＭＲＵ２に、ＭＲＵ２からＭＲＵ３
に、ＭＲＵ３からＬＲＵにシフトされることに留意され
たい。したがって、図１９に示すように、初期キャッシ
ュ・ロード動作の終了時に、ＭＲＵ１はキャッシュＤに
関する２ビット信号を記憶し、ＭＲＵ２はキャッシュ行
Ｂに関する信号を記憶し、ＭＲＵ３はキャッシュ行Ｃに
関する信号を記憶し、ＬＲＵはキャッシュ行Ａに関する
信号を記憶する。
ード時における単一の選択されたキャッシュ行上でのＬ
ＲＵ動作シーケンスの例を示す。この例では、ＬＲＵデ
ータは電源投入時にはすべてゼロと見なされる。各テー
ブルは、それぞれ当該の記憶域ＭＲＵ１、ＭＲＵ２、Ｍ
ＲＵ３、ＬＲＵに記憶された２ビット値ＭＳＢ、ＬＳＢ
を示す。以下の議論では、０，０の２ビット信号がキャ
ッシュ行Ａに対応し、信号０，１がキャッシュ行Ｂに対
応し、信号１，０がキャッシュ行Ｃに対応し、信号１，
１がキャッシュ行Ｄに対応するものとする。先に想定し
たように、電源投入時にすべてのＬＲＵデータは０，０
にある。これは図１５に示されている。図１６ないし１
９に示すように、選択されたセットはそれぞれキャッシ
ュ行Ａ、Ｃ、Ｂ、Ｄに順次書き込まれる。これが起こる
のは、初期キャッシュ・ロード中に有効性ビットがすべ
てオフであるためである。複数の有効性ビットがオフの
ときは、優先コード化を用いて順序を選択する。各キャ
ッシュ行がアクセスされるとき、ＬＲＵＡデータが実際
に１つのＬＲＵＡ記憶域から次のＬＲＵＡ記憶域に、す
なわちＭＲＵ１からＭＲＵ２に、ＭＲＵ２からＭＲＵ３
に、ＭＲＵ３からＬＲＵにシフトされることに留意され
たい。したがって、図１９に示すように、初期キャッシ
ュ・ロード動作の終了時に、ＭＲＵ１はキャッシュＤに
関する２ビット信号を記憶し、ＭＲＵ２はキャッシュ行
Ｂに関する信号を記憶し、ＭＲＵ３はキャッシュ行Ｃに
関する信号を記憶し、ＬＲＵはキャッシュ行Ａに関する
信号を記憶する。
【００４７】次いで、図２０ないし２２に示すように、
通常のキャッシュ動作中に同じセットの異なるキャッシ
ュ行Ａ−Ｄがアクセスされる。より詳しくは、図２１に
おいて、キャッシュ行Ｂは、以前には記憶域ＭＲＵ３に
記憶されていた（図２０参照）、キャッシュ行Ｂを表す
２ビット信号（以下では「標識」と称する）が今は記憶
域ＭＲＵ１に記憶され、以前はＭＲＵ２に記憶されてい
た標識がＭＲＵ３に移されるようにアクセスされること
に留意されたい。ただし、ＬＲＵデータは変化せず、以
前にはキャッシュ行Ｃに関する１，０標識を記憶してい
たＬＲＵ記憶域（図２０参照）とそのデータは図２１で
変化しないことに留意されたい。キャッシュ行Ｃは依然
として最も以前に使用されたキャッシュ行だからであ
る。したがって、本発明は、図２１のＬＲＵ記憶域でシ
フトを終らせるためのＬＲＵ制御回路を含む。言い換え
れば、本発明においては、現在アクセスされているキャ
ッシュ行の標識を以前に記憶していた記憶域またはそれ
より上にあるすべての記憶域が更新され、その記憶域よ
り下の記憶域は更新されない。図２０ないし２１に示し
た例では、現在アクセス中のキャッシュ・インデックス
行の表現を以前に記憶していた記憶域（部分Ｂに関する
表現を以前に記憶していたＭＲＵ３）より上にあるすべ
ての記憶域（ＭＲＵ１とＭＲＵ２）は更新され、３の記
憶域より下にある記憶域（ＬＲＵ）は更新されない。記
憶域が「上」または「下」にあると言うとき、最近使用
の減少する順序でキャッシュ行標識を記憶する記憶域を
参照していることに留意されたい。すなわち、ＭＲＵ１
はＭＲＵ２より「上」にあり、以下同様である。記憶域
はマスタ・ワード線に沿って所与の任意の順序で配置で
きるが、実際には、上記の論理関係を近似するレイアウ
トが好ましい（すなわち、図３に示すように、記憶域
は、隣接するビット線アドレスをもつような順序でマス
タ・ワード線に沿って配列される）。
通常のキャッシュ動作中に同じセットの異なるキャッシ
ュ行Ａ−Ｄがアクセスされる。より詳しくは、図２１に
おいて、キャッシュ行Ｂは、以前には記憶域ＭＲＵ３に
記憶されていた（図２０参照）、キャッシュ行Ｂを表す
２ビット信号（以下では「標識」と称する）が今は記憶
域ＭＲＵ１に記憶され、以前はＭＲＵ２に記憶されてい
た標識がＭＲＵ３に移されるようにアクセスされること
に留意されたい。ただし、ＬＲＵデータは変化せず、以
前にはキャッシュ行Ｃに関する１，０標識を記憶してい
たＬＲＵ記憶域（図２０参照）とそのデータは図２１で
変化しないことに留意されたい。キャッシュ行Ｃは依然
として最も以前に使用されたキャッシュ行だからであ
る。したがって、本発明は、図２１のＬＲＵ記憶域でシ
フトを終らせるためのＬＲＵ制御回路を含む。言い換え
れば、本発明においては、現在アクセスされているキャ
ッシュ行の標識を以前に記憶していた記憶域またはそれ
より上にあるすべての記憶域が更新され、その記憶域よ
り下の記憶域は更新されない。図２０ないし２１に示し
た例では、現在アクセス中のキャッシュ・インデックス
行の表現を以前に記憶していた記憶域（部分Ｂに関する
表現を以前に記憶していたＭＲＵ３）より上にあるすべ
ての記憶域（ＭＲＵ１とＭＲＵ２）は更新され、３の記
憶域より下にある記憶域（ＬＲＵ）は更新されない。記
憶域が「上」または「下」にあると言うとき、最近使用
の減少する順序でキャッシュ行標識を記憶する記憶域を
参照していることに留意されたい。すなわち、ＭＲＵ１
はＭＲＵ２より「上」にあり、以下同様である。記憶域
はマスタ・ワード線に沿って所与の任意の順序で配置で
きるが、実際には、上記の論理関係を近似するレイアウ
トが好ましい（すなわち、図３に示すように、記憶域
は、隣接するビット線アドレスをもつような順序でマス
タ・ワード線に沿って配列される）。
【００４８】図２２では、キャッシュ行Ａがアクセスさ
れて、標識をＭＲＵ２からＭＲＵ１に再ロードさせ、旧
ＭＲＵ１データをＭＲＵ２にロードさせる。この場合
も、シフトは、アクセスされたキャッシュ行の標識を以
前に記憶していたＭＲＵ２記憶域の下の記憶域であるＭ
ＲＵ３で停止することに留意されたい。
れて、標識をＭＲＵ２からＭＲＵ１に再ロードさせ、旧
ＭＲＵ１データをＭＲＵ２にロードさせる。この場合
も、シフトは、アクセスされたキャッシュ行の標識を以
前に記憶していたＭＲＵ２記憶域の下の記憶域であるＭ
ＲＵ３で停止することに留意されたい。
【００４９】図２２では、キャッシュ・ミス（たとえ
ば、インデックス・データの部分Ｂに対する）が検出さ
れた。この場合、ＬＲＵ記憶域は変化しない。後続サイ
クルでデータがメモリからキャッシュに移動するとき、
データ有効ビットが照会される。それらがすべて、キャ
ッシュ行Ａ−Ｄがすべて有効データを記憶していること
を示すと仮定すると、主メモリ・データが、図２２のＬ
ＲＵ記憶域で最も以前にアクセスされたデータを記憶し
ているものとして示されているキャッシュ行であった、
キャッシュ行Ｃに書き込まれることになる。この場合、
ＬＲＵ記憶域より「下の」記憶域はないので、ＬＲＵＡ
アレイ中のすべてのデータがシフトされることになる
（図２３を図２２と比較されたい）。
ば、インデックス・データの部分Ｂに対する）が検出さ
れた。この場合、ＬＲＵ記憶域は変化しない。後続サイ
クルでデータがメモリからキャッシュに移動するとき、
データ有効ビットが照会される。それらがすべて、キャ
ッシュ行Ａ−Ｄがすべて有効データを記憶していること
を示すと仮定すると、主メモリ・データが、図２２のＬ
ＲＵ記憶域で最も以前にアクセスされたデータを記憶し
ているものとして示されているキャッシュ行であった、
キャッシュ行Ｃに書き込まれることになる。この場合、
ＬＲＵ記憶域より「下の」記憶域はないので、ＬＲＵＡ
アレイ中のすべてのデータがシフトされることになる
（図２３を図２２と比較されたい）。
【００５０】図２４は、ＬＲＵ制御機構１５０の一部分
のハードウェア実施態様を示す回路構成図である。この
回路は、３個のマルチプレクサＭＵＸＡないしＭＵＸＣ
を含んでいる。これらのマルチプレクサの出力は、それ
ぞれ各ＬＲＵＡ記憶域ＭＲＵ２、ＭＲＵ３、ＬＲＵの２
ビット内容を制御する。各マルチプレクサは、それぞれ
のＬＲＵＡ記憶域に記憶されている現標識ならびにすぐ
上位のＬＲＵＡ記憶域の標識を入力として受け取る。す
なわち、たとえばＭＵＸＡはＭＲＵ１とＭＲＵ２に記憶
されている標識を受け取る。これらのマルチプレクサは
それぞれ制御信号Ｓ１ないしＳ３によって制御される。
図２５に示すように、現在ＭＲＵ１、ＭＲＵ２、ＭＲＵ
３に記憶されている各標識の最下位ビット（０）及び最
上位ビット（１）が、現在アクセスされているキャッシ
ュ行の標識の最下位ビットＣＵＲＲ（０）及び最上位ビ
ットＣＵＲＲ（１）と比較される。この回路は、排他的
ＯＲとＮＯＲの順次バンクからなる、結果として得られ
る信号Ｓ１ないしＳ３が比較に応じて状態を切り替え
る。たとえば、キャッシュ行Ｃが現在アクセスされてお
り、キャッシュ行Ｃの標識が現在ＭＲＵ３に記憶されて
いる場合、Ｃ標識はＭＲＵ１に記憶され、信号Ｓ１が立
ち上がって、ＭＵＸＡに、以前にＭＲＵ１に記憶されて
いた標識をＭＲＵ２に出力させ、信号Ｓ２が立ち上がっ
て、ＭＵＸＢに、以前にＭＲＵ２に記憶されていた標識
をＭＲＵ３に記憶させ、信号Ｓ３は（現在アクセスされ
ている行の標識が以前にＭＲＵ３に記憶されていた標識
と一致したので）低のままとなって、ＭＵＸＣはシフト
を起こさず、ＬＲＵ記憶域は以前に記憶していたのと同
じ標識を引き続き記憶することになる。ＬＲＵ制御機構
のこの実施態様は簡単で面積効率がよく、それによっ
て、データ妥当性検査を組み込んだ真のＬＲＵアルゴリ
ズムが使用しやすくなる。
のハードウェア実施態様を示す回路構成図である。この
回路は、３個のマルチプレクサＭＵＸＡないしＭＵＸＣ
を含んでいる。これらのマルチプレクサの出力は、それ
ぞれ各ＬＲＵＡ記憶域ＭＲＵ２、ＭＲＵ３、ＬＲＵの２
ビット内容を制御する。各マルチプレクサは、それぞれ
のＬＲＵＡ記憶域に記憶されている現標識ならびにすぐ
上位のＬＲＵＡ記憶域の標識を入力として受け取る。す
なわち、たとえばＭＵＸＡはＭＲＵ１とＭＲＵ２に記憶
されている標識を受け取る。これらのマルチプレクサは
それぞれ制御信号Ｓ１ないしＳ３によって制御される。
図２５に示すように、現在ＭＲＵ１、ＭＲＵ２、ＭＲＵ
３に記憶されている各標識の最下位ビット（０）及び最
上位ビット（１）が、現在アクセスされているキャッシ
ュ行の標識の最下位ビットＣＵＲＲ（０）及び最上位ビ
ットＣＵＲＲ（１）と比較される。この回路は、排他的
ＯＲとＮＯＲの順次バンクからなる、結果として得られ
る信号Ｓ１ないしＳ３が比較に応じて状態を切り替え
る。たとえば、キャッシュ行Ｃが現在アクセスされてお
り、キャッシュ行Ｃの標識が現在ＭＲＵ３に記憶されて
いる場合、Ｃ標識はＭＲＵ１に記憶され、信号Ｓ１が立
ち上がって、ＭＵＸＡに、以前にＭＲＵ１に記憶されて
いた標識をＭＲＵ２に出力させ、信号Ｓ２が立ち上がっ
て、ＭＵＸＢに、以前にＭＲＵ２に記憶されていた標識
をＭＲＵ３に記憶させ、信号Ｓ３は（現在アクセスされ
ている行の標識が以前にＭＲＵ３に記憶されていた標識
と一致したので）低のままとなって、ＭＵＸＣはシフト
を起こさず、ＬＲＵ記憶域は以前に記憶していたのと同
じ標識を引き続き記憶することになる。ＬＲＵ制御機構
のこの実施態様は簡単で面積効率がよく、それによっ
て、データ妥当性検査を組み込んだ真のＬＲＵアルゴリ
ズムが使用しやすくなる。
【００５１】尚、本願の発明の構成は、以下の様になっ
ている。 （１）集積回路チップ上に形成された、主記憶手段から
取り出したデータを記憶するためのキャッシュであっ
て、各行がそれぞれ、主メモリ・データを記憶するため
の第１記憶域内の第１の複数のメモリ・セルと、前記主
メモリ・データに対応するアクセス情報を記憶するため
の第２記憶域内の第２の複数のセルとを有し、前記第１
記憶域と第２記憶域がほぼ同じサイクル時間を有し、前
記第２記憶域が前記第１記憶域より前にアクセスされ
る、複数のインデックス行と、前記複数のインデックス
行のうちの選択された行に関する前記アクセス情報を受
け取って、前記複数のインデックス行のうちの所与の行
について、前記第１記憶域のアレイに記憶されている前
記主メモリ・データのいずれかにアクセスすべきかどう
かを検出する、第１の制御機構と、そのアクセス・サイ
クルが完了する前に前記複数のインデックス行のうちの
前記選択された行の前記第１記憶域のアレイの少くとも
一部分を選択的に非活動化するためのアレイ・制御機構
とを備えるキャッシュ。 （２）前記第２記憶域のアレイが、前記複数のインデッ
クス行の各行に少くとも１つのタグ・アドレスを記憶す
ることを特徴とする、（１）に記載のキャッシュ。 （３）前記第２記憶域のアレイが、前記複数のインデッ
クス行の各行に、前記第１記憶域のアレイ内の前記複数
のインデックス行のそれぞれに記憶された前記主メモリ
・データの有効性を示すビットを記憶することを特徴と
する、（２）に記載のキャッシュ。 （４）前記複数のインデックス行の各行が、それぞれ複
数のアドレス可能データ・ワードを含む、複数の主メモ
リ・データ・ワードを記憶することを特徴とする、
（３）に記載のキャッシュ。 （５）前記第２記憶域のアレイが、前記複数のインデッ
クス行の各行に、前記複数のインデックス行のそれぞれ
に記憶された前記複数の主メモリ・データ・ワードのそ
れぞれがどれだけ最近にアクセスされたかの相対指示を
与える複数のビットを記憶することを特徴とする、
（４）に記載のキャッシュ。 （６）プロセッサによってアクセスされるデータを記憶
するためのメモリであって、それぞれが１本のマスタ・
ワード線と、前記マスタ・ワード線に結合され、それに
よって制御される複数のローカル・ワード線とを含む、
複数のワード線と、前記マスタ・ワード線に結合された
第１の複数のメモリ・セルと、前記複数のローカル・ワ
ード線に結合され、前記プロセッサによってアクセスさ
れる複数のデータ・ワードを記憶する、第２の複数のメ
モリ・セルとを備え、前記第１の複数のメモリ・セルの
少くとも一部が、前記第２の複数のメモリ・セルによっ
て記憶される前記複数のデータ・ワードに対応するアク
セス情報を記憶することを特徴とする、メモリ。 （７）前記第１の複数のメモリ・セルが、少くとも１つ
のタグ・アドレスを記憶することを特徴とする、（６）
に記載のメモリ。 （８）前記第１の複数のメモリ・セルが、前記第２の複
数のメモリ・セルに記憶されているデータの有効性を示
す複数の有効性ビットを記憶することを特徴とする、
（６）に記載のメモリ。 （９）前記第２の複数のメモリ・セルが複数のデータ・
ワードを記憶し、前記第１の複数のメモリ・セルが、前
記複数のデータ・ワードのうちのどれが最も以前にアク
セスされたかを示す複数のビットを記憶することを特徴
とする、（８）に記載のメモリ。 （１０）複数のビット線と、それぞれ１本のマスタ・ワ
ード線と前記マスタ・ワード線に結合されそれによって
制御される複数のローカル・ワード線とを含む複数のワ
ード線とに結合され、メモリ・セルの少くとも一部が前
記マスタ・ワード線に直接結合され、残りのメモリ・セ
ルが前記複数のローカル・ワード線のそれぞれに結合さ
れている、複数のメモリ・セルと、所与のアクセス・サ
イクル中に前記マスタ・ワード線が複数存在し、そのう
ちの１本をエネーブルする、マスタ・ワード線駆動手段
と、前記複数のローカル・ワード線のうちでアクセスさ
れるものを選択し、前記複数のローカル・ワード線のう
ちの残りのものをディスエーブルする制御手段とを含む
メモリ・アレイ。 （１１）前記メモリ・アレイが、集積回路基板上に形成
され、前記マスタ・ワード線と前記複数のローカル・ワ
ード線のうちの少くとも１本が、前記複数のメモリ・セ
ルの少くとも一部の上に配置されていることを特徴とす
る、（１０）に記載のメモリ・アレイ。 （１２）前記マスタ・ワード線と前記複数のローカル・
ワード線のうちの少くとも所与の１本が共に、前記複数
のローカル・ワード線のうちの前記所与の１本に結合さ
れた前記複数のメモリ・セルのほぼすべての上に配置さ
れることを特徴とする、（１１）に記載のメモリ・アレ
イ。 （１３）前記マスタ・ワード線と前記複数のローカル・
ワード線のうちの前記選択された１本が、ほぼ平行に配
置されることを特徴とする、（１１）に記載のメモリ・
アレイ。 （１４）前記マスタ・ワード線に直接結合された前記複
数のメモリ・セルのうちの前記選択されたものの上に配
置された、前記マスタ・ワード線及び前記複数のローカ
ル・ワード線のうちの前記選択された１本の第１の部分
が、それぞれ前記マスタ・ワード線及び前記複数のロー
カル・ワード線のうちの前記選択された１本の残りの部
分から分離されることを特徴とする、（１３）に記載の
メモリ・アレイ。 （１５）前記マスタ・ワード線の前記残りの部分が、前
記複数のローカル・ワード線のうちの前記選択された１
本の前記第１部分に電気的に結合されることを特徴とす
る、（１４）に記載のメモリ・アレイ。 （１６）前記マスタ・ワード線の前記第１部分が、電源
電圧に接続されることを特徴とする、（１５）に記載の
メモリ・アレイ。 （１７）複数のメモリ・セルと、前記複数のメモリ・セ
ルの上に配置されそれに結合された、複数の供給電圧線
と、前記複数のメモリ・セルの上に配置された、複数の
マスタ・ワード線と、前記複数のメモリ・セルの上に配
置された複数のローカル・ワード線とを備え、前記複数
の供給電圧線と前記複数のマスタ・ワード線と前記複数
のローカル・ワード線がほぼ平行に配置され、前記複数
のマスタ・ワード線の各々が１組の前記複数のローカル
・ワード線に結合され、１組の前記複数のメモリ・セル
が前記１組の前記複数のローカル・ワード線のうちの１
本に結合され、前記複数のマスタ・ワード線の各々と前
記１組のローカル・ワード線のうちの少くとも１本とが
前記１組のローカル・ワード線のうちの前記の１本に結
合され、前記マスタ・ワード線の一部分がその残りの部
分から分離されて、前記供給電圧線のうちの１本に結合
されることを特徴とする、メモリ・アレイ。 （１８）前記複数のメモリ・セルのうちの少くとも一部
が、前記複数のマスタ・ワード線に結合されることを特
徴とする、（１７）に記載のメモリ・アレイ。 （１９）前記複数のメモリ・セルのうちの前記少くとも
一部が、複数のローカル・ワード線のその残りの部分か
ら分離されて、前記複数のマスタ・ワード線の前記残り
の部分に電気的に結合された部分に結合されることを特
徴とする、（１８）に記載のメモリ・アレイ。 （２０）さらに、複数の電力供給線と、前記複数のマス
タ・ワード線と前記複数の電力供給線と前記複数のロー
カル・ワード線の上に配置されそれらから分離されたメ
タラジ層とを含み、前記複数の電力供給線が全体として
前記複数のメモリ・セルをほぼ覆うように平行に配置さ
れて、前記メタラジ層から送信された信号からの信号遮
蔽を提供することを特徴とする、（１７）に記載のメモ
リ・アレイ。 （２１）中央演算処理装置と、データを記憶するための
主メモリと、それぞれ前記主メモリ内の選択された位置
からの複数のデータ・ワードを記憶する、複数のインデ
ックス行を有するキャッシュ装置とを備えるプロセッサ
・システムにおいて、前記主メモリから前記キャッシュ
に更新データ・ワードを書き込む方法であって、所与の
インデックス行について、前記複数のデータ・ワードの
うちに無効なものがあるかどうか判定し、あった場合は
前記所与のインデックスの、前記無効データ・ワードを
記憶している部分に前記更新データ・ワードを書き込む
ステップと、前記所与のインデックスの、前に前記無効
データ・ワードを記憶していた前記部分が、今は有効デ
ータを記憶していることを反映するように、前記所与の
インデックス行に関する第１のアクセス・データを更新
するステップと、前記複数のデータ・ワードがすべて前
記所与のインデックス行に関して有効であった場合に、
前記複数のデータ・ワードのうちのどれが前記中央演算
処理装置によって最も以前にアクセスされたかを決定
し、前記所与のインデックス行の前記最も以前にアクセ
スされたデータ・ワードを記憶している部分に前記更新
データ・ワードを書き込むステップと、前記所与のイン
デックス行の、前記最も以前にアクセスされたデータ・
ワードを前に記憶していた前記部分が最近にアクセスさ
れたことを反映し、前記所与のインデックス行上の、前
記複数のデータ・ワードのうちの異なるデータ・ワード
が、前記中央演算処理装置によって最も以前にアクセス
されたものになったことを示すように、前記所与のイン
デックス行に関する第２のアクセス・データを更新する
ステップとを含む方法。 （２２）前記所与のキャッシュ・インデックス行が、前
記第１アクセス・データを記憶することを特徴とする、
（２１）に記載の方法。 （２３）前記所与のキャッシュ・インデックス行が、前
記第２アクセス・データを記憶することを特徴とする、
（２２）に記載の方法。 （２４）前記第２アクセス・データが、前記所与のイン
デックス行のデータ・ワードを記憶するすべての部分の
最近の相対使用度を示し、前記第２アクセス・データを
更新する前記ステップが、前記所与のインデックス行
の、前記更新データ・ワードを記憶している部分が今は
最も最近に使用されたものであることを示すように、前
記第２アクセス・データの第１部分を更新するステップ
と、前記所与のインデックス行の、前には最も最近に使
用されたものとして示されていた部分が、今は２番目に
最近に使用されたものであることを示すように、前記第
２アクセス・データの第２部分を更新するステップと、
前記第２アクセス・データの所与の部分中のアクセス・
データが変化しなくなるまで、または、前記第２アクセ
ス・データの最終部分が更新されて前記所与のインデッ
クス行のどの部分が最も以前に使用されたかを示すよう
になるまで、前記アクセス・データの連続する部分に対
して次々に前記更新サイクルを継続するステップとを含
むことを特徴とする、（２１）に記載の方法。 （２５）キャッシュ・ミスの場合に、ｎ重セット連想式
キャッシュの所与のキャッシュ行の、主メモリ・データ
・ワードを含む部分を更新するＬＲＵ法を実行するため
のプロセッサ・システムであって、前記所与のキャッシ
ュ行のどの部分が無効データを記憶しているかを決定す
るための第１手段と、前記第１手段に応答して、前記所
与のキャッシュ行の無効データを記憶している部分に、
前記主メモリ・ワードを書き込むための第２手段とを備
え、前記所与のキャッシュ部分の前記部分がすべて有効
データを記憶している場合に、前記第１手段が、前記所
与のキャッシュ行の前記部分のうちのどれが最も以前に
アクセスされたデータを記憶しているかを決定し、前記
第２手段が、前記所与のキャッシュ行の最も以前にアク
セスされた部分に前記主メモリ・データ・ワードを書き
込み、さらに、前記所与のキャッシュ行の前記部分の使
用度を示すデータを記憶するための複数の記憶域を備
え、前記複数の記憶域のうちの第１のものが、前記所与
のインデックス行の前記部分のうちのどれが最も最近に
アクセスされたかを示し、前記複数の記憶域のうちの少
くとも第２のものが、前記所与のインデックス行の前記
部分のうちのどれが２番目に最近にアクセスされたかを
示し、前記複数の記憶域のうちの最後のものが、前記所
与のインデックス行の前記部分のうちのどれが最も以前
にアクセスされたかを示す、第３手段と、前記複数の記
憶域のそれぞれに結合された書込み入力を有する複数の
マルチプレクサ手段を含む、前記第３手段に記憶されて
いた前記データを更新するための第４手段とを備え、前
記マルチプレクサ手段の各々が、それぞれ前記複数の記
憶域のうちの先行する記憶域に記憶されていたデータを
第１入力として受け取り、前記複数の記憶域のうちその
書込み入力が結合されている前記それぞれの記憶域に記
憶されていたデータを第２入力として受け取り、前記第
１入力と第２入力が同じとき、前記複数のマルチプレク
サ手段のうちの所与のものが、前記第２入力をその出力
側で提供し、前記第１入力と第２入力が異なるときは前
記第１入力をその出力側で提供することを特徴とするプ
ロセッサ・システム。 （２６）前記データ・ワードが、前記主メモリから前記
キャッシュの前記所与のインデックス行の前記最も以前
に使用された部分に書き込まれたとき、前記第４手段
が、前記最終記憶域からのデータで前記第１記憶域を更
新することを特徴とする、（２５）に記載のプロセッサ
・システム。
ている。 （１）集積回路チップ上に形成された、主記憶手段から
取り出したデータを記憶するためのキャッシュであっ
て、各行がそれぞれ、主メモリ・データを記憶するため
の第１記憶域内の第１の複数のメモリ・セルと、前記主
メモリ・データに対応するアクセス情報を記憶するため
の第２記憶域内の第２の複数のセルとを有し、前記第１
記憶域と第２記憶域がほぼ同じサイクル時間を有し、前
記第２記憶域が前記第１記憶域より前にアクセスされ
る、複数のインデックス行と、前記複数のインデックス
行のうちの選択された行に関する前記アクセス情報を受
け取って、前記複数のインデックス行のうちの所与の行
について、前記第１記憶域のアレイに記憶されている前
記主メモリ・データのいずれかにアクセスすべきかどう
かを検出する、第１の制御機構と、そのアクセス・サイ
クルが完了する前に前記複数のインデックス行のうちの
前記選択された行の前記第１記憶域のアレイの少くとも
一部分を選択的に非活動化するためのアレイ・制御機構
とを備えるキャッシュ。 （２）前記第２記憶域のアレイが、前記複数のインデッ
クス行の各行に少くとも１つのタグ・アドレスを記憶す
ることを特徴とする、（１）に記載のキャッシュ。 （３）前記第２記憶域のアレイが、前記複数のインデッ
クス行の各行に、前記第１記憶域のアレイ内の前記複数
のインデックス行のそれぞれに記憶された前記主メモリ
・データの有効性を示すビットを記憶することを特徴と
する、（２）に記載のキャッシュ。 （４）前記複数のインデックス行の各行が、それぞれ複
数のアドレス可能データ・ワードを含む、複数の主メモ
リ・データ・ワードを記憶することを特徴とする、
（３）に記載のキャッシュ。 （５）前記第２記憶域のアレイが、前記複数のインデッ
クス行の各行に、前記複数のインデックス行のそれぞれ
に記憶された前記複数の主メモリ・データ・ワードのそ
れぞれがどれだけ最近にアクセスされたかの相対指示を
与える複数のビットを記憶することを特徴とする、
（４）に記載のキャッシュ。 （６）プロセッサによってアクセスされるデータを記憶
するためのメモリであって、それぞれが１本のマスタ・
ワード線と、前記マスタ・ワード線に結合され、それに
よって制御される複数のローカル・ワード線とを含む、
複数のワード線と、前記マスタ・ワード線に結合された
第１の複数のメモリ・セルと、前記複数のローカル・ワ
ード線に結合され、前記プロセッサによってアクセスさ
れる複数のデータ・ワードを記憶する、第２の複数のメ
モリ・セルとを備え、前記第１の複数のメモリ・セルの
少くとも一部が、前記第２の複数のメモリ・セルによっ
て記憶される前記複数のデータ・ワードに対応するアク
セス情報を記憶することを特徴とする、メモリ。 （７）前記第１の複数のメモリ・セルが、少くとも１つ
のタグ・アドレスを記憶することを特徴とする、（６）
に記載のメモリ。 （８）前記第１の複数のメモリ・セルが、前記第２の複
数のメモリ・セルに記憶されているデータの有効性を示
す複数の有効性ビットを記憶することを特徴とする、
（６）に記載のメモリ。 （９）前記第２の複数のメモリ・セルが複数のデータ・
ワードを記憶し、前記第１の複数のメモリ・セルが、前
記複数のデータ・ワードのうちのどれが最も以前にアク
セスされたかを示す複数のビットを記憶することを特徴
とする、（８）に記載のメモリ。 （１０）複数のビット線と、それぞれ１本のマスタ・ワ
ード線と前記マスタ・ワード線に結合されそれによって
制御される複数のローカル・ワード線とを含む複数のワ
ード線とに結合され、メモリ・セルの少くとも一部が前
記マスタ・ワード線に直接結合され、残りのメモリ・セ
ルが前記複数のローカル・ワード線のそれぞれに結合さ
れている、複数のメモリ・セルと、所与のアクセス・サ
イクル中に前記マスタ・ワード線が複数存在し、そのう
ちの１本をエネーブルする、マスタ・ワード線駆動手段
と、前記複数のローカル・ワード線のうちでアクセスさ
れるものを選択し、前記複数のローカル・ワード線のう
ちの残りのものをディスエーブルする制御手段とを含む
メモリ・アレイ。 （１１）前記メモリ・アレイが、集積回路基板上に形成
され、前記マスタ・ワード線と前記複数のローカル・ワ
ード線のうちの少くとも１本が、前記複数のメモリ・セ
ルの少くとも一部の上に配置されていることを特徴とす
る、（１０）に記載のメモリ・アレイ。 （１２）前記マスタ・ワード線と前記複数のローカル・
ワード線のうちの少くとも所与の１本が共に、前記複数
のローカル・ワード線のうちの前記所与の１本に結合さ
れた前記複数のメモリ・セルのほぼすべての上に配置さ
れることを特徴とする、（１１）に記載のメモリ・アレ
イ。 （１３）前記マスタ・ワード線と前記複数のローカル・
ワード線のうちの前記選択された１本が、ほぼ平行に配
置されることを特徴とする、（１１）に記載のメモリ・
アレイ。 （１４）前記マスタ・ワード線に直接結合された前記複
数のメモリ・セルのうちの前記選択されたものの上に配
置された、前記マスタ・ワード線及び前記複数のローカ
ル・ワード線のうちの前記選択された１本の第１の部分
が、それぞれ前記マスタ・ワード線及び前記複数のロー
カル・ワード線のうちの前記選択された１本の残りの部
分から分離されることを特徴とする、（１３）に記載の
メモリ・アレイ。 （１５）前記マスタ・ワード線の前記残りの部分が、前
記複数のローカル・ワード線のうちの前記選択された１
本の前記第１部分に電気的に結合されることを特徴とす
る、（１４）に記載のメモリ・アレイ。 （１６）前記マスタ・ワード線の前記第１部分が、電源
電圧に接続されることを特徴とする、（１５）に記載の
メモリ・アレイ。 （１７）複数のメモリ・セルと、前記複数のメモリ・セ
ルの上に配置されそれに結合された、複数の供給電圧線
と、前記複数のメモリ・セルの上に配置された、複数の
マスタ・ワード線と、前記複数のメモリ・セルの上に配
置された複数のローカル・ワード線とを備え、前記複数
の供給電圧線と前記複数のマスタ・ワード線と前記複数
のローカル・ワード線がほぼ平行に配置され、前記複数
のマスタ・ワード線の各々が１組の前記複数のローカル
・ワード線に結合され、１組の前記複数のメモリ・セル
が前記１組の前記複数のローカル・ワード線のうちの１
本に結合され、前記複数のマスタ・ワード線の各々と前
記１組のローカル・ワード線のうちの少くとも１本とが
前記１組のローカル・ワード線のうちの前記の１本に結
合され、前記マスタ・ワード線の一部分がその残りの部
分から分離されて、前記供給電圧線のうちの１本に結合
されることを特徴とする、メモリ・アレイ。 （１８）前記複数のメモリ・セルのうちの少くとも一部
が、前記複数のマスタ・ワード線に結合されることを特
徴とする、（１７）に記載のメモリ・アレイ。 （１９）前記複数のメモリ・セルのうちの前記少くとも
一部が、複数のローカル・ワード線のその残りの部分か
ら分離されて、前記複数のマスタ・ワード線の前記残り
の部分に電気的に結合された部分に結合されることを特
徴とする、（１８）に記載のメモリ・アレイ。 （２０）さらに、複数の電力供給線と、前記複数のマス
タ・ワード線と前記複数の電力供給線と前記複数のロー
カル・ワード線の上に配置されそれらから分離されたメ
タラジ層とを含み、前記複数の電力供給線が全体として
前記複数のメモリ・セルをほぼ覆うように平行に配置さ
れて、前記メタラジ層から送信された信号からの信号遮
蔽を提供することを特徴とする、（１７）に記載のメモ
リ・アレイ。 （２１）中央演算処理装置と、データを記憶するための
主メモリと、それぞれ前記主メモリ内の選択された位置
からの複数のデータ・ワードを記憶する、複数のインデ
ックス行を有するキャッシュ装置とを備えるプロセッサ
・システムにおいて、前記主メモリから前記キャッシュ
に更新データ・ワードを書き込む方法であって、所与の
インデックス行について、前記複数のデータ・ワードの
うちに無効なものがあるかどうか判定し、あった場合は
前記所与のインデックスの、前記無効データ・ワードを
記憶している部分に前記更新データ・ワードを書き込む
ステップと、前記所与のインデックスの、前に前記無効
データ・ワードを記憶していた前記部分が、今は有効デ
ータを記憶していることを反映するように、前記所与の
インデックス行に関する第１のアクセス・データを更新
するステップと、前記複数のデータ・ワードがすべて前
記所与のインデックス行に関して有効であった場合に、
前記複数のデータ・ワードのうちのどれが前記中央演算
処理装置によって最も以前にアクセスされたかを決定
し、前記所与のインデックス行の前記最も以前にアクセ
スされたデータ・ワードを記憶している部分に前記更新
データ・ワードを書き込むステップと、前記所与のイン
デックス行の、前記最も以前にアクセスされたデータ・
ワードを前に記憶していた前記部分が最近にアクセスさ
れたことを反映し、前記所与のインデックス行上の、前
記複数のデータ・ワードのうちの異なるデータ・ワード
が、前記中央演算処理装置によって最も以前にアクセス
されたものになったことを示すように、前記所与のイン
デックス行に関する第２のアクセス・データを更新する
ステップとを含む方法。 （２２）前記所与のキャッシュ・インデックス行が、前
記第１アクセス・データを記憶することを特徴とする、
（２１）に記載の方法。 （２３）前記所与のキャッシュ・インデックス行が、前
記第２アクセス・データを記憶することを特徴とする、
（２２）に記載の方法。 （２４）前記第２アクセス・データが、前記所与のイン
デックス行のデータ・ワードを記憶するすべての部分の
最近の相対使用度を示し、前記第２アクセス・データを
更新する前記ステップが、前記所与のインデックス行
の、前記更新データ・ワードを記憶している部分が今は
最も最近に使用されたものであることを示すように、前
記第２アクセス・データの第１部分を更新するステップ
と、前記所与のインデックス行の、前には最も最近に使
用されたものとして示されていた部分が、今は２番目に
最近に使用されたものであることを示すように、前記第
２アクセス・データの第２部分を更新するステップと、
前記第２アクセス・データの所与の部分中のアクセス・
データが変化しなくなるまで、または、前記第２アクセ
ス・データの最終部分が更新されて前記所与のインデッ
クス行のどの部分が最も以前に使用されたかを示すよう
になるまで、前記アクセス・データの連続する部分に対
して次々に前記更新サイクルを継続するステップとを含
むことを特徴とする、（２１）に記載の方法。 （２５）キャッシュ・ミスの場合に、ｎ重セット連想式
キャッシュの所与のキャッシュ行の、主メモリ・データ
・ワードを含む部分を更新するＬＲＵ法を実行するため
のプロセッサ・システムであって、前記所与のキャッシ
ュ行のどの部分が無効データを記憶しているかを決定す
るための第１手段と、前記第１手段に応答して、前記所
与のキャッシュ行の無効データを記憶している部分に、
前記主メモリ・ワードを書き込むための第２手段とを備
え、前記所与のキャッシュ部分の前記部分がすべて有効
データを記憶している場合に、前記第１手段が、前記所
与のキャッシュ行の前記部分のうちのどれが最も以前に
アクセスされたデータを記憶しているかを決定し、前記
第２手段が、前記所与のキャッシュ行の最も以前にアク
セスされた部分に前記主メモリ・データ・ワードを書き
込み、さらに、前記所与のキャッシュ行の前記部分の使
用度を示すデータを記憶するための複数の記憶域を備
え、前記複数の記憶域のうちの第１のものが、前記所与
のインデックス行の前記部分のうちのどれが最も最近に
アクセスされたかを示し、前記複数の記憶域のうちの少
くとも第２のものが、前記所与のインデックス行の前記
部分のうちのどれが２番目に最近にアクセスされたかを
示し、前記複数の記憶域のうちの最後のものが、前記所
与のインデックス行の前記部分のうちのどれが最も以前
にアクセスされたかを示す、第３手段と、前記複数の記
憶域のそれぞれに結合された書込み入力を有する複数の
マルチプレクサ手段を含む、前記第３手段に記憶されて
いた前記データを更新するための第４手段とを備え、前
記マルチプレクサ手段の各々が、それぞれ前記複数の記
憶域のうちの先行する記憶域に記憶されていたデータを
第１入力として受け取り、前記複数の記憶域のうちその
書込み入力が結合されている前記それぞれの記憶域に記
憶されていたデータを第２入力として受け取り、前記第
１入力と第２入力が同じとき、前記複数のマルチプレク
サ手段のうちの所与のものが、前記第２入力をその出力
側で提供し、前記第１入力と第２入力が異なるときは前
記第１入力をその出力側で提供することを特徴とするプ
ロセッサ・システム。 （２６）前記データ・ワードが、前記主メモリから前記
キャッシュの前記所与のインデックス行の前記最も以前
に使用された部分に書き込まれたとき、前記第４手段
が、前記最終記憶域からのデータで前記第１記憶域を更
新することを特徴とする、（２５）に記載のプロセッサ
・システム。
【００５２】
【発明の効果】本発明によれば、電力消費量が減るよう
な形でデータと関連アクセス情報の両方を記憶する、統
合型キャッシュが提供され、真のＬＲＵキャッシュ更新
手順を提供する、統合型キャッシュ・アーキテクチャが
提供され、キャッシュのサイクル時間を増加させない、
ＬＲＵキャッシュ更新手順の簡単なハードウェア実施態
様が提供され、マイクロプロセッサ上の他の機能ブロッ
クからの上にある相互接続メタライゼーションをサポー
トするために本発明の統合型キャッシュ上の金属線のレ
イアウトが最適化される。さらに本発明によれば、チッ
プ上の利用可能な面積に適合するように、本発明のキャ
ッシュの様々な寸法態様の調整が容易に行える。
な形でデータと関連アクセス情報の両方を記憶する、統
合型キャッシュが提供され、真のＬＲＵキャッシュ更新
手順を提供する、統合型キャッシュ・アーキテクチャが
提供され、キャッシュのサイクル時間を増加させない、
ＬＲＵキャッシュ更新手順の簡単なハードウェア実施態
様が提供され、マイクロプロセッサ上の他の機能ブロッ
クからの上にある相互接続メタライゼーションをサポー
トするために本発明の統合型キャッシュ上の金属線のレ
イアウトが最適化される。さらに本発明によれば、チッ
プ上の利用可能な面積に適合するように、本発明のキャ
ッシュの様々な寸法態様の調整が容易に行える。
【図１】本発明の第１の実施例によるマイクロプロセッ
サ・チップの構成図である。
サ・チップの構成図である。
【図２】本発明の第２の実施例による第２のマイクロプ
ロセッサ・チップの構成図である。
ロセッサ・チップの構成図である。
【図３】アクセス・アドレスがキャッシュ内のタグ、有
効性はデータ及びインデックス・データにどのようにア
クセスするかを示す、本発明の統合型キャッシュの論理
構成図である。
効性はデータ及びインデックス・データにどのようにア
クセスするかを示す、本発明の統合型キャッシュの論理
構成図である。
【図４】本発明のメモリ・アレイのマスタ／ローカル・
ワード線配置を示す概略図である。
ワード線配置を示す概略図である。
【図５】図４のデータ・アレイ部分の簡略化した上面図
である。
である。
【図６】図４のタグ・アレイ部分の簡略化した上面図で
ある。
ある。
【図７】図１に示したマイクロプロセッサ・チップの一
部分の上面図である。
部分の上面図である。
【図８】図４に示したセルＡの概略回路図である。
【図９】図４に示したセルＣの概略回路図である。
【図１０】図３のＬＷＬ制御機構の概略回路図である。
【図１１】アレイのレイアウト及びエネーブル信号の受
信を示す、図３のデータ・アレイのより詳細な図であ
る。
信を示す、図３のデータ・アレイのより詳細な図であ
る。
【図１２】図４のローカル・ワード線ドライバの概略回
路図である。
路図である。
【図１３】図４のセンス増幅器の概略回路図である。
【図１４】図４に示したアレイのマスタ・ワード線及び
ローカル・ワード線の相対アクセス・タイミングを示す
簡略化したタイミング図である。
ローカル・ワード線の相対アクセス・タイミングを示す
簡略化したタイミング図である。
【図１５】順次アクセス・サイクルに関するＬＲＵＡア
レイ内のデータの更新を示す一連の表の１つである。
レイ内のデータの更新を示す一連の表の１つである。
【図１６】順次アクセス・サイクルに関するＬＲＵＡア
レイ内のデータの更新を示す一連の表の１つである。
レイ内のデータの更新を示す一連の表の１つである。
【図１７】順次アクセス・サイクルに関するＬＲＵＡア
レイ内のデータの更新を示す一連の表の１つである。
レイ内のデータの更新を示す一連の表の１つである。
【図１８】順次アクセス・サイクルに関するＬＲＵＡア
レイ内のデータの更新を示す一連の表の１つである。
レイ内のデータの更新を示す一連の表の１つである。
【図１９】順次アクセス・サイクルに関するＬＲＵＡア
レイ内のデータの更新を示す一連の表の１つである。
レイ内のデータの更新を示す一連の表の１つである。
【図２０】順次アクセス・サイクルに関するＬＲＵＡア
レイ内のデータの更新を示す一連の表の１つである。
レイ内のデータの更新を示す一連の表の１つである。
【図２１】順次アクセス・サイクルに関するＬＲＵＡア
レイ内のデータの更新を示す一連の表の１つである。
レイ内のデータの更新を示す一連の表の１つである。
【図２２】順次アクセス・サイクルに関するＬＲＵＡア
レイ内のデータの更新を示す一連の表の１つである。
レイ内のデータの更新を示す一連の表の１つである。
【図２３】順次アクセス・サイクルに関するＬＲＵＡア
レイ内のデータの更新を示す一連の表の１つである。
レイ内のデータの更新を示す一連の表の１つである。
【図２４】図３に示すＬＲＵ制御機構の回路構成図であ
る。
る。
【図２５】図２４に示すｍｕｘ制御信号の生成を示す回
路図である。
路図である。
１０ 集積回路チップ ２０ 中央演算処理装置（ＣＰＵ） ２２ 実行ユニット ２４ バス・ユニット（ＢＵ） ３０ メモリ管理ユニット（ＭＭＵ） ４０ キャッシュ記憶域 ５０ データ・バス ５２ 主メモリ ５４ 周回装置 ５６ コプロセッサ ５８ 専用メモリ・バス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デーヴィッド・ウィルズ・ミルトン アメリカ合衆国05489 バーモント州アン ダーヒル アール・アール・ナンバー１ ボックス8060
Claims (26)
- 【請求項１】集積回路チップ上に形成された、主記憶手
段から取り出したデータを記憶するためのキャッシュで
あって、 各行がそれぞれ、主メモリ・データを記憶するための第
１記憶域内の第１の複数のメモリ・セルと、前記主メモ
リ・データに対応するアクセス情報を記憶するための第
２記憶域内の第２の複数のセルとを有し、前記第１記憶
域と第２記憶域がほぼ同じサイクル時間を有し、前記第
２記憶域が前記第１記憶域より前にアクセスされる、複
数のインデックス行と、 前記複数のインデックス行のうちの選択された行に関す
る前記アクセス情報を受け取って、前記複数のインデッ
クス行のうちの所与の行について、前記第１記憶域のア
レイに記憶されている前記主メモリ・データのいずれか
にアクセスすべきかどうかを検出する、第１の制御機構
と、 そのアクセス・サイクルが完了する前に前記複数のイン
デックス行のうちの前記選択された行の前記第１記憶域
のアレイの少くとも一部分を選択的に非活動化するため
のアレイ・制御機構とを備えるキャッシュ。 - 【請求項２】前記第２記憶域のアレイが、前記複数のイ
ンデックス行の各行に少くとも１つのタグ・アドレスを
記憶することを特徴とする、請求項１に記載のキャッシ
ュ。 - 【請求項３】前記第２記憶域のアレイが、前記複数のイ
ンデックス行の各行に、前記第１記憶域のアレイ内の前
記複数のインデックス行のそれぞれに記憶された前記主
メモリ・データの有効性を示すビットを記憶することを
特徴とする、請求項２に記載のキャッシュ。 - 【請求項４】前記複数のインデックス行の各行が、それ
ぞれ複数のアドレス可能データ・ワードを含む、複数の
主メモリ・データ・ワードを記憶することを特徴とす
る、請求項３に記載のキャッシュ。 - 【請求項５】前記第２記憶域のアレイが、前記複数のイ
ンデックス行の各行に、前記複数のインデックス行のそ
れぞれに記憶された前記複数の主メモリ・データ・ワー
ドのそれぞれがどれだけ最近にアクセスされたかの相対
指示を与える複数のビットを記憶することを特徴とす
る、請求項４に記載のキャッシュ。 - 【請求項６】プロセッサによってアクセスされるデータ
を記憶するためのメモリであって、 それぞれが１本のマスタ・ワード線と、前記マスタ・ワ
ード線に結合され、それによって制御される複数のロー
カル・ワード線とを含む、複数のワード線と、 前記マスタ・ワード線に結合された第１の複数のメモリ
・セルと、 前記複数のローカル・ワード線に結合され、前記プロセ
ッサによってアクセスされる複数のデータ・ワードを記
憶する、第２の複数のメモリ・セルとを備え、 前記第１の複数のメモリ・セルの少くとも一部が、前記
第２の複数のメモリ・セルによって記憶される前記複数
のデータ・ワードに対応するアクセス情報を記憶するこ
とを特徴とする、メモリ。 - 【請求項７】前記第１の複数のメモリ・セルが、少くと
も１つのタグ・アドレスを記憶することを特徴とする、
請求項６に記載のメモリ。 - 【請求項８】前記第１の複数のメモリ・セルが、前記第
２の複数のメモリ・セルに記憶されているデータの有効
性を示す複数の有効性ビットを記憶することを特徴とす
る、請求項６に記載のメモリ。 - 【請求項９】前記第２の複数のメモリ・セルが複数のデ
ータ・ワードを記憶し、前記第１の複数のメモリ・セル
が、前記複数のデータ・ワードのうちのどれが最も以前
にアクセスされたかを示す複数のビットを記憶すること
を特徴とする、請求項８に記載のメモリ。 - 【請求項１０】複数のビット線と、それぞれ１本のマス
タ・ワード線と前記マスタ・ワード線に結合されそれに
よって制御される複数のローカル・ワード線とを含む複
数のワード線とに結合され、メモリ・セルの少くとも一
部が前記マスタ・ワード線に直接結合され、残りのメモ
リ・セルが前記複数のローカル・ワード線のそれぞれに
結合されている、複数のメモリ・セルと、 所与のアクセス・サイクル中に前記マスタ・ワード線が
複数存在し、そのうちの１本をエネーブルする、マスタ
・ワード線駆動手段と、 前記複数のローカル・ワード線のうちでアクセスされる
ものを選択し、前記複数のローカル・ワード線のうちの
残りのものをディスエーブルする制御手段とを含むメモ
リ・アレイ。 - 【請求項１１】前記メモリ・アレイが、集積回路基板上
に形成され、前記マスタ・ワード線と前記複数のローカ
ル・ワード線のうちの少くとも１本が、前記複数のメモ
リ・セルの少くとも一部の上に配置されていることを特
徴とする、請求項１０に記載のメモリ・アレイ。 - 【請求項１２】前記マスタ・ワード線と前記複数のロー
カル・ワード線のうちの少くとも所与の１本が共に、前
記複数のローカル・ワード線のうちの前記所与の１本に
結合された前記複数のメモリ・セルのほぼすべての上に
配置されることを特徴とする、請求項１１に記載のメモ
リ・アレイ。 - 【請求項１３】前記マスタ・ワード線と前記複数のロー
カル・ワード線のうちの前記選択された１本が、ほぼ平
行に配置されることを特徴とする、請求項１１に記載の
メモリ・アレイ。 - 【請求項１４】前記マスタ・ワード線に直接結合された
前記複数のメモリ・セルのうちの前記選択されたものの
上に配置された、前記マスタ・ワード線及び前記複数の
ローカル・ワード線のうちの前記選択された１本の第１
の部分が、それぞれ前記マスタ・ワード線及び前記複数
のローカル・ワード線のうちの前記選択された１本の残
りの部分から分離されることを特徴とする、請求項１３
に記載のメモリ・アレイ。 - 【請求項１５】前記マスタ・ワード線の前記残りの部分
が、前記複数のローカル・ワード線のうちの前記選択さ
れた１本の前記第１部分に電気的に結合されることを特
徴とする、請求項１４に記載のメモリ・アレイ。 - 【請求項１６】前記マスタ・ワード線の前記第１部分
が、電源電圧に接続されることを特徴とする、請求項１
５に記載のメモリ・アレイ。 - 【請求項１７】複数のメモリ・セルと、 前記複数のメモリ・セルの上に配置されそれに結合され
た、複数の供給電圧線と、 前記複数のメモリ・セルの上に配置された、複数のマス
タ・ワード線と、 前記複数のメモリ・セルの上に配置された複数のローカ
ル・ワード線とを備え、 前記複数の供給電圧線と前記複数のマスタ・ワード線と
前記複数のローカル・ワード線がほぼ平行に配置され、
前記複数のマスタ・ワード線の各々が１組の前記複数の
ローカル・ワード線に結合され、１組の前記複数のメモ
リ・セルが前記１組の前記複数のローカル・ワード線の
うちの１本に結合され、前記複数のマスタ・ワード線の
各々と前記１組のローカル・ワード線のうちの少くとも
１本とが前記１組のローカル・ワード線のうちの前記の
１本に結合され、前記マスタ・ワード線の一部分がその
残りの部分から分離されて、前記供給電圧線のうちの１
本に結合されることを特徴とする、メモリ・アレイ。 - 【請求項１８】前記複数のメモリ・セルのうちの少くと
も一部が、前記複数のマスタ・ワード線に結合されるこ
とを特徴とする、請求項１７に記載のメモリ・アレイ。 - 【請求項１９】前記複数のメモリ・セルのうちの前記少
くとも一部が、複数のローカル・ワード線のその残りの
部分から分離されて、前記複数のマスタ・ワード線の前
記残りの部分に電気的に結合された部分に結合されるこ
とを特徴とする、請求項１８に記載のメモリ・アレイ。 - 【請求項２０】さらに、複数の電力供給線と、前記複数
のマスタ・ワード線と前記複数の電力供給線と前記複数
のローカル・ワード線の上に配置されそれらから分離さ
れたメタラジ層とを含み、前記複数の電力供給線が全体
として前記複数のメモリ・セルをほぼ覆うように平行に
配置されて、前記メタラジ層から送信された信号からの
信号遮蔽を提供することを特徴とする、請求項１７に記
載のメモリ・アレイ。 - 【請求項２１】中央演算処理装置と、データを記憶する
ための主メモリと、それぞれ前記主メモリ内の選択され
た位置からの複数のデータ・ワードを記憶する、複数の
インデックス行を有するキャッシュ装置とを備えるプロ
セッサ・システムにおいて、前記主メモリから前記キャ
ッシュに更新データ・ワードを書き込む方法であって、 所与のインデックス行について、前記複数のデータ・ワ
ードのうちに無効なものがあるかどうか判定し、あった
場合は前記所与のインデックスの、前記無効データ・ワ
ードを記憶している部分に前記更新データ・ワードを書
き込むステップと、 前記所与のインデックスの、前に前記無効データ・ワー
ドを記憶していた前記部分が、今は有効データを記憶し
ていることを反映するように、前記所与のインデックス
行に関する第１のアクセス・データを更新するステップ
と、 前記複数のデータ・ワードがすべて前記所与のインデッ
クス行に関して有効であった場合に、前記複数のデータ
・ワードのうちのどれが前記中央演算処理装置によって
最も以前にアクセスされたかを決定し、前記所与のイン
デックス行の前記最も以前にアクセスされたデータ・ワ
ードを記憶している部分に前記更新データ・ワードを書
き込むステップと、 前記所与のインデックス行の、前記最も以前にアクセス
されたデータ・ワードを前に記憶していた前記部分が最
近にアクセスされたことを反映し、前記所与のインデッ
クス行上の、前記複数のデータ・ワードのうちの異なる
データ・ワードが、前記中央演算処理装置によって最も
以前にアクセスされたものになったことを示すように、
前記所与のインデックス行に関する第２のアクセス・デ
ータを更新するステップとを含む方法。 - 【請求項２２】前記所与のキャッシュ・インデックス行
が、前記第１アクセス・データを記憶することを特徴と
する、請求項２１に記載の方法。 - 【請求項２３】前記所与のキャッシュ・インデックス行
が、前記第２アクセス・データを記憶することを特徴と
する、請求項２２に記載の方法。 - 【請求項２４】前記第２アクセス・データが、前記所与
のインデックス行のデータ・ワードを記憶するすべての
部分の最近の相対使用度を示し、 前記第２アクセス・データを更新する前記ステップが、 前記所与のインデックス行の、前記更新データ・ワード
を記憶している部分が今は最も最近に使用されたもので
あることを示すように、前記第２アクセス・データの第
１部分を更新するステップと、 前記所与のインデックス行の、前には最も最近に使用さ
れたものとして示されていた部分が、今は２番目に最近
に使用されたものであることを示すように、前記第２ア
クセス・データの第２部分を更新するステップと、 前記第２アクセス・データの所与の部分中のアクセス・
データが変化しなくなるまで、または、前記第２アクセ
ス・データの最終部分が更新されて前記所与のインデッ
クス行のどの部分が最も以前に使用されたかを示すよう
になるまで、前記アクセス・データの連続する部分に対
して次々に前記更新サイクルを継続するステップとを含
むことを特徴とする、請求項２１に記載の方法。 - 【請求項２５】キャッシュ・ミスの場合に、ｎ重セット
連想式キャッシュの所与のキャッシュ行の、主メモリ・
データ・ワードを含む部分を更新するＬＲＵ法を実行す
るためのプロセッサ・システムであって、 前記所与のキャッシュ行のどの部分が無効データを記憶
しているかを決定するための第１手段と、 前記第１手段に応答して、前記所与のキャッシュ行の無
効データを記憶している部分に、前記主メモリ・ワード
を書き込むための第２手段とを備え、 前記所与のキャッシュ部分の前記部分がすべて有効デー
タを記憶している場合に、前記第１手段が、前記所与の
キャッシュ行の前記部分のうちのどれが最も以前にアク
セスされたデータを記憶しているかを決定し、 前記第２手段が、前記所与のキャッシュ行の最も以前に
アクセスされた部分に前記主メモリ・データ・ワードを
書き込み、 さらに、前記所与のキャッシュ行の前記部分の使用度を
示すデータを記憶するための複数の記憶域を備え、前記
複数の記憶域のうちの第１のものが、前記所与のインデ
ックス行の前記部分のうちのどれが最も最近にアクセス
されたかを示し、前記複数の記憶域のうちの少くとも第
２のものが、前記所与のインデックス行の前記部分のう
ちのどれが２番目に最近にアクセスされたかを示し、前
記複数の記憶域のうちの最後のものが、前記所与のイン
デックス行の前記部分のうちのどれが最も以前にアクセ
スされたかを示す、第３手段と、 前記複数の記憶域のそれぞれに結合された書込み入力を
有する複数のマルチプレクサ手段を含む、前記第３手段
に記憶されていた前記データを更新するための第４手段
とを備え、 前記マルチプレクサ手段の各々が、それぞれ前記複数の
記憶域のうちの先行する記憶域に記憶されていたデータ
を第１入力として受け取り、前記複数の記憶域のうちそ
の書込み入力が結合されている前記それぞれの記憶域に
記憶されていたデータを第２入力として受け取り、前記
第１入力と第２入力が同じとき、前記複数のマルチプレ
クサ手段のうちの所与のものが、前記第２入力をその出
力側で提供し、前記第１入力と第２入力が異なるときは
前記第１入力をその出力側で提供することを特徴とする
プロセッサ・システム。 - 【請求項２６】前記データ・ワードが、前記主メモリか
ら前記キャッシュの前記所与のインデックス行の前記最
も以前に使用された部分に書き込まれたとき、 前記第４手段が、前記最終記憶域からのデータで前記第
１記憶域を更新することを特徴とする、請求項２５に記
載のプロセッサ・システム。
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| US6077693A | 1993-05-11 | 1993-05-11 | |
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|---|---|---|---|
| JP28379797A Expired - Fee Related JP3277145B2 (ja) | 1993-05-11 | 1997-10-16 | メモリ・アレイ |
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