JPH10177519A - 統合されたプロセッサ・メモリ装置 - Google Patents

統合されたプロセッサ・メモリ装置

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JPH10177519A
JPH10177519A JP9187286A JP18728697A JPH10177519A JP H10177519 A JPH10177519 A JP H10177519A JP 9187286 A JP9187286 A JP 9187286A JP 18728697 A JP18728697 A JP 18728697A JP H10177519 A JPH10177519 A JP H10177519A
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bank
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main memory
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JP9187286A
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Ashley Saulsbury
アシュレイ・ソールズバリー
Andreas Nowatzyk
アンドレアス・ノアズィック
Fong Pong
フォン・ポン
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Sun Microsystems Inc
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Abstract

(57)【要約】 【課題】 メイン・メモリ、ＣＰＵ及び全幅のキャッシ
ュを具備することによってメモリの壁の問題を解決する
統合されたプロセッサ／メモリ装置を得ること。 【解決手段】 メイン・メモリはメイン・メモリ・バン
クを有し、各メイン・メモリ・バンクはワードの行をス
トアする。行は所定ワード数の幅である。各キャッシュ
・ラインは、対応するメイン・メモリ・バンクにおいて
対応する行を有する。キャッシュ・ラインは所定ワード
数の幅である。ＣＰＵが対応するメイン・メモリ・バン
クのアドレス空間のアドレスを送出すると、キャッシュ
・バンクはこのアドレスとキャッシュ・ラインのタグか
らキャッシュ・バンク・ヒットが生じたか、あるいはキ
ャッシュ・ミスが生じたかを判定する。キャッシュ・バ
ンク・ミスが生ずると、キャッシュ・バンクはキャッシ
ュ・ラインのヴィクティム・キャッシュ・ラインを送出
されたアドレスによって指定された対応するメモリ・バ
ンクの対応する行を有する新しいキャッシュ・ラインで
置き換える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般にオンチップ
のキャッシュとオンチップのメイン・メモリを有する統
合されたプロセッサ・メモリ（Ｐ／Ｍ）装置に係り、特
にオンチップのメイン・メモリと同じ幅（すなわち全
幅）のキャッシュを有するＰ／Ｍ装置に関する。
【０００２】
【従来の技術】従来プロセッサとメモリ装置の開発は別
々に進められて来た。プロセス技術、回路設計及び集積
チップ（ＩＣ）体系の進歩によって、プロセッサの速度
とメモリの容量は指数関数的に増大した。しかし、メモ
リ装置の遅延は劇的には改善されず、アクセス・タイム
はますますプロセッサの性能に対する制限要因となって
きつつある。このことは、メモリの壁として知られてい
る問題であり、ウィリアム・Ａ・ウルフ（William A. w
ulf）及びサリー・Ａ・マッキー（Sally A. Mckee）に
よる「メモリの壁の打開：明白なものとの関連」（Hitt
ing the Memory Wall: Implication of the Obviou
s），ＡＣＭコンピュータ・アーキテクチャー・ニュー
スVol．２３， No. １，１９９５年３月，に詳細に記載
されており、参照により明細書に組み込まれるものとす
る。
【０００３】階層化されたキャッシュを介して外部のオ
フチップのメイン・メモリにインターフェースする複雑
なスーパー・スカラー中央処理装置（ＣＰＵ）を用いる
現在の高性能プロセッサは特にこのメモリの壁の問題に
影響される。事実、このＣＰＵ中心の設計方法ではＣＰ
Ｕとメモリとの間の速度のギャップを埋めるのに多大な
電力とチップ領域を必要とする。
【０００４】かかるメモリの壁の問題の解決の努力は、
数段階のキャッシュをメモリ・システムに追加して、小
型で高速なスタティック・ランダム・アクセス・メモリ
（ＳＲＡＭ）によりＣＰＵに低遅延でデータを与えるよ
うにすることによって行われている。プリフェッチや適
切なコード・スケジュールのような遅延隠しの技術と組
み合わせることによって、キャッシュが十分活用できる
局所性を持つアプリケーションに対しては高性能プロセ
ッサを妥当な効率で動作させることが可能である。しか
し、キャッシュにうまく適合するアプリケーションにつ
いては劇的なパフォーマンスを達成するけれども、これ
らのプロセッサはますますアプリケーションに対する依
存性が高くなってしまった。例えば、ＣＡＤプログラ
ム、データベース・アプリケーションあるいは科学技術
アプリケーションは、しばしばＣＰＵベースの高速度の
期待から大きくはずれることがある。
【０００５】更に、ＣＰＵ中心の設計方式によって、深
いパイプラインを有する非常に複雑なスーパー・スカラ
ー・プロセッサがもたらされた。順不同実行やレジスタ
・スコアボード等の複雑さの多くはメモリ・システムの
遅延隠しのためである。さらに、これらのプロセッサは
外部のメイン・メモリと通信するためにキャッシュ、コ
ントローラおよびデータ・パスに関する膨大なサポート
・ロジックを必要とする。これによって、コスト、消費
電力及び設計の複雑さがかなり増大する。
【０００６】スーパー・スカラー・プロセッサを完全に
利用するためには、大きなメモリ・システムが必要であ
る。この結果、ＣＰＵとメイン・メモリの間の距離が長
くなるというボトルネックが生ずることになる。特に、
パッケージングや接続制限事項によって、利用可能なメ
モリ帯域幅を減少させるインターフェース及びチップ境
界が増加してしまう。
【０００７】しかし、プロセッサとメモリ装置を統合す
ることによって、ＣＰＵ中心の設計方式の問題の大半が
避けられる。更に、そうすることによって、単一チップ
設計の技術的制約を効果的に補償する多くの利点が生ず
る。
【０００８】
【発明が解決しようとする課題】特に、ＣＰＵ中心のプ
ロセッサ設計においては、命令とキャッシュ・ラインの
幅はメイン・メモリの幅よりもかなり狭い。これは主と
して、オフチップのメイン・メモリからこれらのキャッ
シュ・ラインにフィルするための時間によってプロセッ
サのメモリ・インターフェースで厳しい２次衝突効果(s
econd order contention effects）が生ずるためであ
る。この結果、このような全幅より小さな幅のキャッシ
ュでは、命令とデータ・スリームに関してしばしば高い
空間的局所性の利点を活用できない。
【０００９】従って、多くのアプリケーションで命令と
データ・ストリームに関して存在する空間的局所性の利
点を活用できる全幅の、命令とデータ用のキャッシュが
必要となる。更に、１９９６年７月１日出願のアシュレ
イ・サウルスバリ（Ashley Saulsbuly）、アンドレ・ノ
ワチク（Andreas Nowatzyk）、及びフォン・ポン（Fong
Pong）による「ヴィクティム・データ・キャッシュを
有する統合されたプロセッサ・メモリ装置（INTEGRATED
PROCESSOR/MEMORY DEVICE WITH VICTIM DATACACHE）」
という標題の対応米国特許出願第６７５２７２号（代理
人整理番号第Ａ−６３５００/GSW/SMK）であり、この明
細書内に参照して組み込まれているものにおいて、ヴィ
クティム(犠牲)・データ・キャッシュを用いて更に全幅
のデータ・キャッシュのミス率を改善することが記載さ
れ、クレームされている。
【００１０】
【課題を解決するための手段】まとめると、本発明は、
統合されたプロセッサ・メモリ装置に関するものであ
り、メイン・メモリ、ＣＰＵ及び全幅のキャッシュを備
える。
【００１１】メイン・メモリは、所定のアドレス空間を
有し、メイン・メモリ・バンクを有する。各メイン・メ
モリ・バンクはアドレス空間の対応する部分を占め、ア
ドレス空間の対応部分におけるアドレスを有するメモリ
位置にワードの行をストアする。行は所定ワード数の幅
である。
【００１２】キャッシュはキャッシュ・バンクを有す
る。キャッシュ・バンクはそれぞれメイン・メモリ・バ
ンクの中の対応するメイン・メモリ・バンク及びＣＰＵ
に結合されている。各キャッシュ・バンクはキャッシュ
・バンク・ライン・ストレージ、キャッシュ・バンク・
タグ・ストレージ及びキャッシュ・バンク・ロジックを
具備する。キャッシュ・バンク・ライン・ストレージは
対応するメイン・メモリ・バンクに結合され、ワードの
１つ以上のキャッシュ・ラインをストアする。各キャッ
シュ・ラインは対応するメイン・メモリ・バンクにおけ
る対応する行を有する。キャッシュ・ラインは所定ワー
ド数の幅である。キャッシュ・バンク・タグ・ストレー
ジは各キャッシュ・ラインの対応するタグをストアす
る。各タグは対応するキャッシュ・ラインの対応するメ
モリ・バンクの行を識別する。キャッシュ・バンク・ロ
ジックはＣＰＵ、対応するメモリ・バンク及びキャッシ
ュ・ストレージに結合される。ＣＰＵが対応するメイン
・メモリ・バンクのアドレス空間内のアドレスを発する
と、キャッシュ・バンク・ロジックはそのアドレスとキ
ャッシュ・ラインのタグからキャッシュ・バンク・ライ
ン・ストレージ内でキャッシュ・バンク・ヒットが起こ
ったか、あるいはキャッシュ・ミスが起こったかを判定
する。キャッシュ・バンク・ミスが発生するとキャッシ
ュ・バンク・ロジックはキャッシュ・ラインのヴィクテ
ィム(犠牲）・キャッシュ・ラインをその送出されたア
ドレスによって指定された対応するメモリ・バンクの対
応する行を含む新しいキャッシュ・ラインで置き換え
る。
【００１３】
【発明の実施の形態】図１を参照すると、本発明による
統合されたＰ／Ｍ装置１００の典型的な実施形態が示さ
れている。Ｐ／Ｍ装置の統合されている構成要素にはＣ
ＰＵ１０２、オンチップ・メモリ・システム１０３、６
４ビット・データ・バス１０８、２５ビット・データ・
アドレス・バス１１０、３２ビット命令バス１１２、２
５ビット命令アドレス・バス１１４及び制御バス１１６
が含まれる。メモリ・システムは１６個のメモリ・ブロ
ック１０４及び１個のヴィクティム・キャッシュ１０６
を有する。
【００１４】各メモリ・ブロック１０４には、対応する
メイン・メモリ・バンク１１８、対応する命令キャッシ
ュ・バンク１２０及び対応するデータ・キャッシュ・バ
ンク１２２が含まれる。以下の検討から明らかなよう
に、１６個のメイン・メモリ・バンクはＰ／Ｍ装置のメ
イン・メモリを形成する。更に１６個の命令キャッシュ
・バンクは直接マップされた命令キャッシュを形成し、
１６個のデータ・キャッシュ・バンクは２ウェイのセッ
ト・アソシエイティブ・データ・キャッシュを形成す
る。更に、ヴィクティム・キャッシュは１６ウェイのフ
ル・アソシエイティブ・キャッシュである。
【００１５】図２を参照すると、各メモリ・ブロック１
０４のメイン・メモリ・バンク１１８はメモリ・セル１
２３の４０９６（４Ｋ）行を有する１６ＭビットＤＲＡ
Ｍを具備する。各行は４０９６のメモリ・セルを有す
る。メイン・メモリ・バンクには１２アドレス・ビット
によってアドレス（識別）される行を突き止めるための
１２アドレス・ビットをデコードする行デコーダ１２４
が含まれる。更に、メイン・メモリ・バンクには、アド
レスされた行のメモリ・セルに対して同時に４０９６ビ
ットをまとめて読み書きする４０９６個のセンス・アン
プ１２６が含まれる。典型的実施形態では、メイン・メ
モリ・バンクはＤＲＡＭを具備しているので、メイン・
メモリ・バンクに対するアクセス・タイムは６サイクル
（３０ｎｓ）である。
【００１６】各メイン・メモリ・バンク１１８の行は４
０９６ビットすなわち５１２バイト幅であるので、各メ
イン・メモリ・バンクは２Ｍバイトを有し、１６個のメ
イン・メモリ・バンクでは合わせて３２Ｍバイトを有す
ることになる。従って、各メイン・メモリ・バンクは３
２Ｍバイトのメイン・メモリ・アドレス空間のうちの２
Ｍバイト部分を占有する。更に、各バイトは２５ビット
・アドレスＡ２４〜Ａ０でアドレス可能であり、このう
ち最上位４アドレス・ビットＡ２４〜Ａ２１はメイン・
メモリ・バンクを識別し、次の１２アドレス・ビットＡ
２０〜Ａ９はメイン・メモリ・バンクの行を識別し、最
下位９アドレス・ビットＡ０〜Ａ８は行内のバイトを識
別する。
【００１７】〔命令キャッシュ〕図２を再び参照する
と、各メモリ・ブロック１０４の命令キャッシュ・バン
ク１２０は命令キャッシュ・バンク・ライン・ストレー
ジ１２８を含む。この命令キャッシュ・バンク・ライン
・ストレージは４０９６個のラッチを有する単一の長い
バッファ１３０を具備する。このバッファのラッチは、
メモリ・ブロックのメイン・メモリ・バンク１１８の各
行のように、４０９６ビットすなわち５１２バイト幅で
ある単一の長い命令キャッシュ・ライン（又はブロッ
ク）を一括してストアする。更に、命令キャッシュ・ラ
インはメイン・メモリ・バンクの各行の幅と同じ幅であ
るので、全幅であると考えられる。典型的実施形態にお
いて、各命令ワードは３２ビットすなわち４バイト長で
ある。この結果、命令キャッシュ・ラインは１２８命令
ワード幅であり、同様にメイン・メモリ・バンクの各行
も命令ワードをストアする。
【００１８】更に、各メモリ・ブロック１０４におい
て、メイン・メモリ・バンク１１８の各行は命令キャッ
シュ・バンク・ライン・ストレージ１２８の単一命令キ
ャッシュ・バンク・ラインにインデックス付け（マッ
プ）される。従って、メイン・メモリ・バンクの１行を
指定する２５ビットの命令アドレスＡ２４〜Ａ０は全て
命令キャッシュ・バンク・ライン・ストレージに対して
同一のインデックスを有する。このインデックスは、こ
れらアドレスの上位４ビットＡ２４〜Ａ２１であり、メ
イン・メモリ・バンクも識別する。
【００１９】各メイン・メモリ・バンク１０４の命令キ
ャッシュ・バンク１２０も命令キャッシュ・バンク・タ
グ・ストレージ１３２を含む。命令キャッシュ・バンク
・タグ・ストレージは、１２ビットの命令キャッシュ・
タグ（これは、命令キャッシュ・バンク・ライン・スト
レージ１２８に現在ストア（キャッシュ）されている命
令キャッシュ・ラインで通常占有されている対応するメ
イン・メモリ・バンク１１８の行を識別する）をストア
する。このタグは、まもなく説明するように、生成され
てメイン・メモリ・アドレス空間の対応するメイン・メ
モリ・バンク部分に存在する２５ビットの各命令アドレ
スＡ２４〜Ａ０の中の１２アドレス・ビットＡ２０〜Ａ
９に対して、命令キャッシュ・バンク・ロジック１３４
によって比較される。
【００２０】各メモリ・ブロック１０４の命令キャッシ
ュ・バンク１２０の動作は命令キャッシュ・バンク・ロ
ジック１３４によって制御される。図３に転じると、各
命令キャッシュ・バンクの命令キャッシュ・バンク・ロ
ジックは、命令キャッシュ・バンク制御状態マシン１３
６、命令キャッシュ・バンク・アドレス／タグ比較回路
１３８及び命令キャッシュ・バンク選択回路１４０を含
む。図４は、命令キャッシュ・バンク制御状態マシンの
動作状態を示す。
【００２１】図２〜４を参照すると、ＣＰＵがその命令
パイプラインに対する新しい命令ワードをフェッチしよ
うとするとき、命令ワードをフェッチするため、ＣＰＵ
は２５ビットの命令アドレスＡ２４〜Ａ０を命令アドレ
ス・バス１１４に送出する。この送出された命令アドレ
スは、メイン・メモリのアドレス空間における命令ワー
ドのメモリ位置を指定する。
【００２２】各命令キャッシュ・バンク１２０におい
て、命令キャッシュ・バンク・ロジック１３４の命令キ
ャッシュ・バンク選択回路１４０は、命令アドレス・バ
ス１１４から、この送出された命令アドレスの最上位４
ビットＡ２４〜Ａ２１を受け取る。それに応答して、命
令キャッシュ・バンク選択回路１４０はこれら４アドレ
ス・ビットをデコードし、これらが対応するメイン・メ
モリ・バンク１１８を識別しているかどうか（すなわ
ち、送出されたアドレスがメイン・メモリ・アドレス空
間の対応するメイン・メモリ部分にあるかどうか）を判
定する。もしこれらが対応するメイン・メモリ・バンク
を識別していれば、命令キャッシュ・バンク選択回路
は、バンク選択信号を、命令キャッシュ・バンク制御状
態マシン１３６及び命令キャッシュ・バンク・アドレス
／タグ比較回路１３８に送って対応するメイン・メモリ
・バンクが選択されたことを知らせる。そうでない場合
は、バンク選択信号は対応するメイン・メモリ・バンク
が選択されなかったことを示し、命令キャッシュ・バン
ク制御状態マシンはアイドル状態（図４の状態１３７）
のままである。
【００２３】各命令キャッシュ・バンク１２０におい
て、バンク選択信号により対応するメイン・メモリ・バ
ンク１１８の選択が示されると、命令キャッシュ・バン
ク・アドレス／タグ比較回路１３８は、命令キャッシュ
・バンク・タグ・ストレージ１３２に現在ストアされて
いる命令キャッシュ・ライン・タグと、命令アドレス・
バス１１４上に送出された１２アドレス・ビットＡ２０
〜Ａ９とを比較する。前にそれとなく述べたように、こ
れら１２アドレス・ビットは、命令ワードがストアされ
ている対応するメイン・メモリ・バンクの行のメモリ位
置を識別する。
【００２４】もし、一致の結果が得られれば、命令キャ
ッシュ・バンク・アドレス／タグ比較回路１３８は、バ
ンク選択信号と共に命令キャッシュ・バンク・ヒットが
生じたことを示す命令キャッシュ・バンク・ヒット／ミ
ス信号を送出する。これは、送出された命令アドレスで
指定されたメモリ位置が命令キャッシュ・バンク・ライ
ン・ストレージ１２８に現在ストアされている命令キャ
ッシュ・ラインにおいて現在アクセス可能であることを
意味する。
【００２５】各命令キャッシュ・バンク１２０からの命
令キャッシュ・バンク・ビット／ミス信号及びバンク選
択信号は、制御バス１１６を介してＣＰＵ１０２に与え
られる。命令キャッシュ・バンクからの命令キャッシュ
・バンク・ヒット／ミス信号及びバンク選択信号が、命
令キャッシュ・バンク内で命令キャッシュ・バンク・ヒ
ットが生じたことを示すと、これにより、命令ワードが
命令キャッシュ・バンク１２０から直接フェッチされる
ことがＣＰＵに知らされる。この結果、命令キャッシュ
・バンク・ミスが生じた場合のように、メイン・メモリ
・バンクから命令キャッシュ・バンクへ命令が読み出さ
れるのを待つために、ＣＰＵが命令パイプラインを失速
させる必要がない。
【００２６】各命令キャッシュ・バンク１２０におい
て、命令キャッシュ・バンク・ヒット／ミス信号は命令
キャッシュ・バンク制御状態マシン１３６にも与えられ
る。命令キャッシュ・バンク制御状態マシン１３６は、
更に命令アドレス・バス１１４から、送出された命令ア
ドレスの７アドレス・ビットＡ８〜Ａ２、及び、命令キ
ャッシュ・バンク・ライン・ストレージ１２８に現在ス
トアされている命令キャッシュ・ラインを受け取る。
【００２７】命令キャッシュ・バンク１２０からの命令
キャッシュ・バンク・ヒット／ミス信号及びバンク選択
信号が、命令キャッシュ・バンク内で命令キャッシュ・
バンク・ヒットが生じたことを示すと、命令キャッシュ
・バンクの命令キャッシュ・バンク制御状態マシン１３
６はそのアイドル状態（図４の状態１３７）を脱し、受
け取った７アドレス・ビットをデコードして送出された
命令アドレスによって指定された命令キャッシュ・ライ
ン内のアクセス可能なメモリ位置を決定する。次に命令
キャッシュ・バンク状態マシン１３６はこのメモリ位置
から命令ワードをフェッチし、ＣＰＵ１０２へ与える
（図４の状態１３９）。これは、その命令ワードがＣＰ
Ｕ１０２によって受信されるようにその命令ワードを命
令バス１１２へルーティング（マルチプレクシング）す
ることによって行われる。その結果、命令ワードのフェ
ッチが完了する。典型的実施形態では、これは単一サイ
クル（例えば５ｎｓ）で行われる。
【００２８】しかし、各命令キャッシュ・バンク１２０
において、命令キャッシュ・バンク・アドレス／タグ比
較回路１３８は、命令キャッシュ・ライン・タグと１２
アドレス・ビットＡ２０〜Ａ９との比較で一致しなかっ
たと判定したときには、バンク選択信号と共に命令キャ
ッシュ・バンク・ミスが生じたことを示す命令キャッシ
ュ・バンク・ヒット／ミス信号を送出する。これは、送
出された命令アドレスで指定された場所が、命令キャッ
シュ・バンク・ライン・ストレージ１２８に現在ストア
されている命令キャッシュ・ラインではアクセスが現在
可能でないことを意味する。
【００２９】従って、命令キャッシュ・バンク１２０か
らＣＰＵ１０２が受け取った命令キャッシュ・バンク・
ヒット／ミス信号及びバンク選択信号により、命令キャ
ッシュ・バンク・ミスが生じたことを示されると、動作
を遅らせて、送出された命令アドレスによって指定され
たメモリ位置での新しい命令キャッシュ・ラインが、命
令キャッシュ・バンク制御状態マシンによって対応する
メイン・メモリ・バンク１１８から命令キャッシュ・バ
ンクへと読み出されるように（図４の状態１４１）す
る。この場合、命令キャッシュ・バンク制御状態マシン
１３６は、命令キャッシュ・バンク・ヒット／ミス信号
及びバンク選択信号を受け取ると、読み出しが行われる
ことを示すＷ／Ｒ制御信号及びメモリ・アドレス・バス
１１４から受け取った１２アドレス・ビットＡ２０〜Ａ
９を、メイン・メモリ・バンク１１８へと送出する。こ
の１２アドレス・ビットに応答して、行デコーダは、こ
の１２アドレス・ビットによって識別されるメイン・メ
モリ・バンクの行を突き止める。更に、このＷ／Ｒ制御
信号に応答して、センス・アンプ１２６はこの行を新し
い命令キャッシュ・ラインとして読み出す。この動作が
行われている間に、命令キャッシュ・バンク制御状態マ
シン１３６は命令キャッシュ・バンク・ライン・ストレ
ージ１２８のバッファ１３０へバッファ制御信号を送出
する。これに応答して、バッファはセンス・アンプ１２
６から受け取った新しい命令キャッシュ・ラインをラッ
チし、これによって以前そのバッファにラッチされてい
た前の命令キャッシュ・ラインを置き換える。典型的な
実施形態では、これを行うために６サイクルを必要と
し、その内訳は、キャッシュ・バンク・ミスが生じたこ
とを判定するのに１サイクル、センス・アンプのプリチ
ャージと行デコーダによるアドレス・ビットのデコード
に４サイクル、センス・アンプによって読み出された新
しい命令キャッシュ・ラインをバッファにラッチするの
に１サイクルとなっている。
【００３０】各命令キャッシュ・バンクにおいて、一旦
新しい命令キャッシュ・ラインが命令キャッシュ・バン
ク・ライン・ストレージ１２８にストアされると、命令
キャッシュ・バンク制御状態マシン１３６は、送出され
た命令アドレスの７アドレス・ビットＡ８〜Ａ２をデコ
ードして新しい命令キャッシュ・ライン内の命令ワード
を突き止め、次にその突き止めた命令ワードを命令キャ
ッシュ・ラインからフェッチし、前に述べたようにその
命令ワードをＣＰＵ１０２へ送る（図４の状態１３
９）。前述のように、典型的な実施形態では、これは１
サイクルで行われる。これが実行された後、命令キャッ
シュ・バンク制御状態マシン１３６はアイドル状態に戻
り（図４の状態１３７）、次に送出される命令アドレス
を待つ。
【００３１】前述の通り、１６個の命令キャッシュ・バ
ンク１２０は、８Ｋバイトを有する直接マップされたオ
ンチップの命令キャッシュ・メモリを形成している。各
命令キャッシュ・バンクにストアされている命令キャッ
シュ・ラインは全幅であるのでキャッシュ・ミスの割合
は、全幅より少ない幅の命令キャッシュ・ラインを有す
る従来のプロセッサに比べて、大幅に低減される。この
低いキャッシュ・ミスの割合は長い命令キャッシュ・ラ
インをプリフェッチする効果と命令ストリームにおける
常に高い空間的局所性によるものである。
【００３２】更に、オフチップのメイン・メモリとオン
チップの命令キャッシュを有する従来のプロセッサは、
全幅の命令キャッシュ・ラインの利益を受けられない。
これは、全幅のキャッシュ・ラインをメイン・メモリか
ら命令キャッシュへ読み出すときにメモリ・インターフ
ェースに導入される厳しい２次衝突効果によるためであ
る。しかし、本発明では、命令キャッシュ・バンク１１
８とメイン・メモリ・バンク１２０が両方共オンチップ
であるためにこれらの衝突効果は除去される。従って、
典型的実施形態では、全幅の命令キャッシュ・ラインの
全体はメイン・メモリ・バンクから対応する命令キャッ
シュ・バンクへ６サイクルで読み出すことができる。
【００３３】〔データ・キャッシュ及びヴィクティム・
データ・キャッシュ〕再び図２を参照すると、各メモリ
・ブロック１０４の１次（プライマリイの）データ・キ
ャッシュ・バンク１２２には、２つのバッファ１４６を
有する１次（プライマリイの）データ・キャッシュ・バ
ンク・ライン・ストレージ１４４が含まれる。各命令キ
ャッシュ・バンク・ライン・ストレージ１２８のバッフ
ァ１３０のように、１次データ・キャッシュ・バンク・
ライン・ストレージの各バッファは、４０９６ビットす
なわち５１２バイト幅である１次データ・キャッシュ・
バンク・ラインをストアする４０９６個のラッチを含
む。更に、典型的な実施形態では、各１次データ・キャ
ッシュ・ラインは、各ワードが６４ビットすなわち８バ
イト長である６４データ・ワードの幅である。
【００３４】各メモリ・ブロック１０４では、メイン・
メモリ・バンク１１８の各行は、命令キャッシュ・バン
ク・ライン・ストレージ１２８の命令キャッシュ・ライ
ンに対してインデックス付けされていると共に、１次デ
ータ・キャッシュ・バンク・ライン・ストレージ１４４
の両方の１次データ・キャッシュ・ラインに対してイン
デックス付けされている。従って、メイン・メモリ・バ
ンクの行を指定する２５ビットのデータ・アドレスＡ２
４〜Ａ０は１次データ・キャッシュ・バンク・ライン・
ストレージに対して同一のインデックスを有する。命令
アドレスと同様に、このインデックスはデータ・アドレ
スの最上位４ビットＡ２４〜Ａ２１であり、メイン・メ
モリ・バンクを識別する。
【００３５】各メモリ・ブロック１０４の１次データ・
キャッシュ・バンク１２２は、１次データ・キャッシュ
・バンク・タグ／フラグ・ストレージ１４８も有する。
１次データ・キャッシュ・バンク・タグ／フラグ・スト
レージは、１次データ・キャッシュ・バンク・ストレー
ジ１４４に現在ストアされていつ２つの１次データ・キ
ャッシュ・ラインのそれぞれに対する対応する、１２ビ
ットの１次データ・キャッシュ・ライン・タグ及び対応
するダーティ・フラグをストアする。各タグは、対応す
る１次データ・キャッシュ・ラインで通常占有されてい
る対応するメイン・メモリ・バンク１１８の行を識別す
る。これらのタグは、送出されてメイン・メモリ・アド
レス空間の対応するメイン・メモリ・バンク部分に存在
する各２５ビットのデータ・アドレスＡ２４〜Ａ０の１
２アドレス・ビットと１次データ・キャッシュ・バンク
・ロジック１５０によって比較される。各ダーティ・フ
ラグは、対応する１次データ・キャッシュ・ラインがダ
ーティ（すなわち、１つ以上のデータ・ワードが１次デ
ータ・キャッシュ・ラインには書き込まれたが、まだメ
イン・メモリ・バンクには書き込まれていない状態）で
あるか否か、を識別する。更に、この１次データ・キャ
ッシュ・バンク・タグ／フラグ・ストレージは、どの１
次データ・キャッシュ・ラインが最も古い時点で用いら
れた（アクセスされた）かを示す最古使用（ＬＲＵ， L
east Recently Used）フラグをストアする。
【００３６】各メモリ・ブロック１０４の１次（プライ
マリイの）データ・キャッシュ・バンク１２０の動作
は、１次（プライマリイの）データ・キャッシュ・バン
ク・ロジック１５０によって制御される。図５に示すよ
うに、各１次データ・キャッシュ・バンクの１次データ
・キャッシュ・バンク・ロジックは、１次データ・キャ
ッシュ・バンク制御状態マシン１５２、１次データ・キ
ャッシュ・バンク・アドレス／タグ比較回路１５４及び
１次データ・キャッシュ・バンク選択回路１５６を含
む。図６は１次データ・キャッシュ・バンク・ロジック
制御状態マシンの動作の状態を示す。
【００３７】図７を参照すると、後に詳細に説明するよ
うに、ヴィクティム・データ・キャッシュを用いて、最
近置き換えられた（置換ヴィクティムであった）１次デ
ータ・キャッシュ・ラインのヴィクティム・データ・キ
ャッシュ・サブライン（又はサブブロック）に、１次デ
ータ・キャッシュ・バンク１２２における新しい１次デ
ータ・キャッシュ・ラインをストアする。ヴィクティム
・データ・キャッシュは、１６個のバッファ１６２を具
備したヴィクティム・データ・キャッシュ・ライン・ス
トレージ１６０を含む。ヴィクティム・データ・キャッ
シュ・ライン・ストレージの各バッファは、２５６ビッ
トすなわち３２バイト幅のヴィクティム・データ・キャ
ッシュ・サブラインをストアする２５６個のラッチを含
む。従って、典型的な実施形態では、各ヴィクティム・
データ・キャッシュ・サブラインは４データ・ワード幅
である。
【００３８】ヴィクティム・データ・キャッシュ１０６
は、ヴィクティム・データ・キャッシュ・タグ／フラグ
・ストレージ１６４も含む。ヴィクティム・データ・キ
ャッシュ・タグ／フラグ・ストレージは、ヴィクティム
・データ・キャッシュ・ライン・ストレージ１６０に現
在ストアされている１６個のヴィクティム・データ・キ
ャッシュ・サブ・ラインのそれぞれに対する対応する２
２ビットのタグをストアする。各タグは、対応するヴィ
クティム・データ・キャッシュ・サブラインを識別し、
そのヴィクティム・データ・キャッシュ・サブラインが
通常メイン・メモリ内に占有するメモリ位置を示す。こ
れらのタグは、ヴィクティム・データ・キャッシュ・ロ
ジック１６６によって、送出された各２５ビット・デー
タ・アドレスＡ２４〜Ａ０の１９アドレス・ビットＡ２
４〜Ａ６と比較される。更に、ヴィクティム・データ・
キャッシュ・タグ／フラグ・ストレージはフラッシュ・
フラグをストアし、そのフラッシュ・フラグは、次にど
のヴィクティム・データ・キャッシュ・サブラインがフ
ラッシュされ、新しいヴィクティム・データ・キャッシ
ュ・サブラインがそのヴィクティム・データ・キャッシ
ュに書き込まれるかを識別する。
【００３９】ヴィクティム・データ・キャッシュ１０６
の動作はヴィクティム・データ・キャッシュ・ロジック
１６６によって制御される。図８に示すように、ヴィク
ティム・データ・キャッシュ・ロジック１６６はヴィク
ティム・データ・キャッシュ制御状態マシン１６８及び
ヴィクティム・データ・キャッシュ・アドレス／タグ比
較回路１７０を含む。図９は、ヴィクティム・データ・
キャッシュ・ロジック制御状態マシンの動作状態を示
す。
【００４０】図１を参照すると、ＣＰＵは、メイン・メ
モリに対してデータ・ワードを読み書きしようとすると
き、２５ビットのデータ・アドレスＡ２４〜Ａ０をデー
タ・アドレス・バス１１０上に送出する。送出されたデ
ータ・アドレスは、データ・ワードが読み書きされるメ
イン・メモリ内のアドレス空間のメモリ位置を指定す
る。ＣＰＵは読み出しか書き込みかを示す書き込み／読
み出し（Ｗ／Ｒ）信号も制御バス１１６上に送出する。
【００４１】次に図７〜図９に移り、ＣＰＵ１０２によ
ってデータ・アドレスが送出される毎に、ヴィクティム
・データ・キャッシュ１０６のヴィクティム・データ・
キャッシュ・アドレス／タグ比較回路１７０は、ヴィク
ティム・データ・キャッシュ・タグ／フラグ・ストレー
ジ１６４に現在ストアされているタグとデータ・アドレ
ス・バス１１０上に送出されたデータ・アドレスの中の
１９アドレス・ビットＡ２４〜Ａ６とを比較する。もし
一致すれば、ヴィクティム・データ・キャッシュ・アド
レス／タグ比較回路は、ヴィクティム・データ・キャッ
シュ・ヒットが生じたことを示すヴィクティム・データ
・キャッシュ・ヒット／ミス信号を送出する。これは、
送出されたアドレスによってアドレスされたメモリ位置
がヴィクティム・データ・ライン・ストレージ１６０内
にストアされたヴィクティム・データ・キャッシュ・サ
ブラインの１つで現在アクセス可能である事を意味す
る。ヴィクティム・データ・キャッシュ・ヒット／ミス
信号はまた、ヴィクティム・データ・キャッシュ・ヒッ
トが生じたヴィクティム・データ・キャッシュ・サブラ
インを識別する。しかし、一致しなければ、送出された
アドレスによってアドレスされたメモリ位置が、ヴィク
ティム・データ・キャッシュ・ライン・ストレージ内に
ストアされているヴィクティム・データ・キャッシュ・
サブラインの１つにおいて現在アクセスできないことを
意味し、ヴィクティム・データ・キャッシュ・アドレス
／タグ比較回路は、ヴィクティム・データ・キャッシュ
・ミスが生じたことを示すヴィクティム・データ・キャ
ッシュ・ヒット／ミス信号を送出する。
【００４２】従来のヴィクティム・データ・キャッシュ
と異なり、典型的実施形態におけるヴィクティム・デー
タ・キャッシュ１０６は、ヴィクティム・データ・キャ
ッシュ・サブラインを１次データ・キャッシュ・バンク
１２２へライト・バックする（書き戻す）ためには使用
されない。言い換えれば、ヴィクティム・データ・キャ
ッシュは、データ・ワードをヴィクティム・データ・キ
ャッシュ・サブラインに書き込むことができず、またダ
ーティ・ヴィクティム・データ・キャッシュ・サブライ
ンを対応する１次データ・キャッシュ・バンクにライト
・バックすることができない。これは、後で論ずるよう
にタイミングと体系的制約によるものである。
【００４３】ヴィクティム・データ・キャッシュ制御状
態マシン１６８は、ＣＰＵ１０２からのＷ／Ｒ信号を制
御バス上で受け取り、ヴィクティム・データ・キャッシ
ュ・ヒット／ミス信号をヴィクティム・データ・キャッ
シュ・アドレス／タグ比較回路１７０から受け取り、送
出されたアドレスの中の６アドレス・ビットＡ８〜Ａ３
をデータ・アドレス・バス１１０上で受け取り、ヴィク
ティム・データ・キャッシュ・ライン・ストレージ１６
０に現在ストアされているヴィクティム・データ・キャ
ッシュ・サブラインを受け取る。Ｗ／Ｒ信号により読み
出しが行われていることが示され、ヴィクティム・デー
タ・キャッシュ・ヒット／ミス信号がヴィクティム・デ
ータ・キャッシュ・ヒットが生じたことを示すと、ヴィ
クティム・データ・キャッシュ制御状態マシンはそのア
イドル状態（図９の状態１７１）から脱し、受け取った
６アドレス・ビットをデコードしてデータ・ワードを読
み出すべき識別されたヴィクティム・データ・キャッシ
ュ内のデータ・ワードのアクセス可能なメモリ位置を決
定する。ヴィクティム・データ・キャッシュ制御状態マ
シン１６８は、データ・ワードを識別されたヴィクティ
ム・データ・キャッシュ・サブラインから読み出し、Ｃ
ＰＵ１０２へ与える（図９の状態１７３）。これは、識
別されたヴィクティム・データ・キャッシュ・サブライ
ンのデータをデータ・バス１０８に送出してＣＰＵが受
け取れるようにすることによって行われる。典型的実施
形態では、ヴィクティム・データ・キャッシュをアクセ
スし、ヴィクティム・データ・キャッシュ・サブライン
をＣＰＵへ読み出すのにわずか１サイクルが必要なだけ
である。
【００４４】しかし、ＣＰＵ１０２から受け取ったＷ／
Ｒ信号が書き込みが行われることを示し、あるいはヴィ
クティム・データ・キャッシュ・ミスが生じたことを示
すヴィクティム・データ・キャッシュ・ヒット／ミス信
号が送出されると、ヴィクティム・データ・キャッシュ
制御状態マシン１６８はアイドル状態（図９の状態１７
１）のままである。この場合、送出されたデータ・アド
レスによって指定されたメモリ位置に読み書きされるデ
ータ・ワードは、送出されたデータ・アドレスによって
指定されたメモリ位置を有する対応するメイン・メモリ
・バンク１１８を有するメモリ・ブロック１０４内の１
次データ・キャッシュ・バンク１２２に対して読み書き
をされなければならない。
【００４５】ＣＰＵ１０２はヴィクティム・データ・キ
ャッシュ・ヒット／ミス信号も受け取る。従って、ＣＰ
Ｕは、読み出し中にヴィクティム・データ・キャッシュ
・ヒットが生じたことを示すヴィクティム・データ・キ
ャッシュ・ヒット／ミス信号を受け取ると、データ・バ
ス１０８を介してヴィクティム・データ・キャッシュ１
０６によって与えられるべき送出されたデータ・アドレ
スによって指定されたメモリ位置でそのデータ・ワード
を待つ。しかし、ＣＰＵは、書き込み中にヴィクティム
・データ・キャッシュ・ヒットが生じたことを示すヴィ
クティム・データ・キャッシュ・ヒット／ミス信号を受
け取るか、あるいはヴィクティム・データ・キャッシュ
・ミスが生じたことを示すヴィクティム・データ・キャ
ッシュ・ヒット信号を受け取ると、送出されたデータ・
アドレスによって指定されたメモリ位置を有するメイン
・メモリ・バンク１１８に対応する１次データ・キャッ
シュ・バンク１２２によって１次データ・キャッシュ・
バンクのヒット信号又はミス信号が送出されたかどうか
を判定する。
【００４６】図２、５及び６を参照すると、各１次デー
タ・キャッシュ・バンク１２２において、１次データ・
キャッシュ・バンク・ロジック１５０の１次データ・キ
ャッシュ・バンク選択回路１５６は、各命令キャッシュ
・バンク１２０の命令キャッシュ・バンク・ロジック１
３４の命令キャッシュ・バンク選択回路１４０と同様に
動作する。従って、１次データ・キャッシュ・バンク選
択回路１５６は、送出されたデータ・アドレスの上位４
ビットＡ２４〜Ａ２１をデータ・アドレス・バス１１０
から受け取る。それに応答して、１次データ・キャッシ
ュ・バンク選択回路１５６は、これら４アドレス・ビッ
トをデコードしてこれらのビットが対応するメイン・メ
モリ・バンク１１８を識別しているかどうか判定する。
もし対応するメイン・メモリ・バンクを識別していれ
ば、１次データ・キャッシュ・バンク選択回路はバンク
選択信号を１次データ・キャッシュ・バンク制御状態マ
シン１５２及び１次データ・キャッシュ・バンク・アド
レス／タグ比較回路１５４に送って対応するメイン・メ
モリ・バンクが選択されたことを知らせる。その他の場
合は、バンク選択信号は、対応するメイン・メモリ・バ
ンクが選択されなかったことを示し、１次データ・キャ
ッシュ・バンク制御状態マシンはアイドル状態（図６の
状態１５７）のままである。
【００４７】各１次データ・キャッシュ・バンク１２２
において、バンク選択信号が、対応するメイン・メモリ
・バンク１１８が選択されたことを示すと、１次データ
・キャッシュ・バンク・アドレス／タグ比較回路１５４
は、１次データ・キャッシュ・バンク・タグ／フラグ・
ストレージ１４８に現在ストアされている１次データ・
キャッシュ・ライン・タグと、データ・アドレス・バス
１１０上に送出された１２アドレス・ビットＡ２０〜Ａ
９とを比較する。これらの１２アドレス・ビットは、読
み出しのため現在データ・ワードがストアされている
か、あるいは書き込みのためにこれからデータ・ワード
がストアされる対応するメイン・メモリ・バンクの行の
メモリ位置を識別する。
【００４８】もし一致していれば、１次データ・キャッ
シュ・アドレス／タグ比較回路１５４は、バンク選択信
号と共に１次データ・キャッシュ・バンク・ヒットが生
じたことを示す１次データ・キャッシュ・バンク・ヒッ
ト／ミス信号を送出する。これは、送出されたデータ・
アドレスによって指定されたメモリ位置が、１次データ
・キャッシュ・バンク・ライン・ストレージ１４４にス
トアされている１次データ・キャッシュ・ラインの１つ
で現在アクセス可能であることを意味する。１次データ
・キャッシュ・バンク・ヒット／ミス信号は、この１次
データ・キャッシュ・ラインも識別する。一方、一致し
なければ、これは、送出されたデータ・アドレスによっ
てアドレスされたメモリ位置が、１次データ・キャッシ
ュ・バンク・ライン・ストレージ１４４にストアされて
いる１次データ・キャッシュ・ラインの１つにおいて現
在アクセス可能でないことを意味し、１次データ・キャ
ッシュ・バンク・アドレス／タグ比較回路は、バンク選
択信号と共に１次データ・キャッシュ・バンク・ミスが
生じたことを示す１次データ・キャッシュ・バンク・ヒ
ット／ミス信号を送出する。
【００４９】各１次データ・キャッシュ・バンク１２２
において、１次データ・キャッシュ・バンク・ヒット／
ミス信号が１次データ・キャッシュ・バンク制御状態マ
シン１５２に与えられる。ヴィクティム・データ・キャ
ッシュ１０６からのヴィクティム・データ・キャッシュ
・ヒット／ミス信号も、ＣＰＵからのＷ／Ｒ信号と共に
制御バス１１６を介して１次データ・キャッシュ・バン
ク制御状態マシンに与えられる。
【００５０】前に示したように、読み出し中にヴィクテ
ィム・データ・キャッシュ・ヒットを表すヴィクティム
・データ・キャッシュ・ヒット／ミス信号が送出される
と、ヴィクティム・データ・キャッシュ１０６はＣＰＵ
に、送出されたアドレスによってアドレスされたメモリ
位置のデータ・ワードを与える。従って、各１次データ
・キャッシュ・バンク１２２において、１次データ・キ
ャッシュ・バンク制御状態マシン１５２は、ヴィクティ
ム・データ・キャッシュ・ヒットを示すヴィクティム・
データ・キャッシュ・ヒット／ミス信号及び読み出しを
示すＷ／Ｒ信号を受け取ると、アイドル状態（図６の状
態１５７）のままとなる。これは、１次データ・キャッ
シュ・バンク制御状態マシンが、１次データ・キャッシ
ュ・バンク・アドレス／タグ比較回路１５４から１次デ
ータ・キャッシュ・バンク・ヒットが生じたことを示す
１次データ・キャッシュ・バンク・ヒット／ミス信号を
受け取ったときも同じである。
【００５１】しかし、ヴィクティム・データ・キャッシ
ュ・ヒットを示すヴィクティム・データ・キャッシュヒ
ット／ミス信号が書き込み中に送出されたときや、ヴィ
クティム・データ・キャッシュ・ミスを示すヴィクティ
ム・データ・キャッシュ・ヒット／ミス信号が送出され
たときは、ヴィクティム・データ・キャッシュ１０６
は、送出されたデータ・アドレスによってアドレスされ
た場所をアクセスするためには用いられない。従って、
各１次データ・キャッシュ・バンク１２２において、今
説明した２つの条件のどちらにおいても、１次データ・
キャッシュ・バンク制御状態マシン１５２は、１次デー
タ・キャッシュ・バンク・ヒット／ミス信号及びバンク
選択信号が１次データ・キャッシュ・バンクのヒットが
生じたことを示す場合やミスが生じたことを示す場合の
何れにおいても、送出されたデータ・アドレスによって
指定されたメモリ位置でのデータ・ワードの読み・書き
を制御する。
【００５２】各１次データ・キャッシュ・バンク１２２
からの１次データ・キャッシュ・バンク・ヒット／ミス
信号及びバンク選択信号は、制御バス１１６を介してＣ
ＰＵ１０２に与えられる。１次データ・キャッシュ・バ
ンクからのこれらの信号が、１次データ・キャッシュ・
バンク・ヒットが生じたことを示し、ヴィクティム・デ
ータ・キャッシュ・ヒットが生じたことを示すヴィクテ
ィム・データ・キャッシュ・ヒット／ミス信号が書き込
み中に受信された場合や、ヴィクティム・データ・キャ
ッシュ・ミスが生じたことを示すヴィクティム・データ
・キャッシュ・ヒット／ミス信号が受信された場合、Ｃ
ＰＵは書き込みされるデータは１次データ・キャッシュ
・バンク１２２に対して直接読み・書きされることを知
る。ＣＰＵは従って、１次データ・キャッシュ・バンク
・ミスが生じた場合のように、送出されたデータ・アド
レスによって指定されたアクセス可能なメモリ位置を有
する１次データ・キャッシュ・ラインがメイン・メモリ
・バンクから１次データ・キャッシュ・バンクへ読み出
されるのを待つために命令パイプラインを遅らせること
はしない。
【００５３】各１次データ・キャッシュ・バンク１２２
において、１次データ・キャッシュ・バンク制御状態マ
シン１５２は、１次データ・キャッシュ・バンク・ヒッ
ト／ミス信号、バンク選択信号及びＷ／Ｒ信号の他に、
データ・アドレス・バス１１０から、送出された６アド
レス・ビットＡ８〜Ａ３及び１次データ・キャッシュ・
バンク・ライン・ストレージ１４４に現在ストアされて
いる１次データ・キャッシュ・ラインを受け取る。１次
データ・キャッシュ・バンク・ヒット／ミス信号及びバ
ンク選択信号が１次データ・キャッシュ・バンク・ヒッ
トが生じたことを示すと、１次データ・キャッシュ・バ
ンク制御状態マシン１５２は受け取った６データ・ビッ
トをデコードして１次データ・キャッシュ・バンク・ヒ
ット／ミス信号によって識別された１次データ・キャッ
シュ・ライン内の送出されたアドレスによって指定され
たアクセス可能なメモリ位置を１次データ・キャッシュ
・バンク・ヒットが生じた１次データ・キャッシュ・ラ
インと決定する。もしＷ／Ｒ信号が読み出しを示すと、
１次データ・キャッシュ・バンク制御状態マシンは、識
別されたデータ・キャッシュ・ライン内の決定された場
所からデータ・ワードを読み出してＣＰＵ１０２へ与え
る（図６の状態１５９）。これは、識別されたデータ・
キャッシュ・ラインのデータ・ワイドをデータ・バス１
０８へ送出し、ＣＰＵがそれを受け取れるようにするこ
とによって行われる。典型的な実施形態では、１次デー
タ・キャッシュ・バンクをアクセスしてデータ・ワード
をＣＰＵへ読み出すのにわずか１サイクルしか要しな
い。読み出しが一旦完了すると、１次データ・キャッシ
ュ・バンク制御状態マシンはアイドル状態へ戻る（図６
の状態１５７）。
【００５４】しかし、もしＷ／Ｒ信号が書き込みを示す
場合には、１次データ・キャッシュ・バンク制御状態マ
シン１５２は、ＣＰＵからのデータ・ワードを識別され
たデータ・キャッシュ・ライン内の決定された場所へ書
き込む。これは、データ・バス１０８からのデータ・ワ
ードを、識別された１次データ・キャッシュ・ラインを
ストアする１次データ・キャッシュ・バンク・ライン・
ストレージ１４４内のバッファ１４６へ送出し、バッフ
ァにそのデータ・ワードをラッチさせる（図６の状態１
５９）バッファ制御信号を送出することによって行われ
る。次に、識別された１次データ・キャッシュ・ライン
に対する対応するダーティ・フラグが１次データ・キャ
ッシュ・ラインがダーティであることを示していない場
合には、１次データ・キャッシュ・バンク制御状態マシ
ンは、そのダーティ・フラグを更新して１次データ・キ
ャッシュ・ラインがダーティであることを示す（図６の
小状態１６１）。これは、更新されたダーティ・フラグ
を１次データ・キャッシュ・バンク・タグ／フラグ・ス
トレージ１４８に与え、１次データ・キャッシュ・バン
ク・タグ／フラグ・ストレージにその更新されたダーテ
ィ・フラグをストアさせるストレージ制御信号を送出す
ることによって行われる。一旦書き込みが終了すると、
１次データ・キャッシュ・バンク制御状態マシンはアイ
ドル状態（図６の状態１５７）に戻る。
【００５５】しかし、ＣＰＵが１次データ・キャッシュ
・バンク１２２から１次データ・キャッシュ・バンク・
ミスが生じたことを示す１次データ・キャッシュ・バン
ク・ヒット／ミス信号及びバンク選択信号を受信し、ヴ
ィクティム・データ・キャッシュ・ヒットが生じたこと
を示すヴィクティム・データ・キャッシュ・ヒット／ミ
ス信号を書き込み中に受信するか、あるいはヴィクティ
ム・データ・キャッシュ・ミスが生じたことを示すヴィ
クティム・データ・キャッシュ・ヒット／ミス信号を受
信すると、ＣＰＵは、送出されたデータ・アドレスによ
って指定されたメモリ位置を有する新しい１次データ・
キャッシュ・ラインが対応するメイン・メモリ・バンク
１１８から１次データ・キャッシュ・バンクへ読み出さ
れる間時間稼ぎを行う。１次ヴィクティム・データ・キ
ャッシュ・ラインに対する対応するダーティ・フラグ
が、１次ヴィクティム・データ・キャッシュ・ラインが
ダーティであることを示すと、新しいデータ・キャッシ
ュ・ラインによって置き換えられつつある１次ヴィクテ
ィム・データ・キャッシュ・ラインをメイン・メモリ・
バンクに書き込む必要がある。この場合、ＣＰＵは更に
失速させられる。
【００５６】各１次データ・キャッシュ・バンク１２２
において、１次データ・キャッシュ・バンク制御状態マ
シン１５２は、ダーティかどうかを判定するため、１次
データ・キャッシュ・バンク・ライン・ストレージ１４
４にストアされている１次データ・キャッシュ・ライン
に対するダーティ・フラグを１次データ・キャッシュ・
バンク・タグ／フラグ・ストレージ１４８から受け取
る。前に説明したように、各ダーティ・フラグは、デー
タ・ワードが対応する１次データ・キャッシュ・ライン
に書き込まれ、ダーティ・フラグが１次データ・キャッ
シュ・ラインはダーティであることを示していないとき
はいつでも、対応する１次データ・キャッシュ・ライン
がダーティであることを示すように更新される。
【００５７】各１次データ・キャッシュ・バンク１２２
の１次データ・キャッシュ・バンク制御状態マシン１５
２は、１次データ・キャッシュ・バンクの１次データ・
キャッシュ・バンク・タグ／フラグ・ストレージ１４８
からＬＲＵフラグを受信する。前に述べたように、ＬＲ
Ｕフラグは最も古い時点で用いられた１次データ・キャ
ッシュ・ラインを識別する。ＬＲＵフラグは、異なった
１次データ・キャッシュ・ラインが読み出し又は書き込
みのためにアクセスされる毎に１次データ・キャッシュ
・バンク制御状態マシンによって更新される。更新され
たＬＲＵフラグは１次データ・キャッシュ・バンク・タ
グ／フラグ・ストレージに与えられ、１次データ・キャ
ッシュ・バンク制御状態マシンによって送出されたスト
レージ制御信号と共にストアされる。
【００５８】各１次データ・キャッシュ・バンク１２２
において、１次データ・キャッシュ・バンクの１次デー
タ・キャッシュ・バンク制御状態マシン１５２は、１次
データ・キャッシュ・バンク・ミスが生じたことを示す
１次データ・キャッシュ・バンク・ヒット／ミス信号及
びバンク選択信号を受信し、ヴィクティム・データ・キ
ャッシュ・ヒットが生じたことを示すヴィクティム・デ
ータ・キャッシュ・ヒット／ミス信号及び書き込みが行
われることを示すＷ／Ｒ信号を受信するか、あるいはヴ
ィクティム・データ・キャッシュ・ミスが生じたことを
示すヴィクティム・データ・キャッシュ・ヒット／ミス
信号を受信すると、これは、送出されたデータ・アドレ
スによって指定されたメモリ位置を有する新しい１次デ
ータ・キャッシュ・ラインが対応するメイン・メモリ・
バンク１１８から読み出されなければならないことを意
味する。しかし、そうする前に、１次データ・キャッシ
ュ・バンク制御状態マシンはＬＲＵフラグから、現在ス
トアされている１次データ・キャッシュ・ラインの内の
どちらが最も古く用いられたものであるか従って、新し
いデータ・キャッシュ・ラインによって置き換えられる
１次ヴィクティム・データ・キャッシュ・ラインである
かを決定する。
【００５９】しかし、各１次データ・キャッシュ・バン
ク１２２において、ヴィクティム・データ・キャッシュ
・ラインを新しいデータ・キャッシュ・ラインで置き換
える前に１次データ・キャッシュ・バンク制御状態マシ
ン１５２は、もしダーティであれば（図６の状態１６
３）１次ヴィクティム・データ・キャッシュ・ラインを
対応するメイン・メモリ・バンク１１８にライト・バッ
クする。１次データ・キャッシュ・バンク制御状態マシ
ンは、１次データ・キャッシュ・バンク・タグ／フラグ
・ストレージ１４８から与えられた対応するダーティ・
フラグからその１次ヴィクティム・データ・キャッシュ
・ラインがダーティであるかどうかを判定することによ
ってこれを行う。もしダーティであれば、１次データ・
キャッシュ・バンク制御状態マシンは、ダーティな１次
ヴィクティム・データ・キャッシュ・ラインをライト・
バックする必要があることを示すダーティ・キャッシュ
・ライン書き込み信号を制御バス１１６上に送出する。
この信号はＣＰＵ１０２によって受信され、それに応答
してＣＰＵは、ダーティな１次ヴィクティム・データ・
キャッシュ・ラインが対応するメイン・メモリ・バンク
にライト・バックされ、新しい１次データ・キャッシュ
・ラインが１次データ・キャッシュ・バンクに読み出さ
れるのを可能にするために時間稼ぎを行う。
【００６０】１次データ・キャッシュ・バンク制御状態
マシン１５２は、書き込みが行われることを示すＷ／Ｒ
制御信号及び１次データ・キャッシュ・バンク・タグ／
フラグ・ストレージ１４８から与えられたダーティな１
次ヴィクティム・データ・キャッシュ・ラインに対する
対応するタグから受け取った１２アドレス・ビットＡ２
０〜Ａ９を対応するメイン・メモリ・バンク１１８に送
出することによって、ダーティな１次ヴィクティム・デ
ータ・キャッシュ・ラインをライト・バックする。更
に、１次データ・キャッシュ・バンク制御状態マシン
は、バッファ制御信号をライト・バックされつつあるダ
ーティな１次ヴィクティム・データ・キャッシュ・ライ
ンをストアするバッファ１４６に送出してダーティな１
次ヴィクティム・データ・キャッシュ・ラインが対応す
るメイン・メモリ・バンクのセンス・アンプ１２６へ送
出されるようにする。この１２アドレス・ビットに応答
して、行デコーダ１２４は、その１２アドレス・ビット
によって識別された対応するメイン・メモリ・バンクの
行を突き止める。更に、Ｗ／Ｒ制御信号に応答して、セ
ンス・アンプ１２６は、与えられたダーティな１次ヴィ
クティム・データ・キャッシュ・ラインを対応するメイ
ン・メモリ・バンクの識別された行に書き込む。典型的
実施形態では、ダーティな１次ヴィクティム・データ・
キャッシュ・ラインをライト・バックするのに６サイク
ルを必要とし、その内訳は、１次データ・キャッシュ・
バンク・ミスが生じたことを判定し、ダーティな１次ヴ
ィクティム・データ・キャッシュ・ラインを識別するた
めに１サイクル、センス・アンプをプリチャージし、行
デコーダによるアドレス・ビットのデコードに４サイク
ル、ダーティな１次ヴィクティム・データ・キャッシュ
・ラインをメイン・メモリ・バンクに書き込むのに１サ
イクルである。
【００６１】更に、ＣＰＵはダーティな１次ヴィクティ
ム・データ・キャッシュ・ラインがライト・バック中は
時間稼ぎ（失速）をしているので、他の１次データ・キ
ャッシュ・バンク１２２はそれぞれ、もし少なくとも１
つのダーティな１次データ・キャッシュ・ラインをスト
アしていれば（図６の状態１６３）、ダーティな１次デ
ータ・キャッシュ・ラインを対応するメイン・メモリ・
バンク１１８にライト・バックする。これら他の１次デ
ータ・キャッシュ・バンクのそれぞれにおいて、制御バ
ス１１６上のダーティ・キャッシュ・ライン書き込み信
号が、ダーティな１次ヴィクティム・データ・キャッシ
ュ・ラインがライト・バック中であることを示し、バン
ク選択信号が、対応するメイン・メモリ・バンクが選択
されていないことを示していると、これが行われる。こ
のライト・バックは、他の１次データ・キャッシュ・バ
ンクのそれぞれの１次データ・キャッシュ・バンク制御
状態マシン１５２によって、今説明したと同様に制御さ
れる。しかし、１次データ・キャッシュ・バンクにスト
アされているダーティな１次データ・キャッシュ・ライ
ンが１つだけのときは、そのダーティな１次データ・キ
ャッシュ・ラインがライト・バックされる。しかし、２
つのダーティな１次データ・キャッシュ・ラインがある
とＬＲＵフラグによってＬＲＵ１次データ・キャッシュ
・ラインと識別されたダーティな１次データ・キャッシ
ュ・ラインがライト・バックされる。このライト・バッ
クが完了すると、１次データ・キャッシュ・バンク制御
状態マシンはアイドル状態（図６の状態１５７）に戻
る。
【００６２】各１次データ・キャッシュ・バンク１２２
において、ダーティな１次ヴィクティム・データ・キャ
ッシュ・ラインが対応するメイン・メモリ・バンク１１
８にライト・バックされるか、あるいは１次ヴィクティ
ム・データ・キャッシュ・ラインに対する対応するダー
ティ・フラグがその１次ヴィクティム・データ・キャッ
シュ・ラインはダーティでないことを示すと、１次デー
タ・キャッシュ・バンク制御状態マシン１５２は、送出
されたデータ・アドレスによって指定されたメモリ位置
を有する新しい１次データ・キャッシュ・ラインを対応
するメイン・メモリ・バンク１１８から１次データ・キ
ャッシュ・バンクに読み出す（図６の状態１６３）。こ
れは、書き込みが行われることを示すＷ／Ｒ制御信号及
びデータ・アドレス・バス１１０上に送出されたデータ
・アドレスの１２アドレス・ビットＡ２０〜Ａ９を対応
するメイン・メモリ・バンク１１８へ送出することによ
って行われる。この１２アドレス・ビットに応答して、
行デコーダ１２４は、この１２アドレス・ビットによっ
て識別された対応するメイン・メモリ・バンクの行を突
き止める。更に、Ｗ／Ｒ制御信号に応答して、センス・
アンプ１２６は、対応するメイン・メモリ・バンクの識
別された行から新しい１次データ・キャッシュ・ライン
を読み出す。更に、１次データ・キャッシュ・バンク制
御状態マシンは、置き換えられつつある１次ヴィクティ
ム・データ・キャッシュ・ラインをストアしているバッ
ファ１４６にバッファ制御信号を送出して、新しい１次
ヴィクティム・データ・キャッシュ・ラインがそのバッ
ファにラッチされ、その１次ヴィクティム・データ・キ
ャッシュ・ラインを置き換えるようにする。典型的実施
形態では、これには５サイクルを必要とし、その内訳
は、センス・アンプのプリチャージ及び行デコーダによ
るアドレス・ビットのデコードに４サイクル、センス・
アンプによって読み出された新しい１次データ・キャッ
シュ・ラインをメイン・メモリ・バックにラッチするの
に１サイクルである。
【００６３】しかし、メイン・メモリ・バンク１１８を
アクセスして新しいデータ・キャッシュ・ラインを読み
出すには、行デコーダ１２４によるアドレス・ビット・
デコード及びセンス・アンプ１２６のプリチャージに時
間がかかるので、この時間を有効に使って、新しい１次
データ・キャッシュ・ラインがバッファ１４６にラッチ
される前に、１次ヴィクティム・データ・キャッシュ・
ラインの最近使われた（ＭＲＵ, Most Recently Used）
１次データ・キャッシュ・サブラインをヴィクティム・
データ・キャッシュ１０６に書き込むことができる。１
次ヴィクティム・データ・キャッシュ・ラインのどの１
次データ・キャッシュ・サブラインがＭＲＵサブライン
かを判定するために、各１次データ・キャッシュ・バン
ク１２２の１次データ・キャッシュ・バンク・タグ／フ
ラグ・ストレージ１４８は１次データ・キャッシュ・バ
ンク・ライン・ストレージ１４４にストアされている各
１次データ・キャッシュ・ラインのＭＲＵヴィクティム
・データ・キャッシュ・サブラインを識別するＭＲＵフ
ラグをストアする。更に、この時間中データ・バス１０
８は使われていないので、これを有効に使ってＭＲＵヴ
ィクティム・データ・キャッシュ・サブラインをヴィク
ティム・データ・キャッシュに書くことができる。
【００６４】従って、センス・アンプのプリチャージ中
及び行デコーダがアドレス・ビットをデコードしている
間、１次データ・キャッシュ・バンク制御状態マシン１
５２は、１次データ・キャッシュ・バンク・タグ／フラ
グ・ストレージ１４８から受け取った対応するＭＲＵフ
ラグからＭＲＵヴィクティム・データ・キャッシュ・サ
ブラインを識別する。１次データ・キャッシュ・バンク
制御状態マシン１５２は、次にデータ・バス１０６を用
いて、ＭＲＵヴィクティム・データ・キャッシュ・サブ
ラインをヴィクティム・データ・キャッシュ１０６に送
出する（図６の小状態１６５）。典型的実施形態では、
データ・バスが６４ビット幅すなわち１データ・ワード
幅であり、ＭＲＵヴィクティム・データ・キャッシュ・
サブラインが２５６ビット幅すなわち４データ・ワード
幅であるので、これは４サイクルで行われる。従って、
１次データ・キャッシュ・バンク制御状態マシンは、こ
の時間中６４ビットすなわち１データ・ワードのＭＲＵ
ヴィクティム・データ・キャッシュ・サブラインを各サ
イクル毎にデータ・バスに送出する。
【００６５】図７〜９を再び参照すると、ヴィクティム
・データ・キャッシュ制御状態マシン１６８は、制御バ
ス１１６から、各１次データ・キャッシュ・バンク１２
２からの１次データ・キャッシュ・バンク・ヒット／ミ
ス信号とバンク選択信号及びダーティ・キャッシュ・ラ
イン書き込み信号を受け取る。１次データ・キャッシュ
・バンクからの１次データ・キャッシュ・バンク・ヒッ
ト／ミス信号及びバンク選択信号が、１次データ・キャ
ッシュ・バンク・ミスが生じたことを示し、ダーティ・
キャッシュ・ライン書き込み信号が、ダーティな１次ヴ
ィクティム・データ・キャッシュ・ラインがライト・バ
ックされないことを示すと、ヴィクティム・データ・キ
ャッシュ制御状態マシンは、１次データ・キャッシュ・
バンクによってデータ・バス１０８上に与えられたＭＲ
Ｕヴィクティム・データ・キャッシュ・サブラインをヴ
ィクティム・データ・キャッシュ・ライン・ストレージ
１６０に書き込む（図９の状態１７５）。
【００６６】ヴィクティム・データ・キャッシュ制御状
態マシン１６８は、どのヴィクティム・データ・キャッ
シュ・サブラインがＭＲＵヴィクティム・データ・キャ
ッシュ・サブラインで置き換えられるべきかを先ず決定
することによってこれを行う。読み出し中にヴィクティ
ム・データ・キャッシュ・ヒットがあった場合は、ヴィ
クティム・データ・キャッシュ制御状態マシン１６８
は、ヒットが生じたヴィクティム・データ・キャッシュ
・サブラインをＭＲＵヴィクティム・データ・キャッシ
ュ・サブラインで置き換える。これは、ＭＲＵヴィクテ
ィム・データ・キャッシュ・サブラインを与える１次デ
ータ・キャッシュ・バンク１２２で１次データ・キャッ
シュ・バンク・ミスが生じ、それに対応して対応するメ
イン・メモリ・バンクから１次データ・キャッシュ・バ
ンクに読み出される１次データ・キャッシュ・ラインが
置き換えられるヴィクティム・データ・キャッシュ・サ
ブラインを含んでいるために行われる。これは、置き換
えられつつあるヴィクティム・データ・キャッシュ・サ
ブラインでヴィクティム・データ・キャッシュ・ヒット
が生じたという事実によって示される。
【００６７】しかし、ヴィクティム・データ・キャッシ
ュ・ミスがあった場合には、ヴィクティム・データ・キ
ャッシュ制御状態マシン１６８は、ＬＲＵヴィクティム
・データ・キャッシュ・サブラインをＭＲＵヴィクティ
ム・データ・キャッシュ・サブラインで置き換える。Ｌ
ＲＵヴィクティム・データ・キャッシュ・サブラインは
ヴィクティム・データ・キャッシュ・タグ／フラグ・ス
トレージ１６４にストアされているＬＲＵフラグによっ
て識別される。ＬＲＵフラグは、ヴィクティム・データ
・キャッシュ・サブラインが読み出しのためにアクセス
される毎にヴィクティム・データ・キャッシュ制御状態
マシンによって更新される。更新されたＬＲＵフラグ
は、次にヴィクティム・データ・キャッシュ・タグ／フ
ラグ・ストレージに与えられ、ヴィクティム・データ・
キャッシュ制御状態マシンから送出されたストレージ制
御信号と共にストアされる。
【００６８】ヴィクティム・データ・キャッシュ制御状
態マシン１６８は、ＭＲＵヴィクティム・データ・キャ
ッシュ・サブラインを、置き換えられつつあるヴィクテ
ィム・データ・キャッシュ・サブラインを現在ストアし
ているバッファ１６２にストアする。これは、ＭＲＵヴ
ィクティム・データ・キャッシュ・サブラインを転送す
るのに要する４サイクル中にデータ・バス上で受信した
６４ビットのブロックをバッファの対応するラッチへ送
出することによって行われる。同時に、６４ビットのブ
ロックをバッファにラッチできるように、この４サイク
ルの間にバッファ制御信号が対応するラッチに送出され
る。
【００６９】再び図２、５及び６に転ずると、各１次デ
ータ・キャッシュ・バンク１２２において、新しい１次
データ・キャッシュ・ラインが１次データ・キャッシュ
・バンクに読み出され、ＭＲＵヴィクティム・データ・
キャッシュ・サブラインがヴィクティム・データ・キャ
ッシュ１０６に読み出された後、前に説明したようにデ
ータ・ワードが新しい１次データ・キャッシュ・ライン
に対して読み・書きされる（図６の状態１５９及び１６
１）。
【００７０】従って、前述から、１６個の１次データ・
キャッシュ・バンク１２２は１６Ｋバイトを有する２ウ
ェイのセット・アソシエイティブ・データ・キャッシュ
を形成し、ヴィクティム・データ・キャッシュ１０６は
１６ウェイのフル・アソシエイティブのヴィクティム・
データ・キャッシュである。更に、まとめると、Ｐ／Ｍ
装置１００のデータ・キャッシュ・システムを形成す
る。各データ・キャッシュ・バンクにストアされる１次
データ・キャッシュ・ラインは全幅であり、オンチップ
であるので、全幅より少ないデータ・キャッシュ・ライ
ンをストアする従来のデータ・キャッシュに比べてキャ
ッシュ・ミスは大幅に低減される。命令キャッシュ・バ
ンク１２０によって形成される命令キャッシュのよう
に、この低いミス率は、高い空間的局所性でアクセスす
るために長いデータ・キャッシュ・ラインをプリフェッ
チする利点に起因する。更に、このミス率は、低い局所
性でのアクセスを吸収するオンチップのヴィクティム・
データ・キャッシュの利用によって一層低減される。更
に、オフチップのメイン・メモリとオンチップの命令キ
ャッシュに関して前述したような厳しい２次衝突効果の
ために、オフチップのメイン・メモリとオンチップのデ
ータ・キャッシュを有する従来のプロセッサは、全幅の
データ・キャッシュ・ラインの利益を利用することがで
きない。
【００７１】当業者は、図１〜９の典型的実施形態に対
する多くの代替実施形態が存在することを認識するであ
ろう。例えば、メイン・メモリ・バンク１１８の行、及
びデータ及び命令キャッシュ・バンク・ライン・ストレ
ージにおけるバッファ１３０、１４６は４０９６ビット
の典型的幅とは異なった幅を有することができるが、同
じサイズの幅であることが望ましい。更に、各命令キャ
ッシュ・バンク及び各データ・キャッシュ・バンクは１
つ以上のバッファを持つことができる。更に、ヴィクテ
ィム・データ・キャッシュは、１次データ・キャッシュ
・バンクに対して使用されるヴィクティム・データ・キ
ャッシュのように、命令キャッシュ・バンクに使用でき
る。最後に、ＬＲＵ方式によってヴィクティム・データ
・キャッシュ・ラインを判定したり、ＭＲＵ方式によっ
てヴィクティム・データ・キャッシュに書き込むヴィク
ティム・データ・キャッシュ・サブラインを判定するの
ではなく、他の方式も使用できる。
【００７２】本発明についていくつかの具体的実施形態
を参照して説明したけれども、説明は本発明の例示的な
ものであり、発明を限定するように解釈すべきでない。
添付特許請求の範囲で定義された発明の真の精神と範囲
を逸脱することなく、様々な変更が当業者によって行わ
れるであろう。
【図面の簡単な説明】
【図１】 本発明による統合されたプロセッサ・メモリ
（Ｐ／Ｍ）装置のブロック図である。
【図２】 Ｐ／Ｍ装置の各メモリ・ブロックのメイン・
メモリ・バンクと、１次データ・キャッシュ・バンク及
び命令キャッシュ・バンクのブロック図である。
【図３】 各命令キャッシュ・バンクの命令キャッシュ
・バンク・ロジックのブロック図である。
【図４】 各命令キャッシュ・バンクの命令キャッシュ
・バンク・ロジックの状態の状態図である。
【図５】 各１次データ・キャッシュ・バンクの１次キ
ャッシュ・バンク・ロジックのブロック図である。
【図６】 各１次データ・キャッシュ・バンクの１次デ
ータ・キャッシュ・バンク・ロジックの状態の状態図で
ある。
【図７】 Ｐ／Ｍ装置のヴィクティム・キャッシュのブ
ロック図である。
【図８】 ヴィクティム・キャッシュのヴィクティム・
キャッシュ・ロジックのブロック図である。
【図９】 ヴィクティム・キャッシュ・ロジックの状態
の状態図である。
【符号の説明】
１００・・統合されたＰ／Ｍ装置 １０２・・ＣＰＵ １０３・・オン・チップのメモリ・システム １０４・・メモリ・ブロック １１８・・メイン・メモリ・バック １２０・・命令キャッシュ・バンク １２２・・データ・キャッシュ・バンク １２８・・命令キャッシュ・バンク・ライン・ストレー
ジ １３６・・命令キャッシュ・バンク制御状態マシン １４４・・データ・キャッシュ・バンク・ライン・スト
レージ １５２・・１次データ・キャッシュ・バンク制御状態マ
シン １６８・・ヴィクティム・データ・キャッシュ制御状態
マシン
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年１０月２１日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡＤ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303，Ｕ. Ｓ．Ａ. (72)発明者 アンドレアス・ノアズィック アメリカ合衆国・94101−1901・カリフォ ルニア州・マウンテン ヴュー・チャーチ ストリート・801 (72)発明者 フォン・ポン アメリカ合衆国・94040・カリフォルニア 州・マウンテン ヴュー・ブライアント アヴェニュ・150

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 所定のアドレス空間を有し、複数のメイ
    ン・メモリ・バンクを有するメイン・メモリにして、各
    メイン・メモリ・バンクは前記アドレス空間の対応する
    部分を占有し、それぞれ所定のワード数の幅であるワー
    ド行を、前記アドレス空間の対応する部分内のアドレス
    のメモリ位置にストアするメイン・メモリと、 前記メモリ・バンクのそれぞれに結合された中央処理装
    置（ＣＰＵ）と、 前記メイン・メモリ・バンクの対応するメイン・メモリ
    ・バンクおよび前記ＣＰＵに結合された複数のキャッシ
    ュ・バンクをそれぞれ有するキャッシュとを備え、 各キャッシュ・バンクは、 対応するメイン・メモリ・バンクに結合され、１つ以上
    の複数ワードのキャッシュラインをストアするキャッシ
    ュ・バンク・ライン・ストレージであって、各キャッシ
    ュ・ラインは対応するメイン・メモリ・バンク内に対応
    する行を有し、所定のワード数の幅であるキャッシュ・
    バンク・ライン・ストレージと、 前記キャッシュ・ラインのそれぞれに対する対応するタ
    グをストアするキャッシュ・バンク・タグ・ストレージ
    であって、前記タグはそれぞれ対応するキャッシュ・ラ
    インの対応するメモリ・バンクの行を識別するキャッシ
    ュ・バンク・タグ・ストレージと、 ＣＰＵ、対応するメモリ・バンク及びキャッシュ・スト
    レージに結合されたキャッシュ・バンク・ロジックであ
    って、ＣＰＵが対応するメイン・メモリ・バンクのアド
    レス空間内のアドレスを送出すると、このアドレス及び
    前記キャッシュ・ラインのタグから、前記キャッシュ・
    バンク・ライン・ストレージ内でキャッシュ・バンク・
    ヒットが生じたか、キャッシュ・ミスが生じたかを判定
    し、キャッシュ・バンク・ミスが生じると、前記キャッ
    シュ・ラインのヴィクティム・キャッシュ・ラインを送
    出されたアドレスによって指定された対応するメモリ・
    バンクの対応する行を有する新しいキャッシュ・ライン
    で置き換えるキャッシュ・バンク・ロジックとを備えた
    統合されたプロセッサ・メモリ装置。
  2. 【請求項２】 中央処理装置及びメイン・メモリと共に
    用いるキャッシュであって、前記メイン・メモリは所定
    のアドレス空間を有し、複数のメイン・メモリ・バンク
    を有し、各メイン・メモリ・バンクは前記アドレス空間
    の対応する部分を占有し、それぞれ所定のワード数の幅
    であるワード行を、前記アドレス空間の対応する部分内
    のアドレスのメモリ位置にストアし、 前記メイン・メモリ・バンクのメイン・メモリ・バンク
    にそれぞれ対応している複数のキャッシュ・バンクを備
    え、 各キャッシュ・バンクは、 １つ以上の複数ワードのキャッシュ・ラインをストアす
    るキャッシュ・バンク・ライン・ストレージであって、
    各キャッシュ・ラインは、対応するメイン・メモリ・バ
    ンク内に対応する行を有し、所定のワード数幅であるキ
    ャッシュ・バンク・ライン・ストレージと、 前記キャッシュ・ラインのそれぞれに対する対応するタ
    グをストアするキャッシュ・バンク・タグ・ストレージ
    であって、前記タグはそれぞれ対応するキャッシュ・ラ
    インの対応するメモリ・バンクの行を識別するキャッシ
    ュ・バンク・タグ・ストレージと、 キャッシュ・バンク・ロジックであって、ＣＰＵが対応
    するメイン・メモリ・バンクのアドレス空間内のアドレ
    スを送出すると、このアドレス及び前記キャッシュ・ラ
    インのタグから、前記キャッシュ・バンク・ライン・ス
    トレージ内でキャッシュ・バンク・ヒットが生じたか、
    キャッシュ・ミスが生じたかを判定し、キャッシュ・バ
    ンク・ミスが生じると、前記キャッシュ・ラインのヴィ
    クティム・キャッシュ・ラインを送出されたアドレスに
    よって指定された対応するメモリ・バンクの対応する行
    を有する新しいキャッシュ・ラインで置き換えるキャッ
    シュ・バンク・ロジックとを備えたキャッシュ。
  3. 【請求項３】 中央処理装置及びメイン・メモリと共に
    用いるキャッシュを提供する方法であって、前記メイン
    ・メモリは所定のアドレス空間を有し、複数のメイン・
    メモリ・バンクを有し、各メイン・メモリ・バンクは前
    記アドレス空間の対応する部分を占有し、それぞれ所定
    のワード数の幅であるワード行を前記アドレス空間の対
    応する部分内のアドレスのメモリ位置にストアし、 前記メイン・メモリ・バンクのメイン・メモリ・バンク
    にそれぞれ対応している複数のキャッシュ・バンクを設
    けるステップを有し、 各キャッシュ・バンクにおいて、 １つ以上の複数ワードのキャッシュ・ラインをストアす
    るステップあって、各キャッシュ・ラインは、対応する
    メイン・メモリ・バンク内に対応する行を有し、所定の
    ワード数幅である、キャッシュ・ラインをステップと、 前記キャッシュ・ラインのそれぞれに対して対応し、そ
    れぞれ対応するキャッシュ・ラインの対応するメモリ・
    バンクの行を識別するタグをストアするステップと、 ＣＰＵが対応するメイン・メモリ・バンクのアドレス空
    間内のアドレスを送出すると、このアドレス及び前記キ
    ャッシュ・ラインのタグから、前記キャッシュ・バンク
    内でキャッシュ・バンク・ヒットが生じたか、キャッシ
    ュ・ミスが生じたかを判定するステップと、 キャッシュ・バンク・ミスが生じると、前記キャッシュ
    ・ラインのヴィクティム・キャッシュ・ラインを送出さ
    れたアドレスによって指定された対応するメモリ・バン
    クの対応する行を有する新しいキャッシュ・ラインで置
    き換えるステップとを有するキャッシュを提供する方
    法。
JP9187286A 1996-07-01 1997-06-30 統合されたプロセッサ・メモリ装置 Pending JPH10177519A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/675254 1996-07-01
US08/675,254 US6199142B1 (en) 1996-07-01 1996-07-01 Processor/memory device with integrated CPU, main memory, and full width cache and associated method

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JPH10177519A true JPH10177519A (ja) 1998-06-30

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