JPH0745517A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0745517A JPH0745517A JP15880493A JP15880493A JPH0745517A JP H0745517 A JPH0745517 A JP H0745517A JP 15880493 A JP15880493 A JP 15880493A JP 15880493 A JP15880493 A JP 15880493A JP H0745517 A JPH0745517 A JP H0745517A
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- transistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 同一基板上にアナログ的な動作をさせるバイ
ポーラ系のトランジスタとロジック回路とを形成した半
導体装置の面積を縮小し、さらにその半導体装置の製造
工程数を少なくする。 【構成】 ｐ- 型半導体基板１上に、ｎＳＩＴ２、Ｅ型
ｎＭＯＳトランジスタ５、およびＤ型ｎＭＯＳトランジ
スタ６を形成する。この半導体装置の製造工程において
は、ｎＳＩＴ２のｐ- 型チャネル層１４ＡとＭＯＳトラ
ンジスタ５，６のｐ- 型ウェル領域１４Ｅ，１４Ｄを同
時に形成し、ｎＳＩＴ２のｐ+ 型ゲート領域１５ＡとＭ
ＯＳトランジスタ５，６のｐ+ 型チャネルストッパ１５
Ｆを同時に形成し、ｎＳＩＴ２のソースポリシリコン電
極１８ＡとＭＯＳトランジスタ５，６のゲート電極１８
Ｅ，１８Ｄを同時に形成する。
ポーラ系のトランジスタとロジック回路とを形成した半
導体装置の面積を縮小し、さらにその半導体装置の製造
工程数を少なくする。 【構成】 ｐ- 型半導体基板１上に、ｎＳＩＴ２、Ｅ型
ｎＭＯＳトランジスタ５、およびＤ型ｎＭＯＳトランジ
スタ６を形成する。この半導体装置の製造工程において
は、ｎＳＩＴ２のｐ- 型チャネル層１４ＡとＭＯＳトラ
ンジスタ５，６のｐ- 型ウェル領域１４Ｅ，１４Ｄを同
時に形成し、ｎＳＩＴ２のｐ+ 型ゲート領域１５ＡとＭ
ＯＳトランジスタ５，６のｐ+ 型チャネルストッパ１５
Ｆを同時に形成し、ｎＳＩＴ２のソースポリシリコン電
極１８ＡとＭＯＳトランジスタ５，６のゲート電極１８
Ｅ，１８Ｄを同時に形成する。
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラ系トランジ
スタとＭＯＳトランジスタとを同一基板上に形成した半
導体装置およびその製造方法に係わる。
スタとＭＯＳトランジスタとを同一基板上に形成した半
導体装置およびその製造方法に係わる。
【０００２】
【従来の技術】エレクトロニクス産業を支える半導体技
術の発展はめざましく、あらゆる分野に利用されてい
る。そして、大電力化、高速化などの用途に応じて、さ
まざまな開発が行われている。また、各種電子機器の小
型化の要望を満たすために、半導体装置の集積化も進め
られている。
術の発展はめざましく、あらゆる分野に利用されてい
る。そして、大電力化、高速化などの用途に応じて、さ
まざまな開発が行われている。また、各種電子機器の小
型化の要望を満たすために、半導体装置の集積化も進め
られている。
【０００３】図６に、比較的大きな電力を扱い、かつ高
速スイッチングが可能なバイポーラ系静電誘導トランジ
スタと、その静電誘導トランジスタの駆動制御などを行
うロジック回路とを同一基板上に形成した半導体装置を
示す。
速スイッチングが可能なバイポーラ系静電誘導トランジ
スタと、その静電誘導トランジスタの駆動制御などを行
うロジック回路とを同一基板上に形成した半導体装置を
示す。
【０００４】同図は、ｐ- 型半導体基板１の表面部に、
バイポーラ系ｎ型静電誘導トランジスタ２（以下、単に
ｎＳＩＴ２と呼ぶ）と、キャパシタ３と、ロジック回路
として２つのラテラル型ｐｎｐトランジスタ４が形成さ
れている半導体装置の断面を示している。
バイポーラ系ｎ型静電誘導トランジスタ２（以下、単に
ｎＳＩＴ２と呼ぶ）と、キャパシタ３と、ロジック回路
として２つのラテラル型ｐｎｐトランジスタ４が形成さ
れている半導体装置の断面を示している。
【０００５】各素子間、すなわち、ｎＳＩＴ２、キャパ
シタ３、ｐｎｐトランジスタ４どうしの間は、それぞれ
ｐ+ 型分離拡散領域１１Ａ，１１Ｂ，１１Ｃによって電
気的に分離されている。
シタ３、ｐｎｐトランジスタ４どうしの間は、それぞれ
ｐ+ 型分離拡散領域１１Ａ，１１Ｂ，１１Ｃによって電
気的に分離されている。
【０００６】ｎＳＩＴ２は、ｐ- 型半導体基板１の表面
部に形成されているｎ- 型エピタキシャル層１３Ａの底
部にｎ+ 型埋込み層１２Ａを有する。そして、ｎ- 型エ
ピタキシャル層１３Ａの表面部には、ｐ- 型チャネル層
１４、そのｐ- 型チャネル層１４を取り囲むようにして
ｐ+ 型ゲート領域１５、ｐ- 型チャネル層１４の表面部
に選択的にｎ+ 型ソース領域１６、およびｎ- 型エピタ
キシャル層１３Ａの表面部でｐ+ 型ゲート領域１５から
所定間隔を隔てた位置にｎ+ 型ドレイン領域１７が形成
されている。
部に形成されているｎ- 型エピタキシャル層１３Ａの底
部にｎ+ 型埋込み層１２Ａを有する。そして、ｎ- 型エ
ピタキシャル層１３Ａの表面部には、ｐ- 型チャネル層
１４、そのｐ- 型チャネル層１４を取り囲むようにして
ｐ+ 型ゲート領域１５、ｐ- 型チャネル層１４の表面部
に選択的にｎ+ 型ソース領域１６、およびｎ- 型エピタ
キシャル層１３Ａの表面部でｐ+ 型ゲート領域１５から
所定間隔を隔てた位置にｎ+ 型ドレイン領域１７が形成
されている。
【０００７】さらに、ｎ+ 型ソース領域１６に接続して
ソースポリシリコン電極１８、ｎ+型ドレイン領域１７
に接続してドレインポリシリコン電極１９が形成されて
いる。また、ソースポリシリコン電極１８、ドレインポ
リシリコン電極１９、およびｐ+ 型ゲート領域１５に接
続して、それぞれ、ソース電極２０、ドレイン電極２
１、およびゲート電極２２が形成されている。なお、各
電極どうしの間は、フィールド酸化膜２３および層間絶
縁膜２４によって絶縁されている。
ソースポリシリコン電極１８、ｎ+型ドレイン領域１７
に接続してドレインポリシリコン電極１９が形成されて
いる。また、ソースポリシリコン電極１８、ドレインポ
リシリコン電極１９、およびｐ+ 型ゲート領域１５に接
続して、それぞれ、ソース電極２０、ドレイン電極２
１、およびゲート電極２２が形成されている。なお、各
電極どうしの間は、フィールド酸化膜２３および層間絶
縁膜２４によって絶縁されている。
【０００８】キャパシタ３は、ｐ- 型半導体基板１の表
面部に形成されているｎ- 型エピタキシャル層１３Ｂの
底部にｎ+ 型埋込み層１２Ｂを有する。そして、ｎ- 型
エピタキシャル層１３Ｂの表面部には、ｐ+ 型半導体領
域３１が形成されている。また、ｐ+ 型半導体領域３１
表面の端部近傍に接続して電極３２が形成され、ｐ+型
半導体領域３１の上面でフィールド酸化膜２３よりも薄
いキャパシタ用酸化膜３３の上部に電極３４が形成され
ている。
面部に形成されているｎ- 型エピタキシャル層１３Ｂの
底部にｎ+ 型埋込み層１２Ｂを有する。そして、ｎ- 型
エピタキシャル層１３Ｂの表面部には、ｐ+ 型半導体領
域３１が形成されている。また、ｐ+ 型半導体領域３１
表面の端部近傍に接続して電極３２が形成され、ｐ+型
半導体領域３１の上面でフィールド酸化膜２３よりも薄
いキャパシタ用酸化膜３３の上部に電極３４が形成され
ている。
【０００９】ｐｎｐトランジスタ４は、ｐ- 型半導体基
板１の表面部に形成されているｎ-型エピタキシャル層
１３Ｃの底部にｎ+ 型埋込み層１２Ｃを有する。また、
ｎ-型エピタキシャル層１３Ｃの表面部には、ｐ+ 型エ
ミッタ領域４１、ｐ+ 型エミッタ領域４１を取り囲むよ
うにしてｐ+ 型エミッタ領域４１から所定間隔を隔てて
ｐ+ 型コレクタ領域４２、およびｐ+ 型コレクタ領域４
２の外側のやや離れた位置にｎ+ 型ベース領域４３が形
成されている。そして、ｎ+ 型ベース領域４３に接続し
てベースポリシリコン電極４４が形成されており、さら
に、ｐ+ 型エミッタ領域４１、ｐ+ 型コレクタ領域４
２、およびベースポリシリコン電極４４に接続して、そ
れぞれ、エミッタ電極４５、コレクタ電極４６、および
ベース電極４７が形成されている。
板１の表面部に形成されているｎ-型エピタキシャル層
１３Ｃの底部にｎ+ 型埋込み層１２Ｃを有する。また、
ｎ-型エピタキシャル層１３Ｃの表面部には、ｐ+ 型エ
ミッタ領域４１、ｐ+ 型エミッタ領域４１を取り囲むよ
うにしてｐ+ 型エミッタ領域４１から所定間隔を隔てて
ｐ+ 型コレクタ領域４２、およびｐ+ 型コレクタ領域４
２の外側のやや離れた位置にｎ+ 型ベース領域４３が形
成されている。そして、ｎ+ 型ベース領域４３に接続し
てベースポリシリコン電極４４が形成されており、さら
に、ｐ+ 型エミッタ領域４１、ｐ+ 型コレクタ領域４
２、およびベースポリシリコン電極４４に接続して、そ
れぞれ、エミッタ電極４５、コレクタ電極４６、および
ベース電極４７が形成されている。
【００１０】このように、従来は、アナログ的な動作を
行う回路と、ディジタル制御を行うロジック回路とを同
一基板上に形成する場合、一般に、ロジック回路はバイ
ポーラ系トランジスタで構成していた。
行う回路と、ディジタル制御を行うロジック回路とを同
一基板上に形成する場合、一般に、ロジック回路はバイ
ポーラ系トランジスタで構成していた。
【００１１】
【発明が解決しようとする課題】ところで、同一基板上
に複数のバイポーラトランジスタを形成する場合、各バ
イポーラトランジスタの動作が、隣接するバイポーラト
ランジスタからの影響を受けないようにするためには、
各バイポーラトランジスタ間を逆バイアス状態のｐｎ接
合によって分離することが一般的になっている。図６に
示す例おいては、ｐｎｐトランジスタ４，４間に形成さ
れているｐ+ 型分離拡散領域１１Ｃの電位をｎ- 型エピ
タキシャル層１３Ｃの電位よりも低く設定することによ
って、上記ｐｎｐトランジスタ４，４間の分離を行って
いる。
に複数のバイポーラトランジスタを形成する場合、各バ
イポーラトランジスタの動作が、隣接するバイポーラト
ランジスタからの影響を受けないようにするためには、
各バイポーラトランジスタ間を逆バイアス状態のｐｎ接
合によって分離することが一般的になっている。図６に
示す例おいては、ｐｎｐトランジスタ４，４間に形成さ
れているｐ+ 型分離拡散領域１１Ｃの電位をｎ- 型エピ
タキシャル層１３Ｃの電位よりも低く設定することによ
って、上記ｐｎｐトランジスタ４，４間の分離を行って
いる。
【００１２】図６では、ロジック回路を構成するラテラ
ル型のバイポーラトランジスタとして、ｐｎｐトランジ
スタ４を２個のみを描いているが、実際は多数形成され
ている。したがって、それら多数のバイポーラトランジ
スタを分離するためには、多数のｐ+ 型分離拡散領域１
１Ｃを形成しなければならない。
ル型のバイポーラトランジスタとして、ｐｎｐトランジ
スタ４を２個のみを描いているが、実際は多数形成され
ている。したがって、それら多数のバイポーラトランジ
スタを分離するためには、多数のｐ+ 型分離拡散領域１
１Ｃを形成しなければならない。
【００１３】ところが、このｐ+ 型分離拡散領域１１Ｃ
は、ｎ- 型エピタキシャル層１３Ｃの表面からｐ- 型半
導体基板１に達するように深く拡散されるので、必然的
に横方向にも拡散されてしまう。このため、各バイポー
ラトランジスタ間を分離するために形成した領域の面積
が半導体装置全体に対して大きくなり、実際の素子を形
成できる面積が相対的に小さくなってしまうので、半導
体装置の面積効率が悪いという問題が生じていた。
は、ｎ- 型エピタキシャル層１３Ｃの表面からｐ- 型半
導体基板１に達するように深く拡散されるので、必然的
に横方向にも拡散されてしまう。このため、各バイポー
ラトランジスタ間を分離するために形成した領域の面積
が半導体装置全体に対して大きくなり、実際の素子を形
成できる面積が相対的に小さくなってしまうので、半導
体装置の面積効率が悪いという問題が生じていた。
【００１４】本発明は上記問題を解決するものであり、
同一基板上にアナログ的な動作をさせるバイポーラ系の
トランジスタとロジック回路とを形成した半導体装置の
面積を縮小し、さらに少ない工程数でその半導体装置を
製造する方法を提供することを目的とする。
同一基板上にアナログ的な動作をさせるバイポーラ系の
トランジスタとロジック回路とを形成した半導体装置の
面積を縮小し、さらに少ない工程数でその半導体装置を
製造する方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明の請求項１に記載
の半導体装置は、第１導電型の低不純物濃度半導体領域
とその第１導電型の低不純物濃度半導体領域を取り囲む
ようにして形成した第１導電型の高不純物濃度半導体領
域と上記第１導電型の低不純物濃度半導体領域内の表面
部に形成した第２導電型の半導体領域とその第２導電型
の半導体領域の表面に接続する第２導電型のポリシリコ
ン電極とを有するトランジスタと、ＭＯＳトランジスタ
とを同一半導体基板上に形成した構成を前提とする。
の半導体装置は、第１導電型の低不純物濃度半導体領域
とその第１導電型の低不純物濃度半導体領域を取り囲む
ようにして形成した第１導電型の高不純物濃度半導体領
域と上記第１導電型の低不純物濃度半導体領域内の表面
部に形成した第２導電型の半導体領域とその第２導電型
の半導体領域の表面に接続する第２導電型のポリシリコ
ン電極とを有するトランジスタと、ＭＯＳトランジスタ
とを同一半導体基板上に形成した構成を前提とする。
【００１６】上記半導体基板上にＭＯＳトランジスタと
共に形成する上記トランジスタは、たとえば静電誘導ト
ランジスタ（ＳＩＴ）である。この場合、上記第１導電
型の低不純物濃度半導体領域、第１導電型の高不純物濃
度半導体領域、第２導電型の半導体領域、および第２導
電型のポリシリコン電極は、それぞれＳＩＴのチャネル
層、ゲート領域、ソース領域、およびソースポリシリコ
ン電極に対応する。
共に形成する上記トランジスタは、たとえば静電誘導ト
ランジスタ（ＳＩＴ）である。この場合、上記第１導電
型の低不純物濃度半導体領域、第１導電型の高不純物濃
度半導体領域、第２導電型の半導体領域、および第２導
電型のポリシリコン電極は、それぞれＳＩＴのチャネル
層、ゲート領域、ソース領域、およびソースポリシリコ
ン電極に対応する。
【００１７】そして、上記第１導電型の低不純物濃度半
導体領域と上記ＭＯＳトランジスタのウェル領域とを同
一工程で形成し、上記第１導電型の高不純物濃度半導体
領域と上記ＭＯＳトランジスタのチャネルストッパとを
同一工程で形成し、上記ポリシリコン電極と上記ＭＯＳ
トランジスタのゲート電極とを同一工程で形成する。
導体領域と上記ＭＯＳトランジスタのウェル領域とを同
一工程で形成し、上記第１導電型の高不純物濃度半導体
領域と上記ＭＯＳトランジスタのチャネルストッパとを
同一工程で形成し、上記ポリシリコン電極と上記ＭＯＳ
トランジスタのゲート電極とを同一工程で形成する。
【００１８】請求項２に記載の半導体装置は、請求項１
に記載の半導体装置を前提とし、上記第２導電型の半導
体領域と、上記ＭＯＳトランジスタのソース領域および
ドレイン領域とを同一工程で形成する。
に記載の半導体装置を前提とし、上記第２導電型の半導
体領域と、上記ＭＯＳトランジスタのソース領域および
ドレイン領域とを同一工程で形成する。
【００１９】請求項３に記載の半導体装置は、請求項１
に記載の半導体装置を前提とし、上記ＭＯＳトランジス
タのウェル領域が上記半導体基板の上面に形成された第
２導電型のエピタキシャル層の表面部に形成され、その
ウェル領域の下方に第２導電型の埋込み層を形成する。
に記載の半導体装置を前提とし、上記ＭＯＳトランジス
タのウェル領域が上記半導体基板の上面に形成された第
２導電型のエピタキシャル層の表面部に形成され、その
ウェル領域の下方に第２導電型の埋込み層を形成する。
【００２０】請求項４に記載の半導体装置は、請求項
１，２，または３に記載の半導体装置を前提とし、上記
ＭＯＳトランジスタが複数形成され、その複数のＭＯＳ
トランジスタがエンハンスメント型ＭＯＳトランジスタ
およびデプレッション型ＭＯＳトランジスタの双方を含
む。
１，２，または３に記載の半導体装置を前提とし、上記
ＭＯＳトランジスタが複数形成され、その複数のＭＯＳ
トランジスタがエンハンスメント型ＭＯＳトランジスタ
およびデプレッション型ＭＯＳトランジスタの双方を含
む。
【００２１】本発明の請求項５に記載の半導体装置の製
造方法は、第１導電型の低不純物濃度半導体領域とその
第１導電型の低不純物濃度半導体領域を取り囲むように
して形成した第１導電型の高不純物濃度半導体領域と上
記第１導電型の低不純物濃度半導体領域内の表面部に形
成した第２導電型の半導体領域とその第２導電型の半導
体領域に接続する第２導電型のポリシリコン電極とを有
するトランジスタと、ＭＯＳトランジスタとを同一半導
体基板上に形成した半導体装置の製造方法を前提とす
る。また、請求項１に記載の半導体装置と同様に、上記
トランジスタは、たとえば静電誘導トランジスタ（ＳＩ
Ｔ）である。
造方法は、第１導電型の低不純物濃度半導体領域とその
第１導電型の低不純物濃度半導体領域を取り囲むように
して形成した第１導電型の高不純物濃度半導体領域と上
記第１導電型の低不純物濃度半導体領域内の表面部に形
成した第２導電型の半導体領域とその第２導電型の半導
体領域に接続する第２導電型のポリシリコン電極とを有
するトランジスタと、ＭＯＳトランジスタとを同一半導
体基板上に形成した半導体装置の製造方法を前提とす
る。また、請求項１に記載の半導体装置と同様に、上記
トランジスタは、たとえば静電誘導トランジスタ（ＳＩ
Ｔ）である。
【００２２】そして、上記半導体基板の上面に第２導電
型のエピタキシャル層を形成してそのエピタキシャル層
の所定位置に分離拡散領域を形成する第１の工程と、上
記第１導電型の低不純物濃度半導体領域と上記ＭＯＳト
ランジスタのウェル領域とを同時に形成する第２の工程
と、上記第１導電型の高不純物濃度半導体領域と上記Ｍ
ＯＳトランジスタのチャネルストッパとを同時に形成す
る第３の工程と、上記ＭＯＳトランジスタのゲート酸化
膜を形成する第４の工程と、上記ポリシリコン電極と上
記ＭＯＳトランジスタのゲート電極とを同時に形成する
第５の工程と、上記第２導電型の半導体領域と上記ＭＯ
Ｓトランジスタのソース領域およびドレイン領域とを形
成する第６の工程とから成る。
型のエピタキシャル層を形成してそのエピタキシャル層
の所定位置に分離拡散領域を形成する第１の工程と、上
記第１導電型の低不純物濃度半導体領域と上記ＭＯＳト
ランジスタのウェル領域とを同時に形成する第２の工程
と、上記第１導電型の高不純物濃度半導体領域と上記Ｍ
ＯＳトランジスタのチャネルストッパとを同時に形成す
る第３の工程と、上記ＭＯＳトランジスタのゲート酸化
膜を形成する第４の工程と、上記ポリシリコン電極と上
記ＭＯＳトランジスタのゲート電極とを同時に形成する
第５の工程と、上記第２導電型の半導体領域と上記ＭＯ
Ｓトランジスタのソース領域およびドレイン領域とを形
成する第６の工程とから成る。
【００２３】請求項６に記載の半導体装置の製造方法
は、請求項５に記載の半導体装置の製造方法を前提と
し、上記ＭＯＳトランジスタとしてデプレッション型Ｍ
ＯＳトランジスタを形成する場合には、上記ＭＯＳトラ
ンジスタのゲート酸化膜の下方の上記ウェル領域表面部
にチャネルドープを行う第７の工程を、上記第４の工程
の次に行う。
は、請求項５に記載の半導体装置の製造方法を前提と
し、上記ＭＯＳトランジスタとしてデプレッション型Ｍ
ＯＳトランジスタを形成する場合には、上記ＭＯＳトラ
ンジスタのゲート酸化膜の下方の上記ウェル領域表面部
にチャネルドープを行う第７の工程を、上記第４の工程
の次に行う。
【００２４】
【作用】本発明の半導体装置においては、静電誘導トラ
ンジスタなどのアナログ的動作をさせるトランジスタ
（以下、便宜上ＳＩＴとして説明する）と共に上記半導
体基板上に形成されるロジック回路部を、ＭＯＳトラン
ジスタで構成する。このとき、各ＭＯＳトランジスタど
うしを互いに電気的に分離するための領域が不要にな
り、ロジック回路部を小さな面積で形成することができ
る。したがって、半導体装置のチップ面積が縮小され
る。
ンジスタなどのアナログ的動作をさせるトランジスタ
（以下、便宜上ＳＩＴとして説明する）と共に上記半導
体基板上に形成されるロジック回路部を、ＭＯＳトラン
ジスタで構成する。このとき、各ＭＯＳトランジスタど
うしを互いに電気的に分離するための領域が不要にな
り、ロジック回路部を小さな面積で形成することができ
る。したがって、半導体装置のチップ面積が縮小され
る。
【００２５】また、その製造方法においては、ＳＩＴの
チャネル層とＭＯＳトランジスタのウェル領域とを同時
に形成し、ＳＩＴのゲート領域とＭＯＳトランジスタの
チャネルストッパとを同時に形成し、ＳＩＴのソースポ
リシリコン電極とＭＯＳトランジスタのゲート電極とを
同時に形成し、ＳＩＴのソース領域とＭＯＳトランジス
タのソース領域およびドレイン領域とを同時に形成する
ので、少ない工程数で上記半導体装置を製造できる。
チャネル層とＭＯＳトランジスタのウェル領域とを同時
に形成し、ＳＩＴのゲート領域とＭＯＳトランジスタの
チャネルストッパとを同時に形成し、ＳＩＴのソースポ
リシリコン電極とＭＯＳトランジスタのゲート電極とを
同時に形成し、ＳＩＴのソース領域とＭＯＳトランジス
タのソース領域およびドレイン領域とを同時に形成する
ので、少ない工程数で上記半導体装置を製造できる。
【００２６】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。なお、従来技術を示した図６中の符号と同じ
符号を付けた領域は、同じ領域を表す。
説明する。なお、従来技術を示した図６中の符号と同じ
符号を付けた領域は、同じ領域を表す。
【００２７】本実施例においては、ｐ- 型半導体基板１
上に、ｎ型静電誘導トランジスタ２（以下、ｎＳＩＴ２
という）と、キャパシタ３と、エンハンスメント型ｎチ
ャネルＭＯＳトランジスタ５（以下、Ｅ型ｎＭＯＳトラ
ンジスタ５という）と、デプレッション型ｎチャネルＭ
ＯＳトランジスタ６（以下、Ｄ型ｎＭＯＳトランジスタ
６という）とを形成した半導体装置について説明する。
ただし、図１〜図４の製造工程図においては、図面を見
やすくするために、ｎＳＩＴ２の要部、Ｅ型ｎＭＯＳト
ランジスタ５、およびＤ型ｎＭＯＳトランジスタ６のみ
を示す。
上に、ｎ型静電誘導トランジスタ２（以下、ｎＳＩＴ２
という）と、キャパシタ３と、エンハンスメント型ｎチ
ャネルＭＯＳトランジスタ５（以下、Ｅ型ｎＭＯＳトラ
ンジスタ５という）と、デプレッション型ｎチャネルＭ
ＯＳトランジスタ６（以下、Ｄ型ｎＭＯＳトランジスタ
６という）とを形成した半導体装置について説明する。
ただし、図１〜図４の製造工程図においては、図面を見
やすくするために、ｎＳＩＴ２の要部、Ｅ型ｎＭＯＳト
ランジスタ５、およびＤ型ｎＭＯＳトランジスタ６のみ
を示す。
【００２８】まず最初に、図１（ａ）に示すように、ｐ
- 型半導体基板１の表面にｎ+ 型埋込み層１２Ａ，１２
Ｆを形成するためのｎ型不純物を選択的に導入し、その
上面に、５×１０14〜１×１０15程度の不純物濃度でｎ
- 型エピタキシャル層１３Ａ，１３Ｆを成長させる。
（ｎ- 型エピタキシャル層１３Ａ，１３Ｆは同一エピタ
キシャル層であるが、後述するｐ+ 型分離拡散領域１１
Ａによって２領域に分離されるので、あらかじめ分離し
て記載した） この後、ｎ- 型エピタキシャル層１３Ａ，１３Ｆの表面
に一様にシリコン酸化膜７１を形成する。そして、シリ
コン酸化膜７１を選択的に除去し、そのシリコン酸化膜
７１をマスクとして、ｐ型不純物をｎ- 型エピタキシャ
ル層１３Ａ，１３Ｆの表面に導入する。このｐ型不純物
をｐ- 型半導体基板１に達するようにドライブインさせ
てｐ+ 型分離拡散領域１１Ａを形成する。このとき同時
に、ｐ-型半導体基板１の表面に導入されたｎ型不純物
も拡散されて、ｎ+ 型埋込み層１２Ａ，１２Ｆが形成さ
れる。（第１の工程） 次に、図１（ｂ）に示すように、シリコン酸化膜７１を
いったん除去した後に、シリコン酸化膜７２を一様に形
成する。そして、シリコン酸化膜７２を、ｎ-型エピタ
キシャル層１３Ａ，１３Ｆの上部でそれぞれ選択的に除
去する。このシリコン酸化膜７２をマスクとし、一般的
な手法を用いて、ｎ- 型エピタキシャル層１３Ａ内の表
面部にｐ- 型チャネル層１４Ａを形成し、ｎ- 型エピタ
キシャル層１３Ｆ内の表面部にｐ- 型ウェル領域１４Ｄ
および１４Ｅを形成する。ｐ- 型チャネル層１４Ａおよ
びｐ- 型ウェル領域１４Ｄ，１４Ｅは、２〜３μｍ程度
の深さに形成する。（第２の工程） 続いて、図１（ｃ）に示すように、シリコン酸化膜７３
を一様に形成し、ｎ-型エピタキシャル層１３Ａの上部
でｐ- 型チャネル層１４Ａの端部に重なるような位置、
およびｎ- 型エピタキシャル層１３Ｆの上部でｐ- 型ウ
ェル領域１４Ｄ，１４Ｅの端部近傍に重なるような位置
でそのフィールド酸化膜７３を選択的に除去する。そし
て、そのフィールド酸化膜７３をマスクとしてｐ型不純
物を拡散させて、ｐ+ 型ゲート領域１５Ａおよびｐ+ 型
チャネルストッパ１５Ｆを、２〜３μｍ程度の深さで形
成する。この深さはｐ- 型チャネル層１４Ａまたはｐ-
型ウェル領域１４Ｄ，１４Ｅの深さよりも深い。ｐ+ 型
ゲート領域１５Ａは、ｎ-型エピタキシャル層１３Ａの
表面部において、ｐ- 型チャネル層１４Ａ取り囲むよう
に形成される。（第３の工程） なお、上記実施例においては、第２，第３の工程を分離
しているが、ｎ- 型エピタキシャル層１３Ａおよび１３
Ｆの表面の所定位置に、適当な濃度でｐ型不純物を導入
しておき、次の工程でフィールド酸化膜２３を形成する
ときに同時に、ｐ- 型チャネル層１４Ａとｐ+ 型ゲート
領域１５Ａ、およびｐ- 型ウェル領域１４Ｄ，Ｅとｐ+
型チャネルストッパ１５Ｆを形成するようにしてもよ
い。
- 型半導体基板１の表面にｎ+ 型埋込み層１２Ａ，１２
Ｆを形成するためのｎ型不純物を選択的に導入し、その
上面に、５×１０14〜１×１０15程度の不純物濃度でｎ
- 型エピタキシャル層１３Ａ，１３Ｆを成長させる。
（ｎ- 型エピタキシャル層１３Ａ，１３Ｆは同一エピタ
キシャル層であるが、後述するｐ+ 型分離拡散領域１１
Ａによって２領域に分離されるので、あらかじめ分離し
て記載した） この後、ｎ- 型エピタキシャル層１３Ａ，１３Ｆの表面
に一様にシリコン酸化膜７１を形成する。そして、シリ
コン酸化膜７１を選択的に除去し、そのシリコン酸化膜
７１をマスクとして、ｐ型不純物をｎ- 型エピタキシャ
ル層１３Ａ，１３Ｆの表面に導入する。このｐ型不純物
をｐ- 型半導体基板１に達するようにドライブインさせ
てｐ+ 型分離拡散領域１１Ａを形成する。このとき同時
に、ｐ-型半導体基板１の表面に導入されたｎ型不純物
も拡散されて、ｎ+ 型埋込み層１２Ａ，１２Ｆが形成さ
れる。（第１の工程） 次に、図１（ｂ）に示すように、シリコン酸化膜７１を
いったん除去した後に、シリコン酸化膜７２を一様に形
成する。そして、シリコン酸化膜７２を、ｎ-型エピタ
キシャル層１３Ａ，１３Ｆの上部でそれぞれ選択的に除
去する。このシリコン酸化膜７２をマスクとし、一般的
な手法を用いて、ｎ- 型エピタキシャル層１３Ａ内の表
面部にｐ- 型チャネル層１４Ａを形成し、ｎ- 型エピタ
キシャル層１３Ｆ内の表面部にｐ- 型ウェル領域１４Ｄ
および１４Ｅを形成する。ｐ- 型チャネル層１４Ａおよ
びｐ- 型ウェル領域１４Ｄ，１４Ｅは、２〜３μｍ程度
の深さに形成する。（第２の工程） 続いて、図１（ｃ）に示すように、シリコン酸化膜７３
を一様に形成し、ｎ-型エピタキシャル層１３Ａの上部
でｐ- 型チャネル層１４Ａの端部に重なるような位置、
およびｎ- 型エピタキシャル層１３Ｆの上部でｐ- 型ウ
ェル領域１４Ｄ，１４Ｅの端部近傍に重なるような位置
でそのフィールド酸化膜７３を選択的に除去する。そし
て、そのフィールド酸化膜７３をマスクとしてｐ型不純
物を拡散させて、ｐ+ 型ゲート領域１５Ａおよびｐ+ 型
チャネルストッパ１５Ｆを、２〜３μｍ程度の深さで形
成する。この深さはｐ- 型チャネル層１４Ａまたはｐ-
型ウェル領域１４Ｄ，１４Ｅの深さよりも深い。ｐ+ 型
ゲート領域１５Ａは、ｎ-型エピタキシャル層１３Ａの
表面部において、ｐ- 型チャネル層１４Ａ取り囲むよう
に形成される。（第３の工程） なお、上記実施例においては、第２，第３の工程を分離
しているが、ｎ- 型エピタキシャル層１３Ａおよび１３
Ｆの表面の所定位置に、適当な濃度でｐ型不純物を導入
しておき、次の工程でフィールド酸化膜２３を形成する
ときに同時に、ｐ- 型チャネル層１４Ａとｐ+ 型ゲート
領域１５Ａ、およびｐ- 型ウェル領域１４Ｄ，Ｅとｐ+
型チャネルストッパ１５Ｆを形成するようにしてもよ
い。
【００２９】次に、図２（ａ）に示すように、上記領域
が形成されているｎ- 型エピタキシャル層１３Ａ，１３
Ｆの表面にシリコン酸化膜（フィールド酸化膜）２３を
一様に形成する。そして、ｐ- 型ウェル領域１４Ｅおよ
びｐ- 型ウェル領域１４Ｄの上部において、選択的にフ
ィールド酸化膜２３を除去する。この後、フィールド酸
化膜２３を除去したｐ- 型ウェル領域１４Ｅおよびｐ-
型ウェル領域１４Ｄの表面に、それぞれゲート酸化膜５
１および６１を形成する。（第４の工程） 続いて、図２（ｂ）に示すように、フィールド酸化膜２
３およびゲート酸化膜５１，６１の上面に一様にレジス
ト７４を形成し、そのレジスト７４を用いて一般的なエ
ッチング法によって、ｐ- 型チャネル層１４Ａ上部でフ
ィールド酸化膜２３を選択的に除去する。
が形成されているｎ- 型エピタキシャル層１３Ａ，１３
Ｆの表面にシリコン酸化膜（フィールド酸化膜）２３を
一様に形成する。そして、ｐ- 型ウェル領域１４Ｅおよ
びｐ- 型ウェル領域１４Ｄの上部において、選択的にフ
ィールド酸化膜２３を除去する。この後、フィールド酸
化膜２３を除去したｐ- 型ウェル領域１４Ｅおよびｐ-
型ウェル領域１４Ｄの表面に、それぞれゲート酸化膜５
１および６１を形成する。（第４の工程） 続いて、図２（ｂ）に示すように、フィールド酸化膜２
３およびゲート酸化膜５１，６１の上面に一様にレジス
ト７４を形成し、そのレジスト７４を用いて一般的なエ
ッチング法によって、ｐ- 型チャネル層１４Ａ上部でフ
ィールド酸化膜２３を選択的に除去する。
【００３０】そして、図２（ｃ）に示すように、再びレ
ジスト７５を一様に形成し、ｐ- 型ウェル領域１４Ｄの
上部において、そのレジスト７５を除去する。この後、
レジスト７５をマスクとしてｎ型不純物のイオン打込み
（チャネルドープ）を行い、ｐ- 型ウェル領域１４Ｄの
表面部にｎチャネル６０を形成する。ここで、イオン打
込みの加速エネルギーはゲート酸化膜６１を通過できる
ような大きさであり、注入するｎ型不純物量はＤ型ｎＭ
ＯＳトランジスタ６の特性によって決定される。（第７
の工程） なお、ディプレッション型のＭＯＳトランジスタを形成
しない場合は、上記第７の工程は不要である。
ジスト７５を一様に形成し、ｐ- 型ウェル領域１４Ｄの
上部において、そのレジスト７５を除去する。この後、
レジスト７５をマスクとしてｎ型不純物のイオン打込み
（チャネルドープ）を行い、ｐ- 型ウェル領域１４Ｄの
表面部にｎチャネル６０を形成する。ここで、イオン打
込みの加速エネルギーはゲート酸化膜６１を通過できる
ような大きさであり、注入するｎ型不純物量はＤ型ｎＭ
ＯＳトランジスタ６の特性によって決定される。（第７
の工程） なお、ディプレッション型のＭＯＳトランジスタを形成
しない場合は、上記第７の工程は不要である。
【００３１】次に、図３（ａ）に示すように、フィール
ド酸化膜２３およびゲート酸化膜５１，６１の上面に、
ポリシリコン１８’を一様に堆積させる。このポリシリ
コン１８’の堆積法は、たとえばＣＶＤ法である。ここ
で、フィールド酸化膜２３はｐ- 型チャネル層１４Ａの
上部で選択的に除去されているので、ポリシリコン１
８’はｐ- 型チャネル層１４Ａの表面の一部に直接接続
する。続いて、図３（ｂ）に示すように、ポリシリコン
１８’をエッチングによって選択的に除去する。このエ
ッチングによってｐ- 型チャネル層１４Ａに接続してい
るソースポリシリコン電極１８Ａ、ゲート酸化膜５１の
表面においてｐ- 型ウェル領域１４Ｅの中央近傍の上部
に位置するゲート電極１８Ｅ、およびゲート酸化膜６１
の表面においてｐ- 型ウェル領域１４Ｄの中央近傍の上
部に位置するゲート電極１８Ｄが形成される。（第５の
工程） さらに、図３（ｂ）において、上記第５の工程の後に、
ｎ型不純物を全面にイオン打込みする。このときのイオ
ン打込み加速エネルギーは、上記ｎ型不純物がゲート酸
化膜５１を通過できるが、フィールド酸化膜２３は通過
できない大きさである。また、その加速エネルギーは、
ゲート電極１８Ｅを通過した後のｎ型不純物がゲート酸
化膜５１を通過出来ない程度の大きさである。このよう
な加速エネルギーでｎ型不純物をイオン打込みすると、
ソースポリシリコン電極１８Ａを通過したｎ型不純物
が、ｐ- 型チャネル層１４Ａの表面部に注入される。ま
た、ゲート酸化膜５１を通過したｎ型不純物が、ゲート
電極１８Ｅがその表面に形成されていないｐ- 型ウェル
領域１４Ｅの表面部に注入され、ゲート酸化膜６１を通
過したｎ型不純物が、ゲート電極１８Ｄがその表面に形
成されていないｐ- 型ウェル領域１４Ｄの表面部に注入
される。そして、これら各領域の表面部に注入されたｎ
型不純物を熱拡散させることによって、ｐ- 型チャネル
層１４Ａの表面部にｎ+ 型ソース領域１６Ａ、ｐ- 型ウ
ェル領域１４Ｅの表面部にｎ+ 型ソース領域１６Ｅおよ
びｎ+ 型ドレイン領域１６Ｅ’、ｐ- 型ウェル領域１４
Ｄの表面部にｎ+ 型ソース領域１６Ｄおよびｎ+ 型ドレ
イン領域１６Ｄ’が形成される。
ド酸化膜２３およびゲート酸化膜５１，６１の上面に、
ポリシリコン１８’を一様に堆積させる。このポリシリ
コン１８’の堆積法は、たとえばＣＶＤ法である。ここ
で、フィールド酸化膜２３はｐ- 型チャネル層１４Ａの
上部で選択的に除去されているので、ポリシリコン１
８’はｐ- 型チャネル層１４Ａの表面の一部に直接接続
する。続いて、図３（ｂ）に示すように、ポリシリコン
１８’をエッチングによって選択的に除去する。このエ
ッチングによってｐ- 型チャネル層１４Ａに接続してい
るソースポリシリコン電極１８Ａ、ゲート酸化膜５１の
表面においてｐ- 型ウェル領域１４Ｅの中央近傍の上部
に位置するゲート電極１８Ｅ、およびゲート酸化膜６１
の表面においてｐ- 型ウェル領域１４Ｄの中央近傍の上
部に位置するゲート電極１８Ｄが形成される。（第５の
工程） さらに、図３（ｂ）において、上記第５の工程の後に、
ｎ型不純物を全面にイオン打込みする。このときのイオ
ン打込み加速エネルギーは、上記ｎ型不純物がゲート酸
化膜５１を通過できるが、フィールド酸化膜２３は通過
できない大きさである。また、その加速エネルギーは、
ゲート電極１８Ｅを通過した後のｎ型不純物がゲート酸
化膜５１を通過出来ない程度の大きさである。このよう
な加速エネルギーでｎ型不純物をイオン打込みすると、
ソースポリシリコン電極１８Ａを通過したｎ型不純物
が、ｐ- 型チャネル層１４Ａの表面部に注入される。ま
た、ゲート酸化膜５１を通過したｎ型不純物が、ゲート
電極１８Ｅがその表面に形成されていないｐ- 型ウェル
領域１４Ｅの表面部に注入され、ゲート酸化膜６１を通
過したｎ型不純物が、ゲート電極１８Ｄがその表面に形
成されていないｐ- 型ウェル領域１４Ｄの表面部に注入
される。そして、これら各領域の表面部に注入されたｎ
型不純物を熱拡散させることによって、ｐ- 型チャネル
層１４Ａの表面部にｎ+ 型ソース領域１６Ａ、ｐ- 型ウ
ェル領域１４Ｅの表面部にｎ+ 型ソース領域１６Ｅおよ
びｎ+ 型ドレイン領域１６Ｅ’、ｐ- 型ウェル領域１４
Ｄの表面部にｎ+ 型ソース領域１６Ｄおよびｎ+ 型ドレ
イン領域１６Ｄ’が形成される。
【００３２】ｐ- 型チャネル層１４Ａの表面部のｎ+ 型
ソース領域１６Ａは、ｐ- 型チャネル層１４Ａを取り囲
むようにして形成されているｐ+ 型ゲート領域１５Ａか
ら、１〜２μｍを隔てて形成される。このことは、図２
（ｂ）において、ｐ- 型チャネル層１４Ａの上部のフィ
ールド酸化膜２３を選択的に除去するためのマスク形状
を適当に設計することによって実現できる。（第６の工
程） なお、上記イオン打込みによって、ソースポリシリコン
電極１８Ａ、ゲート電極１８Ｅ、およびゲート電極１８
Ｄには多量のｎ型不純物が注入されるので、それぞれ電
極として適当な抵抗値を有するようになる。
ソース領域１６Ａは、ｐ- 型チャネル層１４Ａを取り囲
むようにして形成されているｐ+ 型ゲート領域１５Ａか
ら、１〜２μｍを隔てて形成される。このことは、図２
（ｂ）において、ｐ- 型チャネル層１４Ａの上部のフィ
ールド酸化膜２３を選択的に除去するためのマスク形状
を適当に設計することによって実現できる。（第６の工
程） なお、上記イオン打込みによって、ソースポリシリコン
電極１８Ａ、ゲート電極１８Ｅ、およびゲート電極１８
Ｄには多量のｎ型不純物が注入されるので、それぞれ電
極として適当な抵抗値を有するようになる。
【００３３】また、図４に示すように、ｎ+ 型ソース領
域１６Ａの形成をｎ+ 型ソース領域１６Ｅ，１６Ｄおよ
びｎ+ 型ドレイン領域１６Ｅ’，１６Ｄ’の形成と別工
程で行ってもよい。同図の例では、ｎ+ 型ソース領域１
６Ａを先に形成し、そのｎ+型ソース領域１６Ａを形成
したＳＩＴ側をレジスト７６で保護した後に、ＭＯＳ側
においてｎ+ 型ソース領域１６Ｅ，１６Ｄおよびｎ+ 型
ドレイン領域１６Ｅ’，１６Ｄ’を形成するためのイオ
ン打込みを行っている。なお、この形成順序は逆であっ
てもよい。
域１６Ａの形成をｎ+ 型ソース領域１６Ｅ，１６Ｄおよ
びｎ+ 型ドレイン領域１６Ｅ’，１６Ｄ’の形成と別工
程で行ってもよい。同図の例では、ｎ+ 型ソース領域１
６Ａを先に形成し、そのｎ+型ソース領域１６Ａを形成
したＳＩＴ側をレジスト７６で保護した後に、ＭＯＳ側
においてｎ+ 型ソース領域１６Ｅ，１６Ｄおよびｎ+ 型
ドレイン領域１６Ｅ’，１６Ｄ’を形成するためのイオ
ン打込みを行っている。なお、この形成順序は逆であっ
てもよい。
【００３４】このように、上記イオン打込みを２工程に
分けて行う製造工程は、ＳＩＴ側とＭＯＳ側とで異なる
イオン打込み加速エネルギーで行う必要がある場合など
に実施される。
分けて行う製造工程は、ＳＩＴ側とＭＯＳ側とで異なる
イオン打込み加速エネルギーで行う必要がある場合など
に実施される。
【００３５】図３（ｂ）または図４の工程の後に、図３
（ｃ）に示すように、ＰＳＧなどの層間絶縁膜２４を一
様に形成する。そして、ソースポリシリコン電極１８Ａ
の上部で層間絶縁膜２４を選択的に除去し、ｐ+ 型ゲー
ト領域１５Ａ、ｎ+ 型ソース領域１６Ｅ，１６Ｄ、およ
びｎ+ 型ドレイン領域１６Ｅ’，１６Ｄ’の上部で層間
絶縁膜２４およびゲート酸化膜５１，６１を選択的に除
去する。
（ｃ）に示すように、ＰＳＧなどの層間絶縁膜２４を一
様に形成する。そして、ソースポリシリコン電極１８Ａ
の上部で層間絶縁膜２４を選択的に除去し、ｐ+ 型ゲー
ト領域１５Ａ、ｎ+ 型ソース領域１６Ｅ，１６Ｄ、およ
びｎ+ 型ドレイン領域１６Ｅ’，１６Ｄ’の上部で層間
絶縁膜２４およびゲート酸化膜５１，６１を選択的に除
去する。
【００３６】この後、図５に示すように、対応する各領
域に接続して、それぞれアルミニウムまたはアルミニウ
ム・シリコンからなる電極が形成される。すなわち、ソ
ースポリシリコン電極１８Ａに接続してソース電極２０
が形成される。また、ｎ+ 型ソース領域１６Ｅおよびｎ
+ 型ドレイン領域１６Ｅ’に接続して、それぞれＥ型ｎ
ＭＯＳトランジスタ５のソース電極５２およびドレイン
電極５３が形成され、ｎ+ 型ソース領域１６Ｄおよびｎ
+ 型ドレイン領域１６Ｄ’に接続して、それぞれＤ型ｎ
ＭＯＳトランジスタ６のソース電極６２およびドレイン
電極６３が形成される。
域に接続して、それぞれアルミニウムまたはアルミニウ
ム・シリコンからなる電極が形成される。すなわち、ソ
ースポリシリコン電極１８Ａに接続してソース電極２０
が形成される。また、ｎ+ 型ソース領域１６Ｅおよびｎ
+ 型ドレイン領域１６Ｅ’に接続して、それぞれＥ型ｎ
ＭＯＳトランジスタ５のソース電極５２およびドレイン
電極５３が形成され、ｎ+ 型ソース領域１６Ｄおよびｎ
+ 型ドレイン領域１６Ｄ’に接続して、それぞれＤ型ｎ
ＭＯＳトランジスタ６のソース電極６２およびドレイン
電極６３が形成される。
【００３７】次に、図１〜図４の製造工程図で説明を省
略した部分の説明をする。ｎＳＩＴ２のｎ+ ドレイン領
域１７は、上記第６の工程において、ｎ+ 型ソース領域
１６Ａと同時に形成する。また、ｎ+ ドレイン領域１７
に接続するドレインポリシリコン電極１９は、上記第５
の工程において、ソースポリシリコン電極１８Ａと同時
に形成する。そして、ドレインポリシリコン電極１９に
接続してドレイン電極２１を形成する。
略した部分の説明をする。ｎＳＩＴ２のｎ+ ドレイン領
域１７は、上記第６の工程において、ｎ+ 型ソース領域
１６Ａと同時に形成する。また、ｎ+ ドレイン領域１７
に接続するドレインポリシリコン電極１９は、上記第５
の工程において、ソースポリシリコン電極１８Ａと同時
に形成する。そして、ドレインポリシリコン電極１９に
接続してドレイン電極２１を形成する。
【００３８】キャパシタ３のｐ+ 型半導体領域３１は、
上記第３の工程において、ｎＳＩＴ２のｐ+ 型ゲート領
域１５Ａと同時に形成する。また、キャパシタ用酸化膜
３３は、上記第４の工程において、Ｅ型ｎＭＯＳトラン
ジスタ５のゲート酸化膜５１と同時に形成する。さら
に、そのキャパシタ用酸化膜３３上のポリシリコン電極
３５は、上記第５の工程において、ｎＳＩＴ２のソース
ポリシリコン電極１８Ａと同時に形成する。そして、ポ
リシリコン電極３５に接続して電極３６を形成し、ｐ+
型半導体領域３１の表面に接続して電極３２を形成す
る。
上記第３の工程において、ｎＳＩＴ２のｐ+ 型ゲート領
域１５Ａと同時に形成する。また、キャパシタ用酸化膜
３３は、上記第４の工程において、Ｅ型ｎＭＯＳトラン
ジスタ５のゲート酸化膜５１と同時に形成する。さら
に、そのキャパシタ用酸化膜３３上のポリシリコン電極
３５は、上記第５の工程において、ｎＳＩＴ２のソース
ポリシリコン電極１８Ａと同時に形成する。そして、ポ
リシリコン電極３５に接続して電極３６を形成し、ｐ+
型半導体領域３１の表面に接続して電極３２を形成す
る。
【００３９】上述のようにして形成されたｎＳＩＴ２
は、一例として示したｎ- 型エピタキシャル層１３Ａの
不純物濃度に対応して、ｐ+ 型ゲート領域１５Ａの深さ
やｐ+型ゲート領域１５Ａとｎ+ 型ソース領域１６Ａと
の間の距離が設計される。そして、上記実施例に示した
構造で形成することによって、バイポーラ動作をしなが
ら、ＳＩＴの特性が得られる。すなわち、ｐ- 型チャネ
ル層１４Ａの不純物濃度を、通常のバイポーラトランジ
スタのベース領域の不純物濃度よりも低く形成すること
によって増幅率が向上する。一般的には、このようにｐ
- 型チャネル層１４Ａの不純物濃度を低くすると、ソー
ス・ドレイン間でパンチスルーが起こりやすくなり、耐
圧が低下してしまう。しかしながら、上記構造のｎＳＩ
Ｔ２では、ｐ- 型チャネル層１４Ａを取り囲むようにし
て、かつそのｐ- 型チャネル層１４Ａよりも深く形成さ
れている（図５の断面図では、ｐ- 型チャネル層１４Ａ
の左右に形成されている）ｐ+ 型ゲート領域１５Ａから
広がる空乏層が互いに到達しあうことによって、上記耐
圧を確保している。
は、一例として示したｎ- 型エピタキシャル層１３Ａの
不純物濃度に対応して、ｐ+ 型ゲート領域１５Ａの深さ
やｐ+型ゲート領域１５Ａとｎ+ 型ソース領域１６Ａと
の間の距離が設計される。そして、上記実施例に示した
構造で形成することによって、バイポーラ動作をしなが
ら、ＳＩＴの特性が得られる。すなわち、ｐ- 型チャネ
ル層１４Ａの不純物濃度を、通常のバイポーラトランジ
スタのベース領域の不純物濃度よりも低く形成すること
によって増幅率が向上する。一般的には、このようにｐ
- 型チャネル層１４Ａの不純物濃度を低くすると、ソー
ス・ドレイン間でパンチスルーが起こりやすくなり、耐
圧が低下してしまう。しかしながら、上記構造のｎＳＩ
Ｔ２では、ｐ- 型チャネル層１４Ａを取り囲むようにし
て、かつそのｐ- 型チャネル層１４Ａよりも深く形成さ
れている（図５の断面図では、ｐ- 型チャネル層１４Ａ
の左右に形成されている）ｐ+ 型ゲート領域１５Ａから
広がる空乏層が互いに到達しあうことによって、上記耐
圧を確保している。
【００４０】本実施例に示した半導体装置においては、
上記特性を有するｎＳＩＴ２の形成と、Ｅ型ｎＭＯＳト
ランジスタ５およびＤ型ｎＭＯＳトランジスタ６の形成
とを可能な限り共通工程で行っているので、少ない工程
数での製造が可能になる。
上記特性を有するｎＳＩＴ２の形成と、Ｅ型ｎＭＯＳト
ランジスタ５およびＤ型ｎＭＯＳトランジスタ６の形成
とを可能な限り共通工程で行っているので、少ない工程
数での製造が可能になる。
【００４１】また、Ｅ型ｎＭＯＳトランジスタ５および
Ｄ型ｎＭＯＳトランジスタ６が形成されているｎ- 型エ
ピタキシャル層１３Ｆの下部に接続してｎ+ 型埋込み層
１２Ｆが形成されているが、このｎ+ 型埋込み層１２Ｆ
は、ｐ- 型ウェル領域１４Ｅまたは１４Ｄから広がる空
乏層がｐ- 型半導体基板１に到達してパンチスルーする
ことを防ぐとともに、ｐ- 型半導体基板１、ｎ- 型エピ
タキシャル層１３Ｆ、およびｐ- 型ウェル領域１４Ｅま
たは１４Ｄからなる寄生ｐｎｐトランジスタがオン状態
となることを防いでいる。
Ｄ型ｎＭＯＳトランジスタ６が形成されているｎ- 型エ
ピタキシャル層１３Ｆの下部に接続してｎ+ 型埋込み層
１２Ｆが形成されているが、このｎ+ 型埋込み層１２Ｆ
は、ｐ- 型ウェル領域１４Ｅまたは１４Ｄから広がる空
乏層がｐ- 型半導体基板１に到達してパンチスルーする
ことを防ぐとともに、ｐ- 型半導体基板１、ｎ- 型エピ
タキシャル層１３Ｆ、およびｐ- 型ウェル領域１４Ｅま
たは１４Ｄからなる寄生ｐｎｐトランジスタがオン状態
となることを防いでいる。
【００４２】以上、上記実施例においては、ｎ型ＳＩＴ
とｎチャネルのＭＯＳトランジスタを同一半導体基板上
に形成しているが、本発明はこれに限ることはなく、同
一半導体基板上にｐ型ＳＩＴとｐチャネルのＭＯＳトラ
ンジスタを形成する場合にも適用可能である。
とｎチャネルのＭＯＳトランジスタを同一半導体基板上
に形成しているが、本発明はこれに限ることはなく、同
一半導体基板上にｐ型ＳＩＴとｐチャネルのＭＯＳトラ
ンジスタを形成する場合にも適用可能である。
【００４３】
【発明の効果】本発明によれば、同一半導体基板基板上
にアナログ的な動作をさせるトランジスタとロジック回
路とを形成する場合、ロジック回路を構成するトランジ
スタをＭＯＳトランジスタで構成したので、チップ面積
が縮小する。
にアナログ的な動作をさせるトランジスタとロジック回
路とを形成する場合、ロジック回路を構成するトランジ
スタをＭＯＳトランジスタで構成したので、チップ面積
が縮小する。
【００４４】また、上記アナログ的な動作をさせるトラ
ンジスタの形成とＭＯＳトランジスタの形成とを多くの
工程において共通化したので、製造工程数が減少する。
ンジスタの形成とＭＯＳトランジスタの形成とを多くの
工程において共通化したので、製造工程数が減少する。
【図１】本発明の半導体装置の一実施例を説明する製造
工程図（その１）である。
工程図（その１）である。
【図２】本発明の半導体装置の一実施例を説明する製造
工程図（その２）である。
工程図（その２）である。
【図３】本発明の半導体装置の一実施例を説明する製造
工程図（その３）である。
工程図（その３）である。
【図４】図３において、イオン打込み工程を２工程に分
けて行う場合の工程を説明する製造工程図である。
けて行う場合の工程を説明する製造工程図である。
【図５】図１〜図３に示す製造工程によって形成され
た、本発明の半導体装置の一実施例の断面図である。
た、本発明の半導体装置の一実施例の断面図である。
【図６】従来の半導体装置の一例であり、静電誘導トラ
ンジスタとラテラル型ｐｎｐトランジスタとを同一半導
体基板上に形成した半導体装置の断面図である。
ンジスタとラテラル型ｐｎｐトランジスタとを同一半導
体基板上に形成した半導体装置の断面図である。
１ ｐ- 型半導体基板 ２ ｎ型静電誘導トランジスタ（ｎＳＩＴ） ３ キャパシタ ５ エンハンスメント型ｎチャネルＭＯＳトランジスタ
（Ｅ型ｎＭＯＳトランジスタ） ６ デプレッション型ｎチャネルＭＯＳトランジスタ
（Ｄ型ｎＭＯＳトランジスタ） １１Ａ，Ｂ ｐ+ 型分離拡散領域 １２Ａ，Ｆ ｎ+ 型埋込み層 １３Ａ，Ｆ ｎ- 型エピタキシャル層 １４Ａ ｐ- 型チャネル層 １４Ｅ，Ｄ ｐ- 型ウェル領域 １５Ａ ｐ+ 型ゲート領域 １５Ｆ ｐ+ 型チャネルストッパ １６Ａ ｎ+ 型ソース領域 １６Ｅ，Ｄ ｎ+ 型ソース領域 １６Ｅ’，Ｄ’ｎ+ 型ドレイン領域 １８Ａ ソースポリシリコン電極 １８Ｅ，Ｄ ゲート電極 ５１，６１ ゲート酸化膜 ６０ ｎチャネル
（Ｅ型ｎＭＯＳトランジスタ） ６ デプレッション型ｎチャネルＭＯＳトランジスタ
（Ｄ型ｎＭＯＳトランジスタ） １１Ａ，Ｂ ｐ+ 型分離拡散領域 １２Ａ，Ｆ ｎ+ 型埋込み層 １３Ａ，Ｆ ｎ- 型エピタキシャル層 １４Ａ ｐ- 型チャネル層 １４Ｅ，Ｄ ｐ- 型ウェル領域 １５Ａ ｐ+ 型ゲート領域 １５Ｆ ｐ+ 型チャネルストッパ １６Ａ ｎ+ 型ソース領域 １６Ｅ，Ｄ ｎ+ 型ソース領域 １６Ｅ’，Ｄ’ｎ+ 型ドレイン領域 １８Ａ ソースポリシリコン電極 １８Ｅ，Ｄ ゲート電極 ５１，６１ ゲート酸化膜 ６０ ｎチャネル
Claims (6)
- 【請求項１】 第１導電型の低不純物濃度半導体領域と
該第１導電型の低不純物濃度半導体領域を取り囲むよう
にして形成した第１導電型の高不純物濃度半導体領域と
前記第１導電型の低不純物濃度半導体領域内の表面部に
形成した第２導電型の半導体領域と該第２導電型の半導
体領域の表面に接続する第２導電型のポリシリコン電極
とを有するトランジスタと、ＭＯＳトランジスタとを同
一半導体基板上に形成した半導体装置において、 前記第１導電型の低不純物濃度半導体領域と、前記ＭＯ
Ｓトランジスタのウェル領域とを同一工程で形成し、 前記第１導電型の高不純物濃度半導体領域と、前記ＭＯ
Ｓトランジスタのチャネルストッパとを同一工程で形成
し、 前記ポリシリコン電極と、前記ＭＯＳトランジスタのゲ
ート電極とを同一工程で形成することを特徴とする半導
体装置。 - 【請求項２】 前記第２導電型の半導体領域と、前記Ｍ
ＯＳトランジスタのソース領域およびドレイン領域とを
同一工程で形成することを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 前記半導体基板の上面に形成された第２
導電型のエピタキシャル層の表面部に前記ＭＯＳトラン
ジスタのウェル領域を形成し、該ウェル領域の下方に第
２導電型の埋込み層を形成することを特徴とする請求項
１記載の半導体装置。 - 【請求項４】 前記ＭＯＳトランジスタが複数形成さ
れ、該複数のＭＯＳトランジスタがエンハンスメント型
ＭＯＳトランジスタおよびデプレッション型ＭＯＳトラ
ンジスタの双方を含むことを特徴とする請求項１，２，
または３記載の半導体装置。 - 【請求項５】 第１導電型の低不純物濃度半導体領域と
該第１導電型の低不純物濃度半導体領域を取り囲むよう
にして形成した第１導電型の高不純物濃度半導体領域と
前記第１導電型の低不純物濃度半導体領域内の表面部に
形成した第２導電型の半導体領域と該第２導電型の半導
体領域に接続する第２導電型のポリシリコン電極とを有
するトランジスタと、ＭＯＳトランジスタとを同一半導
体基板上に形成した半導体装置の製造方法において、 前記半導体基板の上面に第２導電型のエピタキシャル層
を形成し、該エピタキシャル層の所定位置に分離拡散領
域を形成する第１の工程と、 前記第１導電型の低不純物濃度半導体領域と前記ＭＯＳ
トランジスタのウェル領域とを同時に形成する第２の工
程と、 前記第１導電型の高不純物濃度半導体領域と前記ＭＯＳ
トランジスタのチャネルストッパとを同時に形成する第
３の工程と、 前記ＭＯＳトランジスタのゲート酸化膜を形成する第４
の工程と、 前記ポリシリコン電極と前記ＭＯＳトランジスタのゲー
ト電極とを同時に形成する第５の工程と、 前記第２導電型の半導体領域と前記ＭＯＳトランジスタ
のソース領域およびドレイン領域とを形成する第６の工
程と、 から成ることを特徴とする半導体装置の製造方法。 - 【請求項６】 前記ＭＯＳトランジスタとしてデプレッ
ション型ＭＯＳトランジスタを形成する場合には、前記
ＭＯＳトランジスタのゲート酸化膜の下方の前記ウェル
領域表面部にチャネルドープを行う第７の工程を、前記
第４の工程の次に行うことを特徴とする請求項５記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15880493A JPH0745517A (ja) | 1993-06-29 | 1993-06-29 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15880493A JPH0745517A (ja) | 1993-06-29 | 1993-06-29 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745517A true JPH0745517A (ja) | 1995-02-14 |
Family
ID=15679724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15880493A Pending JPH0745517A (ja) | 1993-06-29 | 1993-06-29 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745517A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111463258A (zh) * | 2019-01-18 | 2020-07-28 | 新唐科技股份有限公司 | 晶体管元件 |
-
1993
- 1993-06-29 JP JP15880493A patent/JPH0745517A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111463258A (zh) * | 2019-01-18 | 2020-07-28 | 新唐科技股份有限公司 | 晶体管元件 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011113 |