JPH0722528A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0722528A JPH0722528A JP16684093A JP16684093A JPH0722528A JP H0722528 A JPH0722528 A JP H0722528A JP 16684093 A JP16684093 A JP 16684093A JP 16684093 A JP16684093 A JP 16684093A JP H0722528 A JPH0722528 A JP H0722528A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 同一基板上にアナログ的な動作をさせるバイ
ポーラ系のトランジスタとロジック回路とを形成した半
導体装置の面積を縮小し、さらにその半導体装置の製造
工程数を少なくする。 【構成】 ｐ- 型半導体基板１上に、ｎＳＩＴ２、Ｄ型
ｐＭＯＳトランジスタ５、およびＥ型ｐＭＯＳトランジ
スタ６を形成する。この半導体装置の製造工程において
は、ｎＳＩＴ２のｐ+ 型ゲート領域１５ＡとＭＯＳトラ
ンジスタ５，６のｐ+ 型ソース領域１５Ｄ，１５Ｅおよ
びｐ+ 型ドレイン領域１５Ｄ’，１５Ｅ’を同時に形成
し、ｎＳＩＴ２のソースポリシリコン電極１８ＡとＭＯ
Ｓトランジスタ５，６のゲート電極１８Ｄ，１８Ｅを同
時に形成する。
ポーラ系のトランジスタとロジック回路とを形成した半
導体装置の面積を縮小し、さらにその半導体装置の製造
工程数を少なくする。 【構成】 ｐ- 型半導体基板１上に、ｎＳＩＴ２、Ｄ型
ｐＭＯＳトランジスタ５、およびＥ型ｐＭＯＳトランジ
スタ６を形成する。この半導体装置の製造工程において
は、ｎＳＩＴ２のｐ+ 型ゲート領域１５ＡとＭＯＳトラ
ンジスタ５，６のｐ+ 型ソース領域１５Ｄ，１５Ｅおよ
びｐ+ 型ドレイン領域１５Ｄ’，１５Ｅ’を同時に形成
し、ｎＳＩＴ２のソースポリシリコン電極１８ＡとＭＯ
Ｓトランジスタ５，６のゲート電極１８Ｄ，１８Ｅを同
時に形成する。
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラ系トランジ
スタとＭＯＳトランジスタとを同一基板上に形成した半
導体装置およびその製造方法に係わる。
スタとＭＯＳトランジスタとを同一基板上に形成した半
導体装置およびその製造方法に係わる。
【０００２】
【従来の技術】エレクトロニクス産業を支える半導体技
術の発展はめざましく、あらゆる分野に利用されてい
る。そして、大電力化、高速化などの用途に応じて、さ
まざまな開発が行われている。また、各種電子機器の小
型化の要望を満たすために、半導体装置の集積化も進め
られている。
術の発展はめざましく、あらゆる分野に利用されてい
る。そして、大電力化、高速化などの用途に応じて、さ
まざまな開発が行われている。また、各種電子機器の小
型化の要望を満たすために、半導体装置の集積化も進め
られている。
【０００３】図８に、比較的大きな電力を扱い、かつ高
速スイッチングが可能なバイポーラ系静電誘導トランジ
スタと、その静電誘導トランジスタの駆動制御などを行
うロジック回路とを同一基板上に形成した半導体装置を
示す。
速スイッチングが可能なバイポーラ系静電誘導トランジ
スタと、その静電誘導トランジスタの駆動制御などを行
うロジック回路とを同一基板上に形成した半導体装置を
示す。
【０００４】同図は、ｐ- 型半導体基板１の表面部に、
バイポーラ系ｎ型静電誘導トランジスタ２（以下、単に
ｎＳＩＴ２と呼ぶ）と、キャパシタ３と、ロジック回路
として２つのラテラル型ｐｎｐトランジスタ４が形成さ
れている半導体装置の断面を示している。
バイポーラ系ｎ型静電誘導トランジスタ２（以下、単に
ｎＳＩＴ２と呼ぶ）と、キャパシタ３と、ロジック回路
として２つのラテラル型ｐｎｐトランジスタ４が形成さ
れている半導体装置の断面を示している。
【０００５】各素子間、すなわち、ｎＳＩＴ２、キャパ
シタ３、ｐｎｐトランジスタ４どうしの間は、それぞれ
ｐ+ 型分離拡散領域１１Ａ，１１Ｂ，１１Ｃによって電
気的に分離されている。
シタ３、ｐｎｐトランジスタ４どうしの間は、それぞれ
ｐ+ 型分離拡散領域１１Ａ，１１Ｂ，１１Ｃによって電
気的に分離されている。
【０００６】ｎＳＩＴ２は、ｐ- 型半導体基板１の表面
部に形成されているｎ- 型エピタキシャル層１３Ａの底
部にｎ+ 型埋込み層１２Ａを有する。そして、ｎ- 型エ
ピタキシャル層１３Ａの表面部には、ｐ- 型チャネル層
１４、そのｐ- 型チャネル層１４を取り囲むようにして
ｐ+ 型ゲート領域１５、ｐ- 型チャネル層１４の表面部
に選択的にｎ+ 型ソース領域１６、およびｎ- 型エピタ
キシャル層１３Ａの表面部でｐ+ 型ゲート領域１５から
所定間隔を隔てた位置にｎ+ 型ドレイン領域１７が形成
されている。
部に形成されているｎ- 型エピタキシャル層１３Ａの底
部にｎ+ 型埋込み層１２Ａを有する。そして、ｎ- 型エ
ピタキシャル層１３Ａの表面部には、ｐ- 型チャネル層
１４、そのｐ- 型チャネル層１４を取り囲むようにして
ｐ+ 型ゲート領域１５、ｐ- 型チャネル層１４の表面部
に選択的にｎ+ 型ソース領域１６、およびｎ- 型エピタ
キシャル層１３Ａの表面部でｐ+ 型ゲート領域１５から
所定間隔を隔てた位置にｎ+ 型ドレイン領域１７が形成
されている。
【０００７】さらに、ｎ+ 型ソース領域１６に接続して
ソースポリシリコン電極１８、ｎ+型ドレイン領域１７
に接続してドレインポリシリコン電極１９が形成されて
いる。また、ソースポリシリコン電極１８、ドレインポ
リシリコン電極１９、およびｐ+ 型ゲート領域１５に接
続して、それぞれ、ソース電極２０、ドレイン電極２
１、およびゲート電極２２が形成されている。なお、各
電極どうしの間は、フィールド酸化膜２３および層間絶
縁膜２４によって絶縁されている。
ソースポリシリコン電極１８、ｎ+型ドレイン領域１７
に接続してドレインポリシリコン電極１９が形成されて
いる。また、ソースポリシリコン電極１８、ドレインポ
リシリコン電極１９、およびｐ+ 型ゲート領域１５に接
続して、それぞれ、ソース電極２０、ドレイン電極２
１、およびゲート電極２２が形成されている。なお、各
電極どうしの間は、フィールド酸化膜２３および層間絶
縁膜２４によって絶縁されている。
【０００８】キャパシタ３は、ｐ- 型半導体基板１の表
面部に形成されているｎ- 型エピタキシャル層１３Ｂの
底部にｎ+ 型埋込み層１２Ｂを有する。そして、ｎ- 型
エピタキシャル層１３Ｂの表面部には、ｐ+ 型半導体領
域３１が形成されている。また、ｐ+ 型半導体領域３１
表面の端部近傍に接続して電極３２が形成され、ｐ+型
半導体領域３１の上面でフィールド酸化膜２３よりも薄
いキャパシタ用酸化膜３３の上部に電極３４が形成され
ている。
面部に形成されているｎ- 型エピタキシャル層１３Ｂの
底部にｎ+ 型埋込み層１２Ｂを有する。そして、ｎ- 型
エピタキシャル層１３Ｂの表面部には、ｐ+ 型半導体領
域３１が形成されている。また、ｐ+ 型半導体領域３１
表面の端部近傍に接続して電極３２が形成され、ｐ+型
半導体領域３１の上面でフィールド酸化膜２３よりも薄
いキャパシタ用酸化膜３３の上部に電極３４が形成され
ている。
【０００９】ｐｎｐトランジスタ４は、ｐ- 型半導体基
板１の表面部に形成されているｎ-型エピタキシャル層
１３Ｃの底部にｎ+ 型埋込み層１２Ｃを有する。また、
ｎ-型エピタキシャル層１３Ｃの表面部には、ｐ+ 型エ
ミッタ領域４１、ｐ+ 型エミッタ領域４１を取り囲むよ
うにしてｐ+ 型エミッタ領域４１から所定間隔を隔てて
ｐ+ 型コレクタ領域４２、およびｐ+ 型コレクタ領域４
２の外側のやや離れた位置にｎ+ 型ベース領域４３が形
成されている。そして、ｎ+ 型ベース領域４３に接続し
てベースポリシリコン電極４４が形成されており、さら
に、ｐ+ 型エミッタ領域４１、ｐ+ 型コレクタ領域４
２、およびベースポリシリコン電極４４に接続して、そ
れぞれ、エミッタ電極４５、コレクタ電極４６、および
ベース電極４７が形成されている。
板１の表面部に形成されているｎ-型エピタキシャル層
１３Ｃの底部にｎ+ 型埋込み層１２Ｃを有する。また、
ｎ-型エピタキシャル層１３Ｃの表面部には、ｐ+ 型エ
ミッタ領域４１、ｐ+ 型エミッタ領域４１を取り囲むよ
うにしてｐ+ 型エミッタ領域４１から所定間隔を隔てて
ｐ+ 型コレクタ領域４２、およびｐ+ 型コレクタ領域４
２の外側のやや離れた位置にｎ+ 型ベース領域４３が形
成されている。そして、ｎ+ 型ベース領域４３に接続し
てベースポリシリコン電極４４が形成されており、さら
に、ｐ+ 型エミッタ領域４１、ｐ+ 型コレクタ領域４
２、およびベースポリシリコン電極４４に接続して、そ
れぞれ、エミッタ電極４５、コレクタ電極４６、および
ベース電極４７が形成されている。
【００１０】このように、従来は、アナログ的な動作を
行うバイポーラ系静電誘導型等のトランジスタと、ディ
ジタル制御を行うロジック回路とを同一基板上に形成す
る場合、一般に、ロジック回路はバイポーラ系トランジ
スタで構成していた。
行うバイポーラ系静電誘導型等のトランジスタと、ディ
ジタル制御を行うロジック回路とを同一基板上に形成す
る場合、一般に、ロジック回路はバイポーラ系トランジ
スタで構成していた。
【００１１】
【発明が解決しようとする課題】ところで、同一基板上
に複数のバイポーラトランジスタを形成する場合、各バ
イポーラトランジスタの動作が、隣接するバイポーラト
ランジスタからの影響を受けないようにするためには、
各バイポーラトランジスタ間を逆バイアス状態のｐｎ接
合によって分離することが一般的になっている。図８に
示す例おいては、ｐｎｐトランジスタ４，４間に形成さ
れているｐ+ 型分離拡散領域１１Ｃの電位をｎ- 型エピ
タキシャル層１３Ｃの電位よりも低く設定することによ
って、上記ｐｎｐトランジスタ４，４間の分離を行って
いる。
に複数のバイポーラトランジスタを形成する場合、各バ
イポーラトランジスタの動作が、隣接するバイポーラト
ランジスタからの影響を受けないようにするためには、
各バイポーラトランジスタ間を逆バイアス状態のｐｎ接
合によって分離することが一般的になっている。図８に
示す例おいては、ｐｎｐトランジスタ４，４間に形成さ
れているｐ+ 型分離拡散領域１１Ｃの電位をｎ- 型エピ
タキシャル層１３Ｃの電位よりも低く設定することによ
って、上記ｐｎｐトランジスタ４，４間の分離を行って
いる。
【００１２】図８では、ロジック回路を構成するラテラ
ル型のバイポーラトランジスタとして、ｐｎｐトランジ
スタ４を２個のみを描いているが、実際は多数形成され
ている。したがって、それら多数のバイポーラトランジ
スタを分離するためには、多数のｐ+ 型分離拡散領域１
１Ｃを形成しなければならない。
ル型のバイポーラトランジスタとして、ｐｎｐトランジ
スタ４を２個のみを描いているが、実際は多数形成され
ている。したがって、それら多数のバイポーラトランジ
スタを分離するためには、多数のｐ+ 型分離拡散領域１
１Ｃを形成しなければならない。
【００１３】ところが、このｐ+ 型分離拡散領域１１Ｃ
は、ｎ- 型エピタキシャル層１３Ｃの表面からｐ- 型半
導体基板１に達するように深く拡散されるので、必然的
に横方向にも拡散されてしまう。このため、各バイポー
ラトランジスタ間を分離するために形成した領域の面積
が半導体装置全体に対して大きくなり、実際の素子を形
成できる面積が相対的に小さくなってしまうので、半導
体装置の面積効率が悪いという問題が生じていた。
は、ｎ- 型エピタキシャル層１３Ｃの表面からｐ- 型半
導体基板１に達するように深く拡散されるので、必然的
に横方向にも拡散されてしまう。このため、各バイポー
ラトランジスタ間を分離するために形成した領域の面積
が半導体装置全体に対して大きくなり、実際の素子を形
成できる面積が相対的に小さくなってしまうので、半導
体装置の面積効率が悪いという問題が生じていた。
【００１４】本発明は上記問題を解決するものであり、
同一基板上にアナログ的な動作をさせるバイポーラ系の
トランジスタとロジック回路とを形成した半導体装置の
面積を縮小し、さらに少ない工程数でその半導体装置を
製造する方法を提供することを目的とする。
同一基板上にアナログ的な動作をさせるバイポーラ系の
トランジスタとロジック回路とを形成した半導体装置の
面積を縮小し、さらに少ない工程数でその半導体装置を
製造する方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明の請求項１に記載
の半導体装置は、第１導電型の低不純物濃度半導体領域
とその第１導電型の低不純物濃度半導体領域を取り囲む
ようにして形成した第１導電型の高不純物濃度半導体領
域と上記第１導電型の低不純物濃度半導体領域内の表面
部に形成した第２導電型の半導体領域とその第２導電型
の半導体領域の表面に接続する第２導電型のポリシリコ
ン電極とを有するトランジスタと、ＭＯＳトランジスタ
とを同一半導体基板上に形成した構成を前提とする。
の半導体装置は、第１導電型の低不純物濃度半導体領域
とその第１導電型の低不純物濃度半導体領域を取り囲む
ようにして形成した第１導電型の高不純物濃度半導体領
域と上記第１導電型の低不純物濃度半導体領域内の表面
部に形成した第２導電型の半導体領域とその第２導電型
の半導体領域の表面に接続する第２導電型のポリシリコ
ン電極とを有するトランジスタと、ＭＯＳトランジスタ
とを同一半導体基板上に形成した構成を前提とする。
【００１６】上記半導体基板上にＭＯＳトランジスタと
共に形成する上記トランジスタは、たとえば静電誘導ト
ランジスタ（ＳＩＴ）である。この場合、上記第１導電
型の低不純物濃度半導体領域、第１導電型の高不純物濃
度半導体領域、第２導電型の半導体領域、および第２導
電型のポリシリコン電極は、それぞれＳＩＴのチャネル
層、ゲート領域、ソース領域、およびソースポリシリコ
ン電極に対応する。
共に形成する上記トランジスタは、たとえば静電誘導ト
ランジスタ（ＳＩＴ）である。この場合、上記第１導電
型の低不純物濃度半導体領域、第１導電型の高不純物濃
度半導体領域、第２導電型の半導体領域、および第２導
電型のポリシリコン電極は、それぞれＳＩＴのチャネル
層、ゲート領域、ソース領域、およびソースポリシリコ
ン電極に対応する。
【００１７】そして、上記第１導電型の高不純物濃度半
導体領域と上記ＭＯＳトランジスタのソース領域および
ドレイン領域とを同一工程で形成する。請求項２に記載
の半導体装置は、請求項１に記載の半導体装置を前提と
し、上記第２導電型の半導体領域と、上記ＭＯＳトラン
ジスタのチャネルストッパとを同一工程で形成する。
導体領域と上記ＭＯＳトランジスタのソース領域および
ドレイン領域とを同一工程で形成する。請求項２に記載
の半導体装置は、請求項１に記載の半導体装置を前提と
し、上記第２導電型の半導体領域と、上記ＭＯＳトラン
ジスタのチャネルストッパとを同一工程で形成する。
【００１８】請求項３に記載の半導体装置は、請求項１
に記載の半導体装置を前提とし、上記ＭＯＳトランジス
タが複数形成され、その複数のＭＯＳトランジスタがエ
ンハンスメント型ＭＯＳトランジスタおよびデプレッシ
ョン型ＭＯＳトランジスタの双方を含む。
に記載の半導体装置を前提とし、上記ＭＯＳトランジス
タが複数形成され、その複数のＭＯＳトランジスタがエ
ンハンスメント型ＭＯＳトランジスタおよびデプレッシ
ョン型ＭＯＳトランジスタの双方を含む。
【００１９】請求項４に記載の半導体装置は、請求項３
に記載の半導体装置を前提とし、上記エンハンスメント
型ＭＯＳトランジスタのゲート酸化膜を、上記半導体基
板のフィールド酸化膜と同一工程で形成する。
に記載の半導体装置を前提とし、上記エンハンスメント
型ＭＯＳトランジスタのゲート酸化膜を、上記半導体基
板のフィールド酸化膜と同一工程で形成する。
【００２０】請求項５に記載の半導体装置は、請求項３
に記載の半導体装置を前提とし、上記ポリシリコン電極
と、上記エンハンスメント型ＭＯＳトランジスタのゲー
ト電極とを同一工程で形成する。
に記載の半導体装置を前提とし、上記ポリシリコン電極
と、上記エンハンスメント型ＭＯＳトランジスタのゲー
ト電極とを同一工程で形成する。
【００２１】請求項６に記載の半導体装置は、請求項３
に記載の半導体装置を前提とし、上記ポリシリコン電極
と、上記エンハンスメント型ＭＯＳトランジスタおよび
上記デプレッション型ＭＯＳトランジスタのゲート電極
とを同一工程で形成する。
に記載の半導体装置を前提とし、上記ポリシリコン電極
と、上記エンハンスメント型ＭＯＳトランジスタおよび
上記デプレッション型ＭＯＳトランジスタのゲート電極
とを同一工程で形成する。
【００２２】本発明の請求項７に記載の半導体装置の製
造方法は、第１導電型の低不純物濃度半導体領域とその
第１導電型の低不純物濃度半導体領域を取り囲むように
して形成した第１導電型の高不純物濃度半導体領域と上
記第１導電型の低不純物濃度半導体領域内の表面部に形
成した第２導電型の半導体領域とその第２導電型の半導
体領域に接続する第２導電型のポリシリコン電極とを有
するトランジスタと、ＭＯＳトランジスタとを同一半導
体基板上に形成した半導体装置の製造方法を前提とす
る。また、請求項１に記載の半導体装置と同様に、上記
トランジスタは、たとえば静電誘導トランジスタ（ＳＩ
Ｔ）である。
造方法は、第１導電型の低不純物濃度半導体領域とその
第１導電型の低不純物濃度半導体領域を取り囲むように
して形成した第１導電型の高不純物濃度半導体領域と上
記第１導電型の低不純物濃度半導体領域内の表面部に形
成した第２導電型の半導体領域とその第２導電型の半導
体領域に接続する第２導電型のポリシリコン電極とを有
するトランジスタと、ＭＯＳトランジスタとを同一半導
体基板上に形成した半導体装置の製造方法を前提とす
る。また、請求項１に記載の半導体装置と同様に、上記
トランジスタは、たとえば静電誘導トランジスタ（ＳＩ
Ｔ）である。
【００２３】そして、上記第１導電型の高不純物濃度半
導体領域と上記ＭＯＳトランジスタのソース領域および
ドレイン領域とを同時に形成する第１の工程を有する。
本発明の請求項８に記載の半導体装置の製造方法は、第
１導電型の低不純物濃度半導体領域とその第１導電型の
低不純物濃度半導体領域を取り囲むようにして形成した
第１導電型の高不純物濃度半導体領域と上記第１導電型
の低不純物濃度半導体領域内の表面部に形成した第２導
電型の半導体領域とその第２導電型の半導体領域に接続
する第２導電型のポリシリコン電極とを有するトランジ
スタと、エンハンスメント型ＭＯＳトランジスタと、デ
プレッション型ＭＯＳトランジスタとを同一半導体基板
上に形成した半導体装置の製造方法を前提とする。ま
た、請求項１に記載の半導体装置と同様に、上記トラン
ジスタは、たとえば静電誘導トランジスタ（ＳＩＴ）で
ある。
導体領域と上記ＭＯＳトランジスタのソース領域および
ドレイン領域とを同時に形成する第１の工程を有する。
本発明の請求項８に記載の半導体装置の製造方法は、第
１導電型の低不純物濃度半導体領域とその第１導電型の
低不純物濃度半導体領域を取り囲むようにして形成した
第１導電型の高不純物濃度半導体領域と上記第１導電型
の低不純物濃度半導体領域内の表面部に形成した第２導
電型の半導体領域とその第２導電型の半導体領域に接続
する第２導電型のポリシリコン電極とを有するトランジ
スタと、エンハンスメント型ＭＯＳトランジスタと、デ
プレッション型ＭＯＳトランジスタとを同一半導体基板
上に形成した半導体装置の製造方法を前提とする。ま
た、請求項１に記載の半導体装置と同様に、上記トラン
ジスタは、たとえば静電誘導トランジスタ（ＳＩＴ）で
ある。
【００２４】そして、上記第１導電型の高不純物濃度半
導体領域と、上記エンハンスメント型ＭＯＳトランジス
タのソース領域およびドレイン領域と、上記デプレッシ
ョン型ＭＯＳトランジスタのソース領域およびドレイン
領域とを同時に形成する第２の工程を有する。
導体領域と、上記エンハンスメント型ＭＯＳトランジス
タのソース領域およびドレイン領域と、上記デプレッシ
ョン型ＭＯＳトランジスタのソース領域およびドレイン
領域とを同時に形成する第２の工程を有する。
【００２５】請求項９に記載の半導体装置の製造方法
は、請求項８に記載の半導体装置の製造方法を前提と
し、上記第２の工程の後に、上記半導体基板上にフィー
ルド酸化膜を形成する第３の工程と、そのフィールド酸
化膜を選択的に除去してそのフィールド酸化膜を除去し
た領域に上記デプレッション型ＭＯＳトランジスタのゲ
ート酸化膜を形成する第４の工程と、そのデプレッショ
ン型ＭＯＳトランジスタのゲート酸化膜を介してチャネ
ルドープを行う第５の工程を有する。
は、請求項８に記載の半導体装置の製造方法を前提と
し、上記第２の工程の後に、上記半導体基板上にフィー
ルド酸化膜を形成する第３の工程と、そのフィールド酸
化膜を選択的に除去してそのフィールド酸化膜を除去し
た領域に上記デプレッション型ＭＯＳトランジスタのゲ
ート酸化膜を形成する第４の工程と、そのデプレッショ
ン型ＭＯＳトランジスタのゲート酸化膜を介してチャネ
ルドープを行う第５の工程を有する。
【００２６】請求項１０に記載の半導体装置の製造方法
は、請求項９に記載の半導体装置の製造方法を前提と
し、上記第５の工程の後に、上記第１導電型の低濃度半
導体領域上面の上記フィールド酸化膜を選択的に除去し
てそのフィールド酸化膜および上記ゲート酸化膜の上面
からポリシリコンを一様に堆積させる第６の工程と、そ
の堆積させたポリシリコンをエッチングして上記ポリシ
リコン電極と上記エンハンスメント型ＭＯＳトランジス
タおよび上記デプレッション型ＭＯＳトランジスタのゲ
ート電極を形成する第７の工程を有する。
は、請求項９に記載の半導体装置の製造方法を前提と
し、上記第５の工程の後に、上記第１導電型の低濃度半
導体領域上面の上記フィールド酸化膜を選択的に除去し
てそのフィールド酸化膜および上記ゲート酸化膜の上面
からポリシリコンを一様に堆積させる第６の工程と、そ
の堆積させたポリシリコンをエッチングして上記ポリシ
リコン電極と上記エンハンスメント型ＭＯＳトランジス
タおよび上記デプレッション型ＭＯＳトランジスタのゲ
ート電極を形成する第７の工程を有する。
【００２７】請求項１１に記載の半導体装置の製造方法
は、請求項８に記載の半導体装置の製造方法を前提と
し、上記第２の工程の後に、上記半導体基板上にフィー
ルド酸化膜を形成する第８の工程と、そのフィールド酸
化膜上に絶縁膜を形成する第９の工程と、上記フィール
ド酸化膜および絶縁膜を選択的に除去してそのフィール
ド酸化膜および絶縁膜を除去した領域に上記デプレッシ
ョン型ＭＯＳトランジスタのゲート酸化膜を形成する第
１０の工程と、そのデプレッション型ＭＯＳトランジス
タのゲート酸化膜を介してチャネルドープを行う第１１
の工程を有する。
は、請求項８に記載の半導体装置の製造方法を前提と
し、上記第２の工程の後に、上記半導体基板上にフィー
ルド酸化膜を形成する第８の工程と、そのフィールド酸
化膜上に絶縁膜を形成する第９の工程と、上記フィール
ド酸化膜および絶縁膜を選択的に除去してそのフィール
ド酸化膜および絶縁膜を除去した領域に上記デプレッシ
ョン型ＭＯＳトランジスタのゲート酸化膜を形成する第
１０の工程と、そのデプレッション型ＭＯＳトランジス
タのゲート酸化膜を介してチャネルドープを行う第１１
の工程を有する。
【００２８】請求項１２に記載の半導体装置の製造方法
は、請求項１１に記載の半導体装置の製造方法を前提と
し、上記第９の工程の前に、上記第１導電型の低濃度半
導体領域上面の上記フィールド酸化膜を選択的に除去し
てそのフィールド酸化膜上面からポリシリコンを一様に
堆積させる第１２の工程と、その堆積させたポリシリコ
ンをエッチングして上記ポリシリコン電極と上記エンハ
ンスメント型ＭＯＳトランジスタのゲート電極を形成す
る第１３に工程を有する。
は、請求項１１に記載の半導体装置の製造方法を前提と
し、上記第９の工程の前に、上記第１導電型の低濃度半
導体領域上面の上記フィールド酸化膜を選択的に除去し
てそのフィールド酸化膜上面からポリシリコンを一様に
堆積させる第１２の工程と、その堆積させたポリシリコ
ンをエッチングして上記ポリシリコン電極と上記エンハ
ンスメント型ＭＯＳトランジスタのゲート電極を形成す
る第１３に工程を有する。
【００２９】
【作用】本発明の半導体装置においては、静電誘導トラ
ンジスタなどのアナログ的動作をさせるトランジスタ
（以下、便宜上ＳＩＴとして説明する）と共に上記半導
体基板上に形成されるロジック回路部を、ＭＯＳトラン
ジスタで構成する。このとき、各ＭＯＳトランジスタど
うしを互いに電気的に分離するための領域が不要にな
り、ロジック回路部を小さな面積で形成することができ
る。したがって、半導体装置のチップ面積が縮小され
る。
ンジスタなどのアナログ的動作をさせるトランジスタ
（以下、便宜上ＳＩＴとして説明する）と共に上記半導
体基板上に形成されるロジック回路部を、ＭＯＳトラン
ジスタで構成する。このとき、各ＭＯＳトランジスタど
うしを互いに電気的に分離するための領域が不要にな
り、ロジック回路部を小さな面積で形成することができ
る。したがって、半導体装置のチップ面積が縮小され
る。
【００３０】また、その製造方法においては、ＳＩＴの
ゲート領域とＭＯＳトランジスタのソース領域およびド
レイン領域とを同時に形成し、ＳＩＴのソースポリシリ
コン電極とＭＯＳトランジスタのゲート電極とを同時に
形成するので、少ない工程数で上記半導体装置を製造で
きる。
ゲート領域とＭＯＳトランジスタのソース領域およびド
レイン領域とを同時に形成し、ＳＩＴのソースポリシリ
コン電極とＭＯＳトランジスタのゲート電極とを同時に
形成するので、少ない工程数で上記半導体装置を製造で
きる。
【００３１】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。なお、従来技術を示した図８中の符号と同じ
符号を付けた領域は、同じ領域を表す。
説明する。なお、従来技術を示した図８中の符号と同じ
符号を付けた領域は、同じ領域を表す。
【００３２】本実施例においては、ｐ- 型半導体基板１
上に、ｎ型静電誘導トランジスタ２（以下、ｎＳＩＴ２
という）と、キャパシタ３と、ｐｎｐ型トランジスタ４
と、デプレッション型ｐチャネルＭＯＳトランジスタ５
（以下、Ｄ型ｐＭＯＳトランジスタ５という）と、エン
ハンスメント型ｐチャネルＭＯＳトランジスタ６（以
下、Ｅ型ｐＭＯＳトランジスタ６という）とを形成した
半導体装置について説明する。ここで、この半導体装置
のロジック回路は、Ｄ型ｐＭＯＳトランジスタ５および
Ｅ型ｐＭＯＳトランジスタ６によって構成される。
上に、ｎ型静電誘導トランジスタ２（以下、ｎＳＩＴ２
という）と、キャパシタ３と、ｐｎｐ型トランジスタ４
と、デプレッション型ｐチャネルＭＯＳトランジスタ５
（以下、Ｄ型ｐＭＯＳトランジスタ５という）と、エン
ハンスメント型ｐチャネルＭＯＳトランジスタ６（以
下、Ｅ型ｐＭＯＳトランジスタ６という）とを形成した
半導体装置について説明する。ここで、この半導体装置
のロジック回路は、Ｄ型ｐＭＯＳトランジスタ５および
Ｅ型ｐＭＯＳトランジスタ６によって構成される。
【００３３】第１の実施例について、図１〜図４を用い
てその製造工程を説明する。なお、以下の説明において
は、この半導体装置の要部であるｎＳＩＴ２と、Ｄ型ｐ
ＭＯＳトランジスタ５およびＥ型ｐＭＯＳトランジスタ
６の製造工程を中心に説明する。
てその製造工程を説明する。なお、以下の説明において
は、この半導体装置の要部であるｎＳＩＴ２と、Ｄ型ｐ
ＭＯＳトランジスタ５およびＥ型ｐＭＯＳトランジスタ
６の製造工程を中心に説明する。
【００３４】まず、図１（ａ）に示すように、ｐ- 型半
導体基板１の表面にｎ+ 型埋込み層１２Ａ，１２Ｂ，１
２Ｃ，および１２Ｆを形成するためのｎ型不純物を選択
的に導入する。そして、その上面に、５×１０14〜１×
１０15程度の不純物濃度で、ｎ- 型エピタキシャル層を
成長させる。（このｎ- 型エピタキシャル層は、後述す
るｐ+ 型分離拡散領域１１Ａによって分離され、ｎ- 型
エピタキシャル層１３Ａ，１３Ｂ，１３Ｃ，および１３
Ｆを構成するものであり、ここでは、符号をつけない） この後、上記ｎ- 型エピタキシャル層の表面に、一様に
シリコン酸化膜（不図示）を形成する。そして、そのシ
リコン酸化膜を選択的に除去し、さらに、そのシリコン
酸化膜をマスクとして、ｐ型不純物を上記ｎ- 型エピタ
キシャル層の表面に導入する。このｐ型不純物をｐ- 型
半導体基板１に達するようにドライブインさせてｐ+ 型
分離拡散領域１１Ａを形成する。このｐ+ 型分離拡散領
域１１Ａによって、上記ｎ- 型エピタキシャル層は、ｎ
- 型エピタキシャル１３Ａ，１３Ｂ，１３Ｃ，および１
３Ｆに分離され、それぞれ、ｎＳＩＴ２、ｐｎｐ型トラ
ンジスタ４、キャパシタ３、およびＤ型ｐＭＯＳトラン
ジスタ５とＥ型ｐＭＯＳトランジスタ６を形成する領域
となる。また、このとき同時に、ｐ- 型半導体基板１の
表面に導入されたｎ型不純物も拡散されて、それぞれｎ
+ 型埋込み層１２Ａ，１２Ｂ，１２Ｃ，および１２Ｆが
形成される。
導体基板１の表面にｎ+ 型埋込み層１２Ａ，１２Ｂ，１
２Ｃ，および１２Ｆを形成するためのｎ型不純物を選択
的に導入する。そして、その上面に、５×１０14〜１×
１０15程度の不純物濃度で、ｎ- 型エピタキシャル層を
成長させる。（このｎ- 型エピタキシャル層は、後述す
るｐ+ 型分離拡散領域１１Ａによって分離され、ｎ- 型
エピタキシャル層１３Ａ，１３Ｂ，１３Ｃ，および１３
Ｆを構成するものであり、ここでは、符号をつけない） この後、上記ｎ- 型エピタキシャル層の表面に、一様に
シリコン酸化膜（不図示）を形成する。そして、そのシ
リコン酸化膜を選択的に除去し、さらに、そのシリコン
酸化膜をマスクとして、ｐ型不純物を上記ｎ- 型エピタ
キシャル層の表面に導入する。このｐ型不純物をｐ- 型
半導体基板１に達するようにドライブインさせてｐ+ 型
分離拡散領域１１Ａを形成する。このｐ+ 型分離拡散領
域１１Ａによって、上記ｎ- 型エピタキシャル層は、ｎ
- 型エピタキシャル１３Ａ，１３Ｂ，１３Ｃ，および１
３Ｆに分離され、それぞれ、ｎＳＩＴ２、ｐｎｐ型トラ
ンジスタ４、キャパシタ３、およびＤ型ｐＭＯＳトラン
ジスタ５とＥ型ｐＭＯＳトランジスタ６を形成する領域
となる。また、このとき同時に、ｐ- 型半導体基板１の
表面に導入されたｎ型不純物も拡散されて、それぞれｎ
+ 型埋込み層１２Ａ，１２Ｂ，１２Ｃ，および１２Ｆが
形成される。
【００３５】この後、ふたたびシリコン酸化膜（不図
示）を一様に形成し、そのシリコン酸化膜を、ｎ- 型エ
ピタキシャル層１３Ａの上部で選択的に除去する。そし
て、そのシリコン酸化膜をマスクとし、一般的な手法を
用いて、ｎ- 型エピタキシャル層１３Ａ内の表面部にｐ
- 型チャネル層１４を形成する。ｐ- 型チャネル層１４
は、２〜３μｍ程度の深さに形成する。
示）を一様に形成し、そのシリコン酸化膜を、ｎ- 型エ
ピタキシャル層１３Ａの上部で選択的に除去する。そし
て、そのシリコン酸化膜をマスクとし、一般的な手法を
用いて、ｎ- 型エピタキシャル層１３Ａ内の表面部にｐ
- 型チャネル層１４を形成する。ｐ- 型チャネル層１４
は、２〜３μｍ程度の深さに形成する。
【００３６】続いて、図１（ｂ）に示すように、ふたた
びシリコン酸化膜（不図示）を一様に形成し、ｎ- 型エ
ピタキシャル層１３Ａの上部でｐ- 型チャネル層１４の
端部に重なるような位置、およびｎ- 型エピタキシャル
層１３Ｆの上部の所定位置でそのフィールド酸化膜を選
択的に除去する。そして、そのフィールド酸化膜をマス
クとしてｐ型不純物を導入した後にそのｐ型不純物を拡
散させて、ｎ- 型エピタキシャル層１３Ａの表面部にｐ
+ 型ゲート領域１５Ａを形成する。このｐ+ 型ゲート領
域１５Ａの形成深さは、ｐ- 型チャネル層１４の深さよ
りも深くなるように、２〜４μｍ程度で形成する。ま
た、ｐ+ 型ゲート領域１５Ａはｐ- 型チャネル層１４を
取り囲んでいる。一方、ｎ- 型エピタキシャル層１３Ｆ
の表面部においては、ｐ+ 型ソース領域１５Ｄ，１５Ｅ
およびｐ+ 型ドレイン領域１５Ｄ’，１５Ｅ’が、ｐ+
型ゲート領域１５Ａの形成と同時に形成される。（第１
または第２の工程） なお、上記工程においては、ｐ- 型チャネル層１４と、
ｐ+ 型ゲート領域１５Ａなどとを別工程で拡散させてい
るが、次のシリコン酸化膜２３を形成する工程で同時に
ドライブインさせてもよい。
びシリコン酸化膜（不図示）を一様に形成し、ｎ- 型エ
ピタキシャル層１３Ａの上部でｐ- 型チャネル層１４の
端部に重なるような位置、およびｎ- 型エピタキシャル
層１３Ｆの上部の所定位置でそのフィールド酸化膜を選
択的に除去する。そして、そのフィールド酸化膜をマス
クとしてｐ型不純物を導入した後にそのｐ型不純物を拡
散させて、ｎ- 型エピタキシャル層１３Ａの表面部にｐ
+ 型ゲート領域１５Ａを形成する。このｐ+ 型ゲート領
域１５Ａの形成深さは、ｐ- 型チャネル層１４の深さよ
りも深くなるように、２〜４μｍ程度で形成する。ま
た、ｐ+ 型ゲート領域１５Ａはｐ- 型チャネル層１４を
取り囲んでいる。一方、ｎ- 型エピタキシャル層１３Ｆ
の表面部においては、ｐ+ 型ソース領域１５Ｄ，１５Ｅ
およびｐ+ 型ドレイン領域１５Ｄ’，１５Ｅ’が、ｐ+
型ゲート領域１５Ａの形成と同時に形成される。（第１
または第２の工程） なお、上記工程においては、ｐ- 型チャネル層１４と、
ｐ+ 型ゲート領域１５Ａなどとを別工程で拡散させてい
るが、次のシリコン酸化膜２３を形成する工程で同時に
ドライブインさせてもよい。
【００３７】この後、各領域を形成したｎ- 型エピタキ
シャル層１３Ａ，１３Ｆの表面に、一様にシリコン酸化
膜（フィールド酸化膜）２３を形成する。（第３または
第８の工程） 次に、図２（ａ）に示すように、ｐ+ 型ソース領域１５
Ｄとｐ+ 型ドレイン領域１５Ｄ’との間のｎ- 型エピタ
キシャル層１３Ｆ上部およびその近傍のフィールド酸化
膜２３を選択的に除去する。この後、フィールド酸化膜
２３を除去した領域の表面にゲート酸化膜５１を形成す
る。（第４の工程） 続いて、フィールド酸化膜２３およびゲート酸化膜５１
の上面からｐ型不純物をイオン打込み（チャネルドー
プ）する。このときのイオン打込みの加速エネルギー
は、ゲート酸化膜５１を通過でき、かつフィールド酸化
膜２３を通過できないような大きさであり、注入するｐ
型不純物量は、Ｄ型ｐＭＯＳトランジスタ５の特性によ
って決定される。したがって、ｐ+ 型ソース領域１５Ｄ
とｐ+ 型ドレイン領域１５Ｄ’との間のｎ- 型エピタキ
シャル層１３Ｆ表面部に、ｐチャネル５０が形成され
る。（第５の工程） このように、上記第５の工程では、ゲート酸化膜５１と
フィールド酸化膜２３との膜厚の差を利用して、所望の
領域のみにチャネルドープを行うことができるので、そ
のチャネルドープを行うためのマスクを用意する必要が
ない。また、後述するキャパシタ３においては、ゲート
酸化膜５１と同じ膜厚のキャパシタ用酸化膜３３を介し
て、ｐ+ 型半導体領域３１にｐ型不純物が到達するが、
同じ導電型（ｐ型）であるので、電気的特性に影響を及
ぼさない。
シャル層１３Ａ，１３Ｆの表面に、一様にシリコン酸化
膜（フィールド酸化膜）２３を形成する。（第３または
第８の工程） 次に、図２（ａ）に示すように、ｐ+ 型ソース領域１５
Ｄとｐ+ 型ドレイン領域１５Ｄ’との間のｎ- 型エピタ
キシャル層１３Ｆ上部およびその近傍のフィールド酸化
膜２３を選択的に除去する。この後、フィールド酸化膜
２３を除去した領域の表面にゲート酸化膜５１を形成す
る。（第４の工程） 続いて、フィールド酸化膜２３およびゲート酸化膜５１
の上面からｐ型不純物をイオン打込み（チャネルドー
プ）する。このときのイオン打込みの加速エネルギー
は、ゲート酸化膜５１を通過でき、かつフィールド酸化
膜２３を通過できないような大きさであり、注入するｐ
型不純物量は、Ｄ型ｐＭＯＳトランジスタ５の特性によ
って決定される。したがって、ｐ+ 型ソース領域１５Ｄ
とｐ+ 型ドレイン領域１５Ｄ’との間のｎ- 型エピタキ
シャル層１３Ｆ表面部に、ｐチャネル５０が形成され
る。（第５の工程） このように、上記第５の工程では、ゲート酸化膜５１と
フィールド酸化膜２３との膜厚の差を利用して、所望の
領域のみにチャネルドープを行うことができるので、そ
のチャネルドープを行うためのマスクを用意する必要が
ない。また、後述するキャパシタ３においては、ゲート
酸化膜５１と同じ膜厚のキャパシタ用酸化膜３３を介し
て、ｐ+ 型半導体領域３１にｐ型不純物が到達するが、
同じ導電型（ｐ型）であるので、電気的特性に影響を及
ぼさない。
【００３８】次に、図２（ｂ）に示すように、ｐ- 型チ
ャネル層１４の上部およびｐ+ 型ゲート領域１５Ａから
所定間隔を隔てたｎ- 型エピタキシャル層１３Ａの上部
でフィールド酸化膜２３を選択的に除去する。また、ｐ
+ 型ドレイン領域１５Ｄ’とｐ+ 型ソース領域１５Ｅの
間のｎ- 型エピタキシャル層１３Ｆの上面においても、
フィールド酸化膜２３を選択的に除去する。そして、フ
ィールド酸化膜２３およびゲート酸化膜５１の上面に、
ポリシリコン１８’を一様に堆積させる。このポリシリ
コン１８’の堆積法は、たとえばＣＶＤ法である。ここ
で、フィールド酸化膜２３が選択的に除去されている領
域では、ポリシリコン１８’が各半導体領域（ｐ- 型チ
ャネル層１４，ｎ- 型エピタキシャル層１３Ａ，および
ｎ- 型エピタキシャル層１３Ｆ）の表面の一部に直接接
続する。（第６の工程） 次に、図３に示すように、ポリシリコン１８’をエッチ
ングによって選択的に除去し、ｐ- 型チャネル層１４に
接続しているソースポリシリコン電極１８Ａ、ｎ- 型エ
ピタキシャル層１３Ａに接続しているドレインポリシリ
コン電極１９、ゲート酸化膜５１の表面のゲート電極１
８Ｄ、ｐ+ 型ソース領域１５Ｅとｐ+ 型ドレイン領域１
５Ｅ’の間の上部およびその近傍のフィールド酸化膜２
３上面のゲート電極１８Ｅ、およびｐ+ 型ドレイン領域
１５Ｄ’とｐ+ 型ソース領域１５Ｅの間のｎ- 型エピタ
キシャル層１３Ｆに接続しているチャネルストッパ用ポ
リシリコン電極１８Ｆを形成する。（第７の工程） さらに、図３において、上記第７の工程の後に、ｎ型不
純物を全面にイオン打込みする。このときのイオン打込
み加速エネルギーは、上記ｎ型不純物が上記各ポリシリ
コン電極であるポリシリコン層（ソースポリシリコン電
極１８Ａなど）を通過することができ、かつ、そのポリ
シリコン層を通過した上記ｎ型不純物がゲート酸化膜５
１を通過できない大きさである。また、その加速エネル
ギーでは上記ｎ型不純物がフィールド酸化膜２３を通過
できない。
ャネル層１４の上部およびｐ+ 型ゲート領域１５Ａから
所定間隔を隔てたｎ- 型エピタキシャル層１３Ａの上部
でフィールド酸化膜２３を選択的に除去する。また、ｐ
+ 型ドレイン領域１５Ｄ’とｐ+ 型ソース領域１５Ｅの
間のｎ- 型エピタキシャル層１３Ｆの上面においても、
フィールド酸化膜２３を選択的に除去する。そして、フ
ィールド酸化膜２３およびゲート酸化膜５１の上面に、
ポリシリコン１８’を一様に堆積させる。このポリシリ
コン１８’の堆積法は、たとえばＣＶＤ法である。ここ
で、フィールド酸化膜２３が選択的に除去されている領
域では、ポリシリコン１８’が各半導体領域（ｐ- 型チ
ャネル層１４，ｎ- 型エピタキシャル層１３Ａ，および
ｎ- 型エピタキシャル層１３Ｆ）の表面の一部に直接接
続する。（第６の工程） 次に、図３に示すように、ポリシリコン１８’をエッチ
ングによって選択的に除去し、ｐ- 型チャネル層１４に
接続しているソースポリシリコン電極１８Ａ、ｎ- 型エ
ピタキシャル層１３Ａに接続しているドレインポリシリ
コン電極１９、ゲート酸化膜５１の表面のゲート電極１
８Ｄ、ｐ+ 型ソース領域１５Ｅとｐ+ 型ドレイン領域１
５Ｅ’の間の上部およびその近傍のフィールド酸化膜２
３上面のゲート電極１８Ｅ、およびｐ+ 型ドレイン領域
１５Ｄ’とｐ+ 型ソース領域１５Ｅの間のｎ- 型エピタ
キシャル層１３Ｆに接続しているチャネルストッパ用ポ
リシリコン電極１８Ｆを形成する。（第７の工程） さらに、図３において、上記第７の工程の後に、ｎ型不
純物を全面にイオン打込みする。このときのイオン打込
み加速エネルギーは、上記ｎ型不純物が上記各ポリシリ
コン電極であるポリシリコン層（ソースポリシリコン電
極１８Ａなど）を通過することができ、かつ、そのポリ
シリコン層を通過した上記ｎ型不純物がゲート酸化膜５
１を通過できない大きさである。また、その加速エネル
ギーでは上記ｎ型不純物がフィールド酸化膜２３を通過
できない。
【００３９】このような加速エネルギーでｎ型不純物を
イオン打込みすると、ソースポリシリコン電極１８Ａお
よびドレインポリシリコン電極１９を通過したｎ型不純
物が、それぞれ、ｐ- 型チャネル層１４の表面部および
ｎ- 型エピタキシャル層１３Ａの表面部に注入される。
また、チャネルストッパ用ポリシリコン電極１８Ｆを通
過したｎ型不純物が、ｎ- 型エピタキシャル層１３Ｆ表
面部に注入される。ところが、ゲート電極１８Ｄを通過
したｎ型不純物は、ゲート酸化膜５１に遮られてｎ- 型
エピタキシャル層１３Ｆ（またはｐチャネル５０）には
到達しない。さらに、その他に領域では、フィールド酸
化膜２３が形成されているため、ｎ型不純物が各半導体
領域に到達することはない。
イオン打込みすると、ソースポリシリコン電極１８Ａお
よびドレインポリシリコン電極１９を通過したｎ型不純
物が、それぞれ、ｐ- 型チャネル層１４の表面部および
ｎ- 型エピタキシャル層１３Ａの表面部に注入される。
また、チャネルストッパ用ポリシリコン電極１８Ｆを通
過したｎ型不純物が、ｎ- 型エピタキシャル層１３Ｆ表
面部に注入される。ところが、ゲート電極１８Ｄを通過
したｎ型不純物は、ゲート酸化膜５１に遮られてｎ- 型
エピタキシャル層１３Ｆ（またはｐチャネル５０）には
到達しない。さらに、その他に領域では、フィールド酸
化膜２３が形成されているため、ｎ型不純物が各半導体
領域に到達することはない。
【００４０】そして、これら各領域の表面部に注入され
たｎ型不純物を熱拡散させることによって、ｐ- 型チャ
ネル層１４の表面部にｎ+ 型ソース領域１６Ａ、ｎ- 型
エピタキシャル層１３Ａの表面部にｎ+ 型ドレイン領域
１７、ｐ+ 型ドレイン領域１５Ｄ’とｐ+ 型ソース領域
１５Ｅの間のｎ- 型エピタキシャル層１３Ｆの表面部に
チャネルストッパ１６Ｆが形成される。
たｎ型不純物を熱拡散させることによって、ｐ- 型チャ
ネル層１４の表面部にｎ+ 型ソース領域１６Ａ、ｎ- 型
エピタキシャル層１３Ａの表面部にｎ+ 型ドレイン領域
１７、ｐ+ 型ドレイン領域１５Ｄ’とｐ+ 型ソース領域
１５Ｅの間のｎ- 型エピタキシャル層１３Ｆの表面部に
チャネルストッパ１６Ｆが形成される。
【００４１】ｐ- 型チャネル層１４の表面部のｎ+ 型ソ
ース領域１６Ａは、ｐ- 型チャネル層１４を取り囲むよ
うにして形成されているｐ+ 型ゲート領域１５Ａから、
１〜２μｍを隔てて形成される。このことは、図２
（ｂ）において、ｐ- 型チャネル層１４の上部のフィー
ルド酸化膜２３を選択的に除去するためのマスク形状を
適当に設計することによって実現できる。
ース領域１６Ａは、ｐ- 型チャネル層１４を取り囲むよ
うにして形成されているｐ+ 型ゲート領域１５Ａから、
１〜２μｍを隔てて形成される。このことは、図２
（ｂ）において、ｐ- 型チャネル層１４の上部のフィー
ルド酸化膜２３を選択的に除去するためのマスク形状を
適当に設計することによって実現できる。
【００４２】なお、上記イオン打込みによって、ソース
ポリシリコン電極１８Ａおよびドレインポリシリコン電
極１９は、それぞれｎ+ 型ソース領域１６Ａおよびｎ+
型ドレイン領域１７の表面に接続した状態となるが、そ
れら電極１８Ａ，１９を構成するポリシリコンには多量
のｎ型不純物が注入されるので、それぞれ電極として適
当な抵抗値を有するようになる。
ポリシリコン電極１８Ａおよびドレインポリシリコン電
極１９は、それぞれｎ+ 型ソース領域１６Ａおよびｎ+
型ドレイン領域１７の表面に接続した状態となるが、そ
れら電極１８Ａ，１９を構成するポリシリコンには多量
のｎ型不純物が注入されるので、それぞれ電極として適
当な抵抗値を有するようになる。
【００４３】図３の工程の後に、図４に示すように、Ｐ
ＳＧなどの層間絶縁膜２４を一様に形成する。そして、
ソースポリシリコン電極１８Ａおよびドレインポリシリ
コン電極１９の上部で層間絶縁膜２４を選択的に除去す
る。また、ｐ+ 型ゲート領域１５Ａ、ｐ+ 型ソース領域
１５Ｄ，１５Ｅ、およびｐ+ 型ドレイン領域１５Ｄ’，
１５Ｅ’の上部で，層間絶縁膜２４およびフィールド酸
化膜２３を選択的に除去する。
ＳＧなどの層間絶縁膜２４を一様に形成する。そして、
ソースポリシリコン電極１８Ａおよびドレインポリシリ
コン電極１９の上部で層間絶縁膜２４を選択的に除去す
る。また、ｐ+ 型ゲート領域１５Ａ、ｐ+ 型ソース領域
１５Ｄ，１５Ｅ、およびｐ+ 型ドレイン領域１５Ｄ’，
１５Ｅ’の上部で，層間絶縁膜２４およびフィールド酸
化膜２３を選択的に除去する。
【００４４】この後、対応する各領域に接続して、それ
ぞれアルミニウムまたはアルミニウム・シリコン電極を
形成する。すなわち、ソースポリシリコン電極１８Ａに
接続してソース電極２０を形成し、ドレインポリシリコ
ン電極１９に接続してドレイン電極２１を形成する。ま
た、ｐ+ 型ゲート領域１５Ａの表面に接続してゲート電
極２２を形成する。さらに、ｐ+ 型ソース領域１５Ｄお
よびｐ+ 型ドレイン領域１５Ｄ’に接続して、それぞれ
Ｄ型ｐＭＯＳトランジスタ５のソース電極５２およびド
レイン電極５３を形成し、ｐ+ 型ソース領域１５Ｅおよ
びｐ+ 型ドレイン領域１５Ｅ’に接続して、それぞれＥ
型ｐＭＯＳトランジスタ６のソース電極６１およびドレ
イン電極６２を形成する。なお、チャネルストッパ用ポ
リシリコン電極１８Ｆは、ｎ- 型エピタキシャル層１３
Ｆの電位がフローティング状態とならないように、安定
した電位を有する領域に接続される。
ぞれアルミニウムまたはアルミニウム・シリコン電極を
形成する。すなわち、ソースポリシリコン電極１８Ａに
接続してソース電極２０を形成し、ドレインポリシリコ
ン電極１９に接続してドレイン電極２１を形成する。ま
た、ｐ+ 型ゲート領域１５Ａの表面に接続してゲート電
極２２を形成する。さらに、ｐ+ 型ソース領域１５Ｄお
よびｐ+ 型ドレイン領域１５Ｄ’に接続して、それぞれ
Ｄ型ｐＭＯＳトランジスタ５のソース電極５２およびド
レイン電極５３を形成し、ｐ+ 型ソース領域１５Ｅおよ
びｐ+ 型ドレイン領域１５Ｅ’に接続して、それぞれＥ
型ｐＭＯＳトランジスタ６のソース電極６１およびドレ
イン電極６２を形成する。なお、チャネルストッパ用ポ
リシリコン電極１８Ｆは、ｎ- 型エピタキシャル層１３
Ｆの電位がフローティング状態とならないように、安定
した電位を有する領域に接続される。
【００４５】次に、図１〜図３の製造工程図で説明を省
略した部分の説明をする。キャパシタ３のｐ+ 型半導体
領域３１は、上記第１または第２の工程において、ｎＳ
ＩＴ２のｐ+ 型ゲート領域１５Ａと同時に形成する。ま
た、キャパシタ用酸化膜３３は、上記第４の工程におい
て、Ｄ型ｐＭＯＳトランジスタ５のゲート酸化膜５１と
同時に形成する。さらに、そのキャパシタ用酸化膜３３
上のポリシリコン電極３５は、上記第７の工程におい
て、ｎＳＩＴ２のソースポリシリコン電極１８Ａと同時
に形成する。そして、ポリシリコン電極３５に接続して
電極３６を形成し、ｐ+ 型半導体領域３１の表面に接続
して電極３２を形成する。
略した部分の説明をする。キャパシタ３のｐ+ 型半導体
領域３１は、上記第１または第２の工程において、ｎＳ
ＩＴ２のｐ+ 型ゲート領域１５Ａと同時に形成する。ま
た、キャパシタ用酸化膜３３は、上記第４の工程におい
て、Ｄ型ｐＭＯＳトランジスタ５のゲート酸化膜５１と
同時に形成する。さらに、そのキャパシタ用酸化膜３３
上のポリシリコン電極３５は、上記第７の工程におい
て、ｎＳＩＴ２のソースポリシリコン電極１８Ａと同時
に形成する。そして、ポリシリコン電極３５に接続して
電極３６を形成し、ｐ+ 型半導体領域３１の表面に接続
して電極３２を形成する。
【００４６】ｐｎｐトランジスタ４のｐ+ 型エミッタ領
域４１およびｐ+ 型コレクタ領域４２は、上記第１また
は第２の工程において、ｎＳＩＴ２のｐ+ 型ゲート領域
１５Ａと同時に形成する。また、ｎ+ 型ベース領域４３
は、ｎＳＩＴ２のｎ+ 型ソース領域１６Ａと同時に形成
する。さらに、ベースポリシリコン電極４４は、上記第
７の工程において、ｎＳＩＴ２のソースポリシリコン電
極１８Ａと同時に形成する。そして、ｐ+ 型エミッタ領
域４１およびｐ+ 型コレクタ領域４２の表面に接続し
て、それぞれエミッタ電極４５、コレクタ電極４６を形
成し、ベースポリシリコン電極４４に接続してベース電
極４７を形成する。
域４１およびｐ+ 型コレクタ領域４２は、上記第１また
は第２の工程において、ｎＳＩＴ２のｐ+ 型ゲート領域
１５Ａと同時に形成する。また、ｎ+ 型ベース領域４３
は、ｎＳＩＴ２のｎ+ 型ソース領域１６Ａと同時に形成
する。さらに、ベースポリシリコン電極４４は、上記第
７の工程において、ｎＳＩＴ２のソースポリシリコン電
極１８Ａと同時に形成する。そして、ｐ+ 型エミッタ領
域４１およびｐ+ 型コレクタ領域４２の表面に接続し
て、それぞれエミッタ電極４５、コレクタ電極４６を形
成し、ベースポリシリコン電極４４に接続してベース電
極４７を形成する。
【００４７】上述のようにして形成されたｎＳＩＴ２
は、一例として示したｎ- 型エピタキシャル層１３Ａの
不純物濃度に対応して、ｐ+ 型ゲート領域１５Ａの深さ
やｐ+型ゲート領域１５Ａとｎ+ 型ソース領域１６Ａと
の間の距離が設計される。そして、上記実施例に示した
構造で形成することによって、バイポーラ動作をしなが
ら、ＳＩＴの特性が得られる。すなわち、ｐ- 型チャネ
ル層１４の不純物濃度を通常のバイポーラトランジスタ
のベース領域の不純物濃度よりも低く形成することによ
って増幅率が向上する。一般的には、このようにｐ- 型
チャネル層１４の不純物濃度を低くすると、ソース・ド
レイン間でパンチスルーが起こりやすくなり、耐圧が低
下してしまう。しかしながら、上記構造のｎＳＩＴ２で
は、ｐ- 型チャネル層１４を取り囲むようにして、かつ
そのｐ- 型チャネル層１４よりも深く形成されている
（図４の断面図では、ｐ- 型チャネル層１４の左右に形
成されている）ｐ+ 型ゲート領域１５Ａから広がる空乏
層が、ｐ- 型チャネル層１４の下部で互いに到達しあう
ことによって、上記耐圧を確保している。
は、一例として示したｎ- 型エピタキシャル層１３Ａの
不純物濃度に対応して、ｐ+ 型ゲート領域１５Ａの深さ
やｐ+型ゲート領域１５Ａとｎ+ 型ソース領域１６Ａと
の間の距離が設計される。そして、上記実施例に示した
構造で形成することによって、バイポーラ動作をしなが
ら、ＳＩＴの特性が得られる。すなわち、ｐ- 型チャネ
ル層１４の不純物濃度を通常のバイポーラトランジスタ
のベース領域の不純物濃度よりも低く形成することによ
って増幅率が向上する。一般的には、このようにｐ- 型
チャネル層１４の不純物濃度を低くすると、ソース・ド
レイン間でパンチスルーが起こりやすくなり、耐圧が低
下してしまう。しかしながら、上記構造のｎＳＩＴ２で
は、ｐ- 型チャネル層１４を取り囲むようにして、かつ
そのｐ- 型チャネル層１４よりも深く形成されている
（図４の断面図では、ｐ- 型チャネル層１４の左右に形
成されている）ｐ+ 型ゲート領域１５Ａから広がる空乏
層が、ｐ- 型チャネル層１４の下部で互いに到達しあう
ことによって、上記耐圧を確保している。
【００４８】本実施例に示した半導体装置においては、
上述したように、上記特性を有するｎＳＩＴ２の形成
と、Ｄ型ｐＭＯＳトランジスタ５およびＥ型ｐＭＯＳト
ランジスタ６の形成とを可能な限り共通工程で行ってい
るので、少ない工程数での製造が可能になる。
上述したように、上記特性を有するｎＳＩＴ２の形成
と、Ｄ型ｐＭＯＳトランジスタ５およびＥ型ｐＭＯＳト
ランジスタ６の形成とを可能な限り共通工程で行ってい
るので、少ない工程数での製造が可能になる。
【００４９】また、Ｄ型ｐＭＯＳトランジスタ５および
Ｅ型ｐＭＯＳトランジスタ６が形成されているｎ- 型エ
ピタキシャル層１３Ｆの下部に接続してｎ+ 型埋込み層
１２Ｆを形成しているが、このｎ+ 型埋込み層１２Ｆ
は、ｐ- 型半導体基板１、ｎ-型エピタキシャル層１３
Ｆ、およびｐ+ 型ソース領域１５Ｄ，１５Ｅまたはｐ+
型ドレイン領域１５Ｄ’，１５Ｅ’からなる寄生ｐｎｐ
トランジスタがオン状態となることを防いでいる。
Ｅ型ｐＭＯＳトランジスタ６が形成されているｎ- 型エ
ピタキシャル層１３Ｆの下部に接続してｎ+ 型埋込み層
１２Ｆを形成しているが、このｎ+ 型埋込み層１２Ｆ
は、ｐ- 型半導体基板１、ｎ-型エピタキシャル層１３
Ｆ、およびｐ+ 型ソース領域１５Ｄ，１５Ｅまたはｐ+
型ドレイン領域１５Ｄ’，１５Ｅ’からなる寄生ｐｎｐ
トランジスタがオン状態となることを防いでいる。
【００５０】次に、第２の実施例について、図５〜図７
を用いて説明する。この第２の実施例の半導体装置の製
造工程は、第１の実施例の製造工程と途中までは同一で
ある。すなわち、図１（ａ）（ｂ）で説明した工程は、
この第２の実施例においても行われるので、ここでは図
１（ｂ）の後の工程を説明する。
を用いて説明する。この第２の実施例の半導体装置の製
造工程は、第１の実施例の製造工程と途中までは同一で
ある。すなわち、図１（ａ）（ｂ）で説明した工程は、
この第２の実施例においても行われるので、ここでは図
１（ｂ）の後の工程を説明する。
【００５１】図１（ｂ）の状態の後、図５（ａ）に示す
ように、ｐ- 型チャネル層１４の上部およびｐ+ 型ゲー
ト領域１５Ａから所定間隔を隔てたｎ- 型エピタキシャ
ル層１３Ａの上部でフィールド酸化膜２３を選択的に除
去する。また、ｐ+ 型ドレイン領域１５Ｄ’とｐ+ 型ソ
ース領域１５Ｅの間のｎ- 型エピタキシャル層１３Ｆの
上面においても、フィールド酸化膜２３を選択的に除去
する。そして、フィールド酸化膜２３の上面に、ポリシ
リコン１８’を一様に堆積させる。このポリシリコン１
８’の堆積法は、たとえばＣＶＤ法である。ここで、フ
ィールド酸化膜２３が選択的に除去されている領域で
は、ポリシリコン１８’が各半導体領域（ｐ- 型チャネ
ル層１４，ｎ- 型エピタキシャル層１３Ａ，およびｎ-
型エピタキシャル層１３Ｆ）の表面の一部に直接接続す
る。（第１２の工程） 続いて、図５（ｂ）に示すように、ポリシリコン１８’
をエッチングによって選択的に除去する。このエッチン
グによって、ｐ- 型チャネル層１４に接続しているソー
スポリシリコン電極１８Ａ、ｎ- 型エピタキシャル層１
３Ａに接続しているドレインポリシリコン電極１９、ｐ
+ 型ソース領域１５Ｅとｐ+ 型ドレイン領域１５Ｅ’の
間の上部およびその近傍のフィールド酸化膜２３上面の
ゲート電極１８Ｅ、およびｐ+ 型ドレイン領域１５Ｄ’
とｐ+ 型ソース領域１５Ｅの間のｎ- 型エピタキシャル
層１３Ｆに接続しているチャネルストッパ用ポリシリコ
ン電極１８Ｆが形成される。（第１３の工程） さらに、図５（ｂ）において、上記第１３の工程の後
に、ｎ型不純物を全面にイオン打込みする。このときの
イオン打込み加速エネルギーは、上記ｎ型不純物が上記
ポリシリコン電極を通過することができ、かつフィール
ド酸化膜２３を通過することができない大きさである。
そして、この加速エネルギーでｎ型不純物をイオン打込
みすると、第１の実施例と同様に、ｎ型不純物が、ｐ-
型チャネル層１４，ｎ- 型エピタキシャル層１３Ａの各
表面部、およびｎ- 型エピタキシャル層１３Ｆの表面部
に注入される。
ように、ｐ- 型チャネル層１４の上部およびｐ+ 型ゲー
ト領域１５Ａから所定間隔を隔てたｎ- 型エピタキシャ
ル層１３Ａの上部でフィールド酸化膜２３を選択的に除
去する。また、ｐ+ 型ドレイン領域１５Ｄ’とｐ+ 型ソ
ース領域１５Ｅの間のｎ- 型エピタキシャル層１３Ｆの
上面においても、フィールド酸化膜２３を選択的に除去
する。そして、フィールド酸化膜２３の上面に、ポリシ
リコン１８’を一様に堆積させる。このポリシリコン１
８’の堆積法は、たとえばＣＶＤ法である。ここで、フ
ィールド酸化膜２３が選択的に除去されている領域で
は、ポリシリコン１８’が各半導体領域（ｐ- 型チャネ
ル層１４，ｎ- 型エピタキシャル層１３Ａ，およびｎ-
型エピタキシャル層１３Ｆ）の表面の一部に直接接続す
る。（第１２の工程） 続いて、図５（ｂ）に示すように、ポリシリコン１８’
をエッチングによって選択的に除去する。このエッチン
グによって、ｐ- 型チャネル層１４に接続しているソー
スポリシリコン電極１８Ａ、ｎ- 型エピタキシャル層１
３Ａに接続しているドレインポリシリコン電極１９、ｐ
+ 型ソース領域１５Ｅとｐ+ 型ドレイン領域１５Ｅ’の
間の上部およびその近傍のフィールド酸化膜２３上面の
ゲート電極１８Ｅ、およびｐ+ 型ドレイン領域１５Ｄ’
とｐ+ 型ソース領域１５Ｅの間のｎ- 型エピタキシャル
層１３Ｆに接続しているチャネルストッパ用ポリシリコ
ン電極１８Ｆが形成される。（第１３の工程） さらに、図５（ｂ）において、上記第１３の工程の後
に、ｎ型不純物を全面にイオン打込みする。このときの
イオン打込み加速エネルギーは、上記ｎ型不純物が上記
ポリシリコン電極を通過することができ、かつフィール
ド酸化膜２３を通過することができない大きさである。
そして、この加速エネルギーでｎ型不純物をイオン打込
みすると、第１の実施例と同様に、ｎ型不純物が、ｐ-
型チャネル層１４，ｎ- 型エピタキシャル層１３Ａの各
表面部、およびｎ- 型エピタキシャル層１３Ｆの表面部
に注入される。
【００５２】そして、これら各領域の表面部に注入され
たｎ型不純物を熱拡散させることによって、ｐ- 型チャ
ネル層１４の表面部にｎ+ 型ソース領域１６Ａ、ｎ- 型
エピタキシャル層１３Ａの表面部にｎ+ 型ドレイン領域
１７、ｐ+ 型ドレイン領域１５Ｄ’とｐ+ 型ソース領域
１５Ｅの間のｎ- 型エピタキシャル層１３Ｆの表面部に
チャネルストッパ１６Ｆを形成する。
たｎ型不純物を熱拡散させることによって、ｐ- 型チャ
ネル層１４の表面部にｎ+ 型ソース領域１６Ａ、ｎ- 型
エピタキシャル層１３Ａの表面部にｎ+ 型ドレイン領域
１７、ｐ+ 型ドレイン領域１５Ｄ’とｐ+ 型ソース領域
１５Ｅの間のｎ- 型エピタキシャル層１３Ｆの表面部に
チャネルストッパ１６Ｆを形成する。
【００５３】この後、図６に示すように、フィールド酸
化膜２３の上面および各ポリシリコンの電極の上面に、
ＰＳＧなどの層間絶縁膜２４を一様に形成する。（第９
の工程） 続いて、ｐ+ 型ソース領域１５Ｄとｐ+ 型ドレイン領域
１５Ｄ’との間のｎ-型エピタキシャル層１３Ｆ上部お
よびその近傍のフィールド酸化膜２３および層間絶縁膜
２４を選択的に除去する。この後、フィールド酸化膜２
３および層間絶縁膜２４を除去した領域の表面にゲート
酸化膜５１を形成する。（第１０の工程） そして、第１の実施例と同様に、ゲート酸化膜５１を介
してｐ型不純物のイオン打込み（チャネルドープ）を行
い、ｐ+ 型ソース領域１５Ｄとｐ+ 型ドレイン領域１５
Ｄ’との間のｎ- 型エピタキシャル層１３Ｆ表面部に、
ｐチャネル５０を形成する。（第１１の工程） この後、図７に示すように、第１の実施例と同様にし
て、各電極を形成する。ただし、Ｄ型ｐＭＯＳトランジ
スタ５のゲート電極は、第１の実施例と異なり、ゲート
酸化膜５１上に直接アルミニウムまたはアルミニウム・
シリコンからなる電極５４を形成している。
化膜２３の上面および各ポリシリコンの電極の上面に、
ＰＳＧなどの層間絶縁膜２４を一様に形成する。（第９
の工程） 続いて、ｐ+ 型ソース領域１５Ｄとｐ+ 型ドレイン領域
１５Ｄ’との間のｎ-型エピタキシャル層１３Ｆ上部お
よびその近傍のフィールド酸化膜２３および層間絶縁膜
２４を選択的に除去する。この後、フィールド酸化膜２
３および層間絶縁膜２４を除去した領域の表面にゲート
酸化膜５１を形成する。（第１０の工程） そして、第１の実施例と同様に、ゲート酸化膜５１を介
してｐ型不純物のイオン打込み（チャネルドープ）を行
い、ｐ+ 型ソース領域１５Ｄとｐ+ 型ドレイン領域１５
Ｄ’との間のｎ- 型エピタキシャル層１３Ｆ表面部に、
ｐチャネル５０を形成する。（第１１の工程） この後、図７に示すように、第１の実施例と同様にし
て、各電極を形成する。ただし、Ｄ型ｐＭＯＳトランジ
スタ５のゲート電極は、第１の実施例と異なり、ゲート
酸化膜５１上に直接アルミニウムまたはアルミニウム・
シリコンからなる電極５４を形成している。
【００５４】以上、上記第１および第２の実施例におい
ては、ｎ型ＳＩＴとｐチャネルのＭＯＳトランジスタを
同一半導体基板上に形成しているが、本発明はこれに限
ることはなく、同一半導体基板上にｐ型ＳＩＴとｎチャ
ネルのＭＯＳトランジスタを形成する場合にも適用可能
である。
ては、ｎ型ＳＩＴとｐチャネルのＭＯＳトランジスタを
同一半導体基板上に形成しているが、本発明はこれに限
ることはなく、同一半導体基板上にｐ型ＳＩＴとｎチャ
ネルのＭＯＳトランジスタを形成する場合にも適用可能
である。
【００５５】
【発明の効果】本発明によれば、同一半導体基板基板上
に静電誘導型等のトランジスタとロジック回路とを形成
する場合、ロジック回路を構成するトランジスタをＭＯ
Ｓトランジスタで構成したので、チップ面積が縮小す
る。
に静電誘導型等のトランジスタとロジック回路とを形成
する場合、ロジック回路を構成するトランジスタをＭＯ
Ｓトランジスタで構成したので、チップ面積が縮小す
る。
【００５６】また、上記静電誘導型等のトランジスタの
形成とＭＯＳトランジスタの形成とを多くの工程におい
て共通化したので、製造工程数が減少する。
形成とＭＯＳトランジスタの形成とを多くの工程におい
て共通化したので、製造工程数が減少する。
【図１】本発明の第１の実施例の半導体装置の製造工程
図（その１）である。
図（その１）である。
【図２】本発明の第１の実施例の半導体装置の製造工程
図（その２）である。
図（その２）である。
【図３】本発明の第１の実施例の半導体装置の製造工程
図（その３）である。
図（その３）である。
【図４】本発明の第１の実施例の半導体装置の断面図で
ある。
ある。
【図５】本発明の第２の実施例の半導体装置の製造工程
図（その１）である。
図（その１）である。
【図６】本発明の第２の実施例の半導体装置の製造工程
図（その２）である。
図（その２）である。
【図７】本発明の第２の実施例の半導体装置の断面図で
ある。
ある。
【図８】従来の半導体装置の一例であり、静電誘導トラ
ンジスタとラテラル型ｐｎｐトランジスタとを同一半導
体基板上に形成した半導体装置の断面図である。
ンジスタとラテラル型ｐｎｐトランジスタとを同一半導
体基板上に形成した半導体装置の断面図である。
１ ｐ- 型半導体基板 ２ ｎ型静電誘導トランジスタ（ｎＳＩＴ） ３ キャパシタ ４ ｐｎｐトランジスタ ５ デプレッション型ｐチャネルＭＯＳトランジスタ
（Ｄ型ｐＭＯＳトランジスタ ６ エンハンスメント型ｐチャネルＭＯＳトランジスタ
（Ｅ型ｐＭＯＳトランジスタ １１Ａ ｐ+ 型分離拡散領域 １２Ａ，Ｆ ｎ+ 型埋込み層 １３Ａ，Ｆ ｎ- 型エピタキシャル層 １４ ｐ- 型チャネル層 １５Ａ ｐ+ 型ゲート領域 １５Ｄ，Ｅ ｐ+ 型ソース領域 １５Ｄ’，Ｅ’ｐ+ 型ドレイン領域 １６Ａ ｎ+ 型ソース領域 １６Ｆ ｎ+ 型チャネルストッパ １８Ａ ソースポリシリコン電極 １８Ｄ，Ｅ ゲート電極 ５０ ｐチャネル ５１ ゲート酸化膜 ５４ ゲート電極
（Ｄ型ｐＭＯＳトランジスタ ６ エンハンスメント型ｐチャネルＭＯＳトランジスタ
（Ｅ型ｐＭＯＳトランジスタ １１Ａ ｐ+ 型分離拡散領域 １２Ａ，Ｆ ｎ+ 型埋込み層 １３Ａ，Ｆ ｎ- 型エピタキシャル層 １４ ｐ- 型チャネル層 １５Ａ ｐ+ 型ゲート領域 １５Ｄ，Ｅ ｐ+ 型ソース領域 １５Ｄ’，Ｅ’ｐ+ 型ドレイン領域 １６Ａ ｎ+ 型ソース領域 １６Ｆ ｎ+ 型チャネルストッパ １８Ａ ソースポリシリコン電極 １８Ｄ，Ｅ ゲート電極 ５０ ｐチャネル ５１ ゲート酸化膜 ５４ ゲート電極
Claims (12)
- 【請求項１】 第１導電型の低不純物濃度半導体領域と
該第１導電型の低不純物濃度半導体領域を取り囲むよう
にして形成した第１導電型の高不純物濃度半導体領域と
前記第１導電型の低不純物濃度半導体領域内の表面部に
形成した第２導電型の半導体領域と該第２導電型の半導
体領域の表面に接続する第２導電型のポリシリコン電極
とを有するトランジスタと、ＭＯＳトランジスタとを同
一半導体基板上に形成した半導体装置において、 前記第１導電型の高不純物濃度半導体領域と、前記ＭＯ
Ｓトランジスタのソース領域およびドレイン領域とを同
一工程で形成することを特徴とする半導体装置。 - 【請求項２】 前記第２導電型の半導体領域と、前記Ｍ
ＯＳトランジスタのチャネルストッパとを同一工程で形
成することを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記ＭＯＳトランジスタが複数形成さ
れ、該複数のＭＯＳトランジスタがエンハンスメント型
ＭＯＳトランジスタおよびデプレッション型ＭＯＳトラ
ンジスタの双方を含むことを特徴とする請求項１記載の
半導体装置。 - 【請求項４】 前記エンハンスメント型ＭＯＳトランジ
スタのゲート酸化膜を前記半導体基板のフィールド酸化
膜と同一工程で形成することを特徴とする請求項３記載
の半導体装置。 - 【請求項５】 前記ポリシリコン電極と前記エンハンス
メント型ＭＯＳトランジスタのゲート電極とを同一工程
で形成することを特徴とする請求項３記載の半導体装
置。 - 【請求項６】 前記ポリシリコン電極と前記エンハンス
メント型ＭＯＳトランジスタおよび前記デプレッション
型ＭＯＳトランジスタのゲート電極とを同一工程で形成
することを特徴とする請求項３記載の半導体装置。 - 【請求項７】 第１導電型の低不純物濃度半導体領域と
該第１導電型の低不純物濃度半導体領域を取り囲むよう
にして形成した第１導電型の高不純物濃度半導体領域と
前記第１導電型の低不純物濃度半導体領域内の表面部に
形成した第２導電型の半導体領域と該第２導電型の半導
体領域に接続する第２導電型のポリシリコン電極とを有
するトランジスタと、ＭＯＳトランジスタとを同一半導
体基板上に形成した半導体装置の製造方法において、 前記第１導電型の高不純物濃度半導体領域と前記ＭＯＳ
トランジスタのソース領域およびドレイン領域とを同時
に形成する第１の工程を有することを特徴とする半導体
装置の製造方法。 - 【請求項８】 第１導電型の低不純物濃度半導体領域と
該第１導電型の低不純物濃度半導体領域を取り囲むよう
にして形成した第１導電型の高不純物濃度半導体領域と
前記第１導電型の低不純物濃度半導体領域内の表面部に
形成した第２導電型の半導体領域と該第２導電型の半導
体領域に接続する第２導電型のポリシリコン電極とを有
するトランジスタと、エンハンスメント型ＭＯＳトラン
ジスタと、デプレッション型ＭＯＳトランジスタとを同
一半導体基板上に形成した半導体装置の製造方法におい
て、 前記第１導電型の高不純物濃度半導体領域と、前記エン
ハンスメント型ＭＯＳトランジスタのソース領域および
ドレイン領域と、前記デプレッション型ＭＯＳトランジ
スタのソース領域およびドレイン領域とを同時に形成す
る第２の工程を有することを特徴とする半導体装置の製
造方法。 - 【請求項９】 前記第２の工程の後に前記半導体基板上
にフィールド酸化膜を形成する第３の工程と、 該フィールド酸化膜を選択的に除去し、そのフィールド
酸化膜を除去した領域に前記デプレッション型ＭＯＳト
ランジスタのゲート酸化膜を形成する第４の工程と、 前記デプレッション型ＭＯＳトランジスタのゲート酸化
膜を介してチャネルドープを行う第５の工程を有するこ
とを特徴とする請求項８記載の半導体装置の製造方法。 - 【請求項１０】 前記第５の工程の後に、前記第１導電
型の低濃度半導体領域上面の前記フィールド酸化膜を選
択的に除去し、該フィールド酸化膜および前記ゲート酸
化膜の上面からポリシリコンを一様に堆積させる第６の
工程と、 該堆積させたポリシリコンをエッチングして、前記ポリ
シリコン電極と前記エンハンスメント型ＭＯＳトランジ
スタおよび前記デプレッション型ＭＯＳトランジスタの
ゲート電極を形成する第７の工程を有することを特徴と
する請求項９記載の半導体装置の製造方法。 - 【請求項１１】 前記第２の工程の後に、前記半導体基
板上にフィールド酸化膜を形成する第８の工程と、 該フィールド酸化膜上に絶縁膜を形成する第９の工程
と、 前記フィールド酸化膜および前記絶縁膜を選択的に除去
し、そのフィールド酸化膜および絶縁膜を選択的に除去
した領域に前記デプレッション型ＭＯＳトランジスタの
ゲート酸化膜を形成する第１０の工程と、 前記デプレッション型ＭＯＳトランジスタのゲート酸化
膜を介してチャネルドープを行う第１１の工程を有する
ことを特徴とする請求項８記載の半導体装置の製造方
法。 - 【請求項１２】 前記第９の工程の前に、前記第１導電
型の低濃度半導体領域上面の前記フィールド酸化膜を選
択的に除去し、該フィールド酸化膜の上面からポリシリ
コンを一様に堆積させる第１２の工程と、 該堆積させたポリシリコンをエッチングして、前記ポリ
シリコン電極と前記エンハンスメント型ＭＯＳトランジ
スタのゲート電極を形成する第１３の工程を有すること
を特徴とする請求項１１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16684093A JPH0722528A (ja) | 1993-07-06 | 1993-07-06 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16684093A JPH0722528A (ja) | 1993-07-06 | 1993-07-06 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722528A true JPH0722528A (ja) | 1995-01-24 |
Family
ID=15838632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16684093A Pending JPH0722528A (ja) | 1993-07-06 | 1993-07-06 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722528A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7274282B2 (en) | 2005-06-23 | 2007-09-25 | Samsung Electro-Mechanics Co., Ltd. | Transformer |
| US7345567B2 (en) | 2004-12-02 | 2008-03-18 | Fdk Corporation | Inverter transformer |
-
1993
- 1993-07-06 JP JP16684093A patent/JPH0722528A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7345567B2 (en) | 2004-12-02 | 2008-03-18 | Fdk Corporation | Inverter transformer |
| US7274282B2 (en) | 2005-06-23 | 2007-09-25 | Samsung Electro-Mechanics Co., Ltd. | Transformer |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030401 |