JPH0743413B2 - 半導体試験装置 - Google Patents

半導体試験装置

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JPH0743413B2
JPH0743413B2 JP59094863A JP9486384A JPH0743413B2 JP H0743413 B2 JPH0743413 B2 JP H0743413B2 JP 59094863 A JP59094863 A JP 59094863A JP 9486384 A JP9486384 A JP 9486384A JP H0743413 B2 JPH0743413 B2 JP H0743413B2
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Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、半導体装置を評価・試験する半導体試験装
置に関するものである。
〔従来技術〕
従来この種の半導体試験装置では、第１図に示すような
ファンクション測定のための測定回路１が測定対象であ
る半導体装置２の入・出力端子（ピン）の数だけ設けら
れるとともに、DC測定（電気特性測定）のためのPMU（P
recision Measurement Unit）３が数台設けられてい
る。
そして上記測定回路１において、４は被測定半導体装置
２のパット（ピン）に可変直流電圧を与えるドライバ回
路、５は半導体装置２のパットからの出力電圧と基準電
圧とを比較するコンパレータ回路、６は半導体装置13の
パットに可変電流を入力するダイオードブリッジ回路、
7,8はダイオードブリッジ回路６の上，下部に接続され
た定電流源、９はドライバ回路４の出力電圧値を設定す
る電圧値設定レジスタ、54はダイオードブリッジ回路６
の基準電圧値を設定する定電圧源、11はダイオードブリ
ッジ回路６の基準電圧を設定する電圧値設定レジスタ、
10,12はダイオードブリッジ回路６の出力電流値を設定
する電流値設定レジスタ、13はコンパレータ回路５に基
準電圧値を与える基準値レジスタ、14は上記回路４〜６
の入・出力端を上記半導体装置２のパットと接続する接
触子である。
また第２図（ａ）は上記半導体試験装置に所定の測定動
作を行なわせるためのテストパターン15であり、第２図
（ｂ）はこのテストパターン15をより詳細に示したもの
である。図において、PATとは半導体装置２の論理検証
を意味し、各PATにはアドレス番号が付番され、該PATパ
ターンの右側の数字はピン番号，及びそのピンに加える
べき又はそのピンから得られるべき論理レベルを示して
いる。そしてPATパターン以降にはそのPATパターンの特
性、例えばそのパターンで何回か動作を繰り返すループ
命令、あるいはジャンプ命令等の制御文が記述されてい
る。またかっこ内の数字はI/Oパターン,MASKパターン及
びHIZパターンの各アドレス指定番号を示し、又TMはPAT
の“0",“1"を出すタイミング、即ち波形を作る情報を
呼び出す記述である。
またI/Oは半導体装置２の入・出力ピン情報で、各I/Oパ
ターン中のビットが立っているピンを入力ピン、他のピ
ンを出力ピンに指定することを意味し、又MASKとは測定
ピン情報で、各パターン中のビットが立っているピンだ
けを測定することを示し、さらにHIZはハイインピーダ
ンス状態を測定するピン情報である。
次に動作について説明する。
半導体装置２の論理検証を行なう場合、例えば入力ピン
である1,2ピンに第４図（ａ）に示す波形の電圧を入力
し、出力ピンである3,4ピンに第４図（ｂ）に示す波形
の電圧が得られるか否かを測定する必要があり、測定回
路１にかかる動作を行なわせるためには第２図（ａ）
（ｂ）に示すような構成をもったテストパターン15を記
述する必要がある。
そして従来の装置においては、まず上述のテストパター
ン15が解読され、その内容がメモリ等に記憶される。装
置が作動すると、制御装置（（図示せず）によってメモ
リからPATアドレス０番地の情報が読み出され、半導体
装置２の入・出力ピン及び測定ピンが指定され、各ピン
に接続された測定回路１の各レジスタ９〜13が各々所定
の値に設定され（第３図（ｂ）のステップ16参照）、各
ドライバ回路４から入力ピンに所定の論理レベルの電圧
が入力され、コンパレータ回路15で出力ピンのうちの測
定ピンに所定論理レベルの電圧が得られるか否かが判定
され、これにより制御装置が論理検証が正常か否かを判
定する。またそのとき同時に、ダイオードブリッジ回路
６からハイインピーダンス測定のピンに対して電流が入
力され、コンパレータ回路５で接触子14の電圧が所定値
まで上昇するか否かが検出され、これにより制御装置が
ハイインピーダンスが正常か否かを判定する。このよう
な動作がPATアドレスの最終番地まで繰り返されて半導
体装置２のファンクション測定が終了することとなる
（第３図（ｂ）のステップ17参照）。
一方、DC測定を行なう場合には、PMU3でDC測定を行なう
べきピンに電流が入力されて電圧が測定され（第３図
（ａ）のステップ18参照）、また電圧が入力されて電流
が測定され（第３図（ａ）のステップ19参照）、このよ
うな動作が各ピンについて数回繰り返され、これにより
電気特性が正常か否かが判定されることとなる。
従来の半導体試験装置は以上のように構成されており、
ファンクション測定のための測定回路１が被測定半導体
装置２の全ピンに接続されているため、ファンクション
測定についてはテストパターン15の実行によって全ピン
一括で高速に試験することができる。
しかしDC測定についてはPMU3が１〜４台程度装備されて
いるにすぎず、この数台のPMU3を使用してDC測定を実行
しなければならず、各ピンを順番に測定していくことし
かできず、測定時間がピン数に応じて増大していくとい
う欠点があった。一方、この欠点を解消するためには全
ピンに対応してPMU3を装備すればよい訳であるが、この
場合、PMU3は高価であり，コスト高になるという欠点が
あった。
ところで、DC測定においては必ずしも電圧値又は電流値
を測定する必要はなく、電圧又は電流が設定値以上か否
かの測定から電気特性、例えばリーク等を検出できるも
のである。そして上記測定回路１においてはそのような
比較を実行するコンパレータ回路５が設けられており、
又上述の指定された入・出力ピンにはファンクション測
定に関与していないピンがあり、このピンに接続された
測定回路１をうまく利用すれば、ファンクション測定と
同時にDC測定が可能であると考えられる。
〔発明の概要〕
この発明はかかる点に鑑みてなされたもので、ハードウ
ェア及びソフトウェアを改良してDC測定をファンクショ
ン測定実行時に同時に行なうようにすることにより、半
導体装置の評価・試験を高速に実行できる半導体試験装
置を提供することを目的としている。
〔発明の実施例〕
以下、本発明の実施例を図について説明する。
第５図及び第６図は本発明の一実施例による半導体試験
装置を示し、本装置では、測定回路１が半導体装置２の
全てのピンに対応して設けられ、全ての測定回路１は１
つのCPU20によって制御されるようになっている。そし
て上記測定回路１において、４は半導体装置２のピンに
印加すべき可変直流電圧を発生するドライバ回路（可変
直流電圧発生回路）、６は半導体装置２のピンに入力す
べき可変電流を発生するダイオードブリッジ回路（可変
電流発生回路）、21は半導体装置２のピンからの出力電
圧と基準電圧とを比較するコンパレータ回路、９はドラ
イバ回路４の出力電圧値を設定する電圧値設定レジス
タ、10〜12はダイオードブリッジ回路６の出力電流値を
設定する電流値設定レジスタ、22はコンパレータ回路21
に基準電圧値を与える基準値レジスタであり、上記設定
レジスタ９〜12は各々１つの記憶領域を有し、一方上記
基準値レジスタ22は２つの記憶領域を有しており、これ
はDC測定時に出力電圧が所定の電圧範囲内にあるか否か
を測定するためである。なおこれは１つの記憶領域レジ
スタであってもよいものである。また14は上記回路4,6,
21の入・出力端を半導体装置２のピンに接続する接触子
である。
また9a〜12a及び22aは設定レジスタ９〜12及び基準値レ
ジスタ22の値を記憶する制御レジスタ（第２記憶手段）
で、該レジスタ9a〜12a,22aは各々数十の記憶領域を有
している。23は解読されたテストパターン（第７図参
照）28の情報を記憶するメモリ（第１記憶手段）、24は
論理検証、ハイインピーダンス及びDC測定の測定結果が
異常のときにそれを記憶するメモリである。
そして上記CPU20は、制御手段26及び判定手段27として
の機能を有し、各測定動作において該各測定動作に関す
るメモリ23の記憶内容を読み出して入力ピン,PAT測定ピ
ン,HIZ測定ピン,DC測定ピンを指定し、該各ピンに接続
された測定回路１の各レジスタ９〜12,22を制御レジス
タ9a〜12a,22a内の値に設定するという動作，及び各コ
ンパレータ回路21の出力とその測定ピンの測定の種類と
から各測定動作におけるPAT測定,HIZ測定又はDC測定の
測定結果が正常か否かを判定するという動作を行なうよ
うになっている。
次に作用について説明する。
本装置のテストパターン28の構造では、各PATパターン
以降のかっこ内に従来のピン情報の他に、DCパターンの
アドレス番号が記述され、又HIZパターンの次にDCパタ
ーンが新しく付加されている。このDCパターンでは、各
パターン毎にアドレス番号が付番され、各パターンアド
レスの右側にはDC測定ピン情報が記述され、又PATパタ
ーン以降には各レジスタ９〜12,22に対応する設定値を
選択するための制御レジスタ9a〜12a,22aのアドレス番
号が記述されている。
この構成のテストパターン28を用いてファンクション測
定を実行すると、PATパターンの実行時に、今までのピ
ン情報の他にDC測定ピンとDCアドレスに対応した情報と
が呼び出され、それぞれのDC測定ピンに接続された測定
回路１内のレジスタ９〜12,22にDC測定条件が与えら
れ、DC測定が実行される。そして次のPATパターンに進
めば再び同じ動作が繰り返され、今度は別のピンのDC測
定が実行される。つまり従来の技術では、各レジスタ９
〜12,22の値をファンクション実行前に１つだけ決定し
てテストパターンを実行していたのに対し、本装置では
テストパターンの進行に応じて各レジスタ９〜12,22の
値をリアルタイムで変更するというものである。こうす
ることによってテストパターン実行時に、論理検証の他
に、あるピンに電流を印加してコンパレータ回路21で判
定し、DC測定が実行でき、試験時間が大幅に短縮される
ものである。
次に実際にDC測定及びファンクション測定を実行する際
の各回路の動作について第７図のテストパターン28及び
第８図のフローチャートを用いて説明する。
本装置においては、まずテストパターン28が解読され、
その内容がメモリ23に格納される。そして装置が作動す
ると、PATアドレス０番地の情報が読み出され（ステッ
プ30）、この場合I/Oアドレスが０番地であることか
ら、4,5ピン（I/O“1"）が入力ピン、1,2,3,6,7,8（I/O
“0"）が出力ピンとして指定され、又MASKアドレスが１
番地であることから、1,2,3,6,7,8ピン（MASM“1"）が
測定ピンとして指定され、さらにHIZアドレスが０番地
であることから、この場合はどのピンもHIZ測定ピンと
は指定されず、又さらにDCアドレスが０番地であること
から、3,8ピン（DC“1"）がDC測定ピンとして指定され
るとともに、DC測定のための制御レジスタ9a〜12a,22a
のアドレスが読み出される（ステップ31）。
次に上記指定された入力ピン及びPAT測定ピンに接続さ
れた測定回路１内の各レジスタ９〜12,22が所定の値に
設定され、又DC測定ピンの各レジスタ９〜12,22も各制
御レジスタ9a〜12a,22aから読み出された値に、例え
ば、ドライバレジスタ９はアドレス０番地の−5Vという
具合に設定される（ステップ32〜36）。
測定が実行されると、入力ピンである４ピンに“0"レベ
ル,5ピンに“1"レベルの電圧が入力され、出力ピンであ
る１ピンに“1"レベル,2ピンに“0"レベル,6ピンに“1"
レベル,7ピンに“0"レベルの電圧が出力されているか否
かが各ピンのコンパレータ回路21で検出される。このと
き同時に、3,8ピンにはダイオードブリッジ回路６から
所定の電流が入力され、接触子14の電圧が所定の範囲内
まで上昇するか否か、例えば３ピンは“1"レベル,8ピン
は“0"レベルであるか否かがそのコンパレータ回路21で
検出される（ステップ37）。そしてCPU20では各コンパ
レータ回路21の出力とその測定ピンの測定の種類とか
ら、PAT測定結果が正常か否か、DC測定結果が正常か否
かが判定され、正常の場合はこのPATパターンは通過さ
れ、異常の場合はその結果がメモリ24に格納され（ステ
ップ38〜44）、次のPATアドレス“1"番地の測定が行な
われることとなる（ステップ45,46）。
以上のような本実施例の装置では、ファンクション測定
と同時にDC測定を行なうようにしたので、DC測定の時間
は従来のPMUを用いる場合に比し大幅に短縮される。又
本装置では、従来のファンクション測定のための回路を
ほぼそのまま使用してDC測定を行なっているので、全て
のピンにPMUを装備する場合のようにコスト高を招来す
るという問題が生じることがないばかりでなく、PMUが
不要となるので、低コスト化を達成できる。
なお上記の実施例ではファンクション測定の中にHIZ測
定を含めたが、このHIZ測定は必ずしも行なわなくても
よい。また可変電流発生回路は第５図に示すダイオード
ブリッジ回路９及びその周辺回路10〜12ではなく、第９
図に示すような定電流源47及びその制御レジスタ48で構
成してもよく、同様な効果が得られる。
また上記実施例では電流を加えて電圧を測定してDC測定
を行なったが、これは電圧を加えて電流を測定してもよ
く、この場合には第９図に示すように標準抵抗49とリレ
ー50,51とを組合せ、抵抗49の両端電圧をコンパレータ
回路21て測定することにより、電流に換算して電流判定
することができる。さらにテストパターン構成は上記実
施例のようなアドレス参照方式ではなく、第10図に示す
ような記述方式でもよく、同様な効果が得られる。なお
第10図（ａ）は従来のファンクション測定のためのテス
トパターン52を、第10図（ｂ）は本発明のファンクショ
ン測定及びDC測定のためのテストパターン53を示す。
〔発明の効果〕
以上のように、この発明に係る半導体試験装置によれ
ば、DC測定をファンクション測定実行時に同時に測定す
るようにしたので、コスト高を招来することなく、評価
試験時間を大幅に短縮でき、半導体装置の量産に対して
多大な効果が得られる。
【図面の簡単な説明】
第１図（ａ）は従来の半導体試験装置の回路構成図、第
１図（ｂ）は試験すべき半導体装置の概略構成図、第２
図（ａ）（ｂ）はともに従来装置におけるテストパター
ン15を示す図、第３図（ａ）（ｂ）はそれぞれ従来のDC
測定及びファンクション測定のフローチャートを示す
図、第４図（ａ）（ｂ）はそれぞれ従来のファンクショ
ン測定における入力電圧及び出力電圧の波形の１例を示
す図、第５図及び第６図はともに本発明の一実施例によ
る半導体試験装置の回路構成図、第７図は上記装置にお
けるテストパターン28を示す図、第８図は上記装置にお
ける動作のフローチャートを示す図、第９図は本発明の
他の実施例の回路構成図、第10図（ａ）（ｂ）はそれぞ
れ従来及び本発明の他の記述方式によるテストパターン
52,53を示す図である。 ２…半導体装置、４…可変直流電圧発生回路、６…可変
電流発生回路、９…電圧値設定レジスタ、10,12…電流
値設定レジスタ、11…電圧値設定レジスタ、9a〜12a,22
a…第２記憶手段、14…接触子、21…コンパレータ回
路、22…基準値レジスタ、23…第１記憶手段、26…制御
手段、27…判定手段。 なお図中同一符号は同一又は相当部分を示す。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】試験すべき半導体装置の全ての各ピンに対
    応して設けられ、ファンクション測定及びDC測定のため
    の複数の測定手段と、これら複数の測定手段それぞれに
    対してファンクション測定を行わせるかDC測定を行わせ
    るかを設定する制御手段と、上記複数の測定回路からの
    測定結果が正常か否かを判定する判定手段とを備え、 上記各測定手段は、上記試験すべき半導体装置の対応し
    たピンに接続される接触子と、出力端が上記接触子に接
    続され、直流電圧を出力する可変直流電圧発生回路と、
    この可変直流電圧発生回路から出力される直流電圧値を
    設定するための可変直流電圧発生回路用レジスタと、出
    力端が上記接触子に接続され、電流あるいは電圧を出力
    する可変出力発生回路と、この可変出力発生回路から出
    力される出力値を設定するための可変出力発生回路用レ
    ジスタと、入力端が上記接触子に接続され、上記接触子
    を介して入力された値と基準値とを比較し、その比較結
    果を測定結果として上記判定手段に出力するためのコン
    パレータ回路と、このコンパレータ回路に与える基準値
    を設定するための基準値レジスタとを有し、 上記制御手段は、上記複数の測定手段のうちのファンク
    ション測定を行わせると設定した測定手段における可変
    直流電圧発生回路用レジスタと可変出力発生回路用レジ
    スタと基準値レジスタに対してファンクション測定用の
    所定値を設定し、上記複数の測定手段のうちのファンク
    ション測定と設定された以外のDC測定を行わせると設定
    した測定手段における可変直流電圧発生回路用レジスタ
    と可変出力発生回路用レジスタと基準値レジスタに対し
    てDC測定用の所定値を設定することを特徴とする半導体
    試験装置。
  2. 【請求項２】各測定手段における可変出力発生回路は、
    出力端と第１のノードとの間に接続された第１のダイオ
    ードと、可変出力発生回路用レジスタに接続される比較
    ノードと上記第１のノードとの間に接続された第２のダ
    イオードと、上記出力端と第２のノードとの間に接続さ
    れた第３のダイオードと、上記比較ノードと第２のノー
    ドとの間に接続された第４のダイオードとからなるダイ
    オードブリッジ回路、上記第１のノードに接続された第
    １の定電流源、上記第２のノードに接続された第２の定
    電流源を有したものとしたことを特徴とする特許請求の
    範囲第１項記載の半導体試験装置。
JP59094863A 1984-05-09 1984-05-09 半導体試験装置 Expired - Lifetime JPH0743413B2 (ja)

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