KR20010040192A

KR20010040192A - 반도체 시험장치

Info

Publication number: KR20010040192A
Application number: KR1020000063443A
Authority: KR
Inventors: 가네코마사시
Original assignee: 나까무라 쇼오; 안도덴키 가부시키가이샤
Priority date: 1999-10-29
Filing date: 2000-10-27
Publication date: 2001-05-15
Also published as: JP2001133518A

Abstract

피측정 디바이스의 단자수 증가, 병렬측정수의 증가에 따른 회로규모의 증대를 방지하여 소형 및 저소비전력의 반도체 시험장치를 실현한다.

복수의 반도체 디바이스를 동시에 측정 가능한 반도체 시험장치에 있어서, 테스터CPU 상에서 실행되는 소프트웨어가 시험 종료후에 합격여부 판정결과를 취득하기 위한 IN명령을 시험중에 실행함으로써 비교기부(10)에서 DUT단위의 합격여부 판정결과를 취득한다. 그리고 이 합격여부 판정결과로부터 OR회로(21)는 DUT단위 유효 FAIL신호(A1)를 생성하고 AND회로(22)에 의해 측정모드 대응 FAILAND신호(A2)가 생성된다. 그리고 선택회로(23)가 측정모드에 따라 선택하고 출력하는 것으로서, 전 측정대상 디바이스가 불합격이라는 것을 도시한 FAILAND신호에 의해 패턴 강제종료 회로(31)가 시험 종료전에 시험데이터의 발생을 중지하고 시험을 강제종료시킨다.

Description

반도체 시험장치{Apparatus for testing semiconductor device}

본 발명은, 복수의 반도체 디바이스를 동시에 효율적으로 측정할 수 있는 반도체 시험장치에 관한 것이다.

반도체 디바이스 시험 중 하나인 기능테스트는, 테스트패턴 데이터(이하, 테스트패턴이라 칭한다)를 발생시켜 피측정 디바이스에 입력하고 그 피측정 디바이스로부터의 출력을 기대치와 비교하여 합격여부(PASS/FAIL)를 판정하는 것이 일반적이다. 그리고 복수의 반도체 디바이스를 동시에 측정할 수 있는 반도체 시험장치에 있어서는, 기능테스트의 실행시간을 단축시키기 위해 모든 피측정 디바이스가 FAIL이 된 경우에 강제로 시험을 종료시킨다. 그 때문에 종래의 반도체 시험장치는 도 4에 도시한 바와 같은 비교기부(110) 및 FAILAND신호 발생회로(120)를 구비하고 있었다.

도 4는 피측정 디바이스(DUT; Device Under Test)의 병렬측정수 n이 1,2,4,8개인 4종류의 측정모드를 실현하는 경우에 대해 도시하고 있다. 여기서 병렬측정수가 8개인 경우를 측정모드 1, 4개인 경우를 측정모드 2, 2개인 경우를 측정모드 3, 1개인 경우를 측정모드 4로 한다. 더욱이 도 4에 있어서는, 병렬측정수 n=8의 측정모드 1로 측정하는 경우에 대해 도시한다.

도 4에 있어서, 비교기부(110)는 p개의 비교기회로(110-1)∼(110-p)를 구비한다. 또한 m은 DUT의 병렬측정수 n에 의해 다른 DUT 1개당 측정단자(PlN)수이고, n×m은 p 이하의 값이다. 여기에서는 측정모드 1(병렬측정수 n=8)인 경우에서의 DUT의 PIN수 m이다. 그리고 병렬측정수 n=8에 따라 비교기회로(110-1)∼(110-p)는 1DUT당 m개가 사용되어 8개의 DUT의 각 PIN 출력파형과 기대치를 비교하여 PASS/FAIL이 판정된다.

또한 각 비교기회로(110-1)∼(110-p)에는 FAIL정보 발생회로(미도시)가 각각 구비되어 있다. 이 FAIL정보 발생회로는 각 DUT의 각 PIN 출력파형과 기대치를 비교하고 PASS/FAIL 판정결과를 PIN단위 FAIL신호(C1-1)∼(C1-m),...,(C1-(7m+1))∼(C1-8m)으로서 출력한다. 그리고 이 PIN단위 FAIL신호(C1-1)∼(C1-m),...,(C1-(7m+1))∼(C1-8m)는 FAILAND신호 발생회로(120)에 의해 FAILAND신호를 발생시키기 위해서 이용된다.

한편 이와는 별도로 테스터CPU(중앙처리장치)(미도시) 위에서 실행되는 소프트웨어는, 기능테스트 종료후에 DUT단위의 PASS/FAIL 판정결과를 비교기부(110)에서 데이터버스(B1)를 통해 리드할 수 있다. 이것은 소프트웨어가 DUT단위의 PASS/FAIL 판정결과를 리드하기 위한 IN명령을 실행함으로써 실현된다.

그런데 FAILAND신호 발생회로(120)는 각 측정모드마다 DUT단위 FAIL신호(C2)를 생성하기 위해 마더보드(121) 및 측정모드에 따른 OR회로(122-1)∼(122-4)를 구비하고 있었다. 마더보드(121)는 p개의 PIN단위 FAIL신호(C1-1)∼(C1-p) 모두를 각 OR회로(122-1)∼(122-4)로 분배한다. 그리고 각 OR회로(122-1)∼(122-4)는 각각의 측정모드에 따라 PIN단위 FAIL신호(C1-1)∼(C1-p)에서 각 DUT마다 전 PIN분을 논리합하여 측정모드마다 각 DUT단위 FAIL신호(C2)를 생성한다.

도 5는 측정모드 1의 DUT단위의 FAIL신호(C2-1-1)∼(C2-1-8)를 생성하는 OR회로(122-1)의 회로도이다. 이 회로에 있어서 8개의 DUT마다 그 PIN단위 FAIL신호(C1-1)∼(C1-m),...,(C1-(7m+1))∼(C1-8m)가 논리합되어 DUT단위의 FAlL신호(C2-1-1)∼(C2-1-8)가 출력된다.

도 6은 OR회로(221)에 구비되어 FAIL신호(C2-1-1)∼(C2-1-8)에서 측정모드 1의 DUT단위의 유효한 FAIL신호(8A)∼(8H)를 생성하는 회로의 구성을 나타내고 있다. 이 회로에 있어서 FAIL신호(C2-1-1)∼(C2-1-8)는, 각각의 PASS/FAIL 판정결과가 유효한지의 여부를 도시한 DUT 비선택신호(DUT 1N)∼(DUT 8N)와 논리합된다. 이 DUT 비선택신호(DUT 1N)∼(DUT 8N)는「1」이 각 DUT가 측정대상 DUT가 아니라는 것을 나타내며「0」이 측정대상 DUT라는 것을 나타낸다. 즉 측정대상 DUT가 아닌 경우에는 PASS/FAIL 판정결과가 무효로서 강제로 FAIL「1」로 하고 측정대상 DUT인 경우에는 PASS/FAIL 판정결과를 그대로 유효로 한다. 이렇게 하여 측정모드 1의 DUT단위의 유효한 FAIL신호(8A)∼(8H)는 생성되어 있었다.

또 OR회로(221)에는 측정모드 1과 마찬가지로 측정모드 2∼4의 DUT단위의 유효한 FAIL신호를 생성하는 회로가 구비되어 있다.

또한 상술한 측정모드 1과 동일한, 측정모드 2∼4에 따른 OR회로(122-2)∼(122-4)가 FAILAND신호 발생회로(120)에 구비된다.

그러나 상술한 종래의 반도체 시험장치에서는, 복수의 비교기회로(110-1)∼ (110-p)에 구비되는 FAILAND신호 발생에만 필요한 FAIL정보 발생회로 및 비교기부(110)에서 출력된 복수의 PIN단위 FAIL신호(C1)를 OR회로(122-1)∼(122-4)로 분배하는 다량의 배선을 갖는 마더보드(121), 그리고 병렬측정수에 따라 측정모드수 만큼의 DUT단위 FAIL신호(C2)를 생성하는 OR회로(122-1)∼(122-4), 이들 회로규모가 지나치게 크다는 문제점이 있었다. 또한 앞으로 피측정 디바이스의 단자수 증가, 병렬측정수의 증가에 따라 회로규모가 한층 더 증대될 것으로 예상된다. 그리고 회로규모의 증대는 소비전력의 증가를 초래한다는 문제도 겸하고 있다.

본 발명은 이러한 사정을 고려하여 이루어진 것으로서, 그 목적은 피측정 디바이스의 단자수 증가, 병렬측정수의 증가에 따른 회로규모의 증대를 방지하여 소형 및 저소비전력의 반도체 시험장치를 제공하는 데 있다.

도 1은 본 발명의 일실시형태에 따른 반도체 시험장치의 구성을 도시한 블록도이고,

도 2는 동실시형태에 있어서 OR회로(21)의 구성을 도시한 회로도이고,

도 3은 동실시형태에 있어서 AND회로(22)와 선택회로(23)의 구성을 도시한 회로도이고,

도 4는 종래의 반도체 시험장치의 구성을 도시한 블럭도이고,

도 5는 도 4에 있어서 OR회로(122-1)의 구성을 도시한 회로도이고,

도 6은 도 4에 있어서 OR회로(221)의 구성 일부를 도시한 회로도이다.

〈부호의 설명〉

10 비교기부

10-1∼10-p 비교기회로

20 FAILAND신호 발생회로

21 OR회로

22 AND회로

23 선택회로

30 패턴발생부

31 패턴 강제종료 회로

상기 과제를 해결하기 위해서 청구항 1에 기재된 발명은, 복수의 반도체 디바이스를 동시에 측정 가능한 반도체 시험장치에 있어서, 시험 도중에 피측정 디바이스 단위의 합격여부 판정 결과를 소프트웨어에 의해 취득하는 합격여부 판정 결과 취득수단과, 해당 취득된 합격여부 판정 결과로부터 모든 측정 대상 디바이스가 불합격이라고 판정한 경우에는 실행 중인 해당 시험을 강제종료시키는 시험 강제종료 제어수단을 구비하여 이루어진 것이다.

청구항 2에 기재된 발명은, 청구항 1에 기재된 발명에 있어서 상기 합격여부 판정 결과 취득수단은, 시험 종료후에 합격여부 판정 결과를 취득하기 위한 IN명령을 해당 시험 중에 상기 소프트웨어가 실행하여 해당 합격여부 판정 결과를 취득하는 것을 특징으로 한다.

청구항 3에 기재된 발명은, 청구항 2에 기재된 발명에 있어서 상기 합격여부 판정 결과 취득수단은, 시험 중에 상기 소프트웨어가 상기 IN명령을 실행할 때에는 해당 시험을 일시정지하는 것을 특징으로 한다.

청구항 4에 기재된 발명은, 청구항 1 내지 청구항 3 중 어느 한 항에 기재된 발명에 있어서 상기 시험 강제종료 제어수단은, 상기 취득된 합격여부 판정 결과로부터 모든 측정대상 디바이스가 불합격이라는 것을 나타내는 FAILAND신호를 생성하는 FAILAND신호 발생회로와, 상기 FAILAND신호에 의해 시험 중에 해당 시험데이터의 발생을 중지하고 해당 시험을 강제종료시키는 패턴 강제종료 회로를 구비하는 것을 특징으로 한다.

청구항 5에 기재된 발명은, 청구항 4에 기재된 발명에 있어서 상기 FAILAND신호 발생회로는, 측정 대상 디바이스인지의 여부를 나타내는 디바이스 선택 정보와, 측정되는 반도체 디바이스수를 나타내는 측정수 n(n; 1 이상의 정수)에 따라 상기 FAILAND신호를 생성하는 것을 특징으로 한다.

청구항 6에 기재된 발명은, 청구항 5에 기재된 발명에 있어서 상기 FAILAND신호 발생회로는, 상기 측정수 n의 종류에 따른 복수의 상기 FAILAND신호를 생성하는 논리회로와, 해당 복수의 상기 FAILAND신호로부터 해당 시험 중의 상기 측정수 n에 해당하는 해당 FAILAND신호를 선택하는 선택회로를 구비하는 것을 특징으로 한다.

청구항 7에 기재된 발명은, 청구항 5 또는 청구항 6에 기재된 발명에 있어서 상기 측정수 n은 2의 멱승수인 것을 특징으로 한다.

이하, 도면을 참조하여 본 발명의 일실시형태에 대해 설명한다.

도 1은, 본 발명의 일실시형태에 따른 반도체 시험장치의 구성을 도시한 블럭도이다. 이 도면에 있어서 비교기부(10)는 도 4에 도시된 종래의 반도체 시험장치의 비교기부(110)와 마찬가지로 p개의 비교기회로(10-1)∼(10-p)를 구비한다. 또한 m은 피측정 디바이스(DUT; Device Under Test)의 병렬측정수 n에 의해 다른 DUT 1개당 측정단자(PIN)수로서 n×m은 p 이하의 값이다. 그리고 병렬측정수 n에 따라 비교기회로(1O-1)∼(10-p)는 1DUT 당 m개가 사용되어 각 DUT의 각 PIN 출력파형과 기대치를 비교하여 PASS/FAIL이 판정된다.

단 이 비교기회로(10-1)∼(10-p)에는, 종래와 같이 PIN단위 FAIL신호(C1)를 발생하는 FAIL정보 발생회로는 구비되지 않는다. 또한 FAILAND신호 발생회로(20)에 있어서는 종래의 FAILAND신호 발생회로(120)가 구비하고 있던 마더보드(121) 및 OR회로(122-1)∼(122-4)가 구비되지 않는다.

그리고 각 비교기회로(10-1)∼(10-p) 및 OR회로(21)는 데이터버스(B1)를 통해 테스터CPU(미도시)와 접속된다. OR회로(21)의 출력은 AND회로(22)에 접속되고 나아가 AND회로(22)의 출력이 선택회로(23)에 접속된다. 그리고 선택회로(23)의 출력인 FAILAND신호(A3)가 테스트패턴을 발생하는 패턴발생기(30)의 패턴 강제종료 회로(31)에 입력된다.

다음에 상술한 실시형태에 있어서, 예컨대 DUT의 병렬측정수 n이 1,2,4,8개인 4종류의 측정모드를 실현하는 경우의 동작에 대해 설명한다. 여기서 병렬측정수가 8개인 경우를 측정모드 1, 4개인 경우를 측정모드 2, 2개인 경우를 측정모드 3, 1개인 경우를 측정모드 4로 한다. 도 2는 측정모드 1∼4를 실현하는 OR회로(21)의 회로도이다. 도 3은 측정모드 1∼4를 실현하는 AND회로(22)와 선택회로(23)의 회로도이다. 또한 도 1에 도시되는 데이터버스(B1)는 32비트의 데이터버스신호(DATA 31)∼(DATA 0)로 구성된다.

처음에 테스터CPU 상에서 실행되는 소프트웨어는, 기능테스트 실행중에 데이터버스(B1)를 통해 비교기회로(10-1)∼(10-p)에서 측정모드에 따른 병렬측정수인 n개의 DUT단위의 PASS/FAIL 판정결과를 리드한다. 이것은 기능테스트 종료후에 DUT단위의 PASS/FAIL 판정결과를 리드하기 위한 IN명령을 기능테스트 중에 실행함으로써 실현된다.

또한 소프트웨어가 기능테스트 중에 IN명령을 실행할 때에는 테스트패턴의 발생을 일시정지시킴으로써 확정된 DUT단위의 PASS/FAIL 판정결과가 리드되도록 하고 있다.

이어서 소프트웨어는 리드한 n개의 DUT단위의 PASS/FAIL 판정결과를 측정모드에 따른 데이터열로 편집하여 데이터버스(B1)를 통해 OR회로(21)로 출력한다. 여기에서 측정모드에 따른 데이터열은 이하에 도시한 것이다.

측정모드 1(n=8)인 경우에는 8개의 DUT의 PASS/FAIL 판정결과를 각각 RDUT 1∼8로 하면,

DATA 31=RDUT 1, DATA 30=RDUT 2, DATA 29=RDUT 3, DATA 28=RDUT 4, DATA 27=RDUT 5, DATA 26=RDUT 6, DATA 25=RDUT 5, DATA 24=RDUT 8이다.

측정모드 2(n=4)인 경우에는 4개의 DUT의 PASS/FAIL 판정결과를 각각 RDUT 1∼4로 하면,

DATA 31=DATA 30=RDUT1, DATA 29=DATA 28=RDUT 2, DATA 27=DATA 26=RDUT 3, DATA 25=DATA 24=RDUT4이다.

측정모드 3(n=2)인 경우에는 2개의 DUT의 PASS/FAIL 판정결과를 각각 RDUT 1∼2로 하면,

DATA 31=DATA 30=DATA 29=DATA 28=RDUT 1, DATA 27=DATA 26=DATA 25=DATA 24=RDUT 2이다.

측정모드 4(n=1)인 경우에는 1개의 DUT의 PASS/FAIL 판정결과를 RDUT 1로 하면,

DATA 31=DATA 30=DATA 29=DATA 28=DATA 27=DATA 26=DATA 25=DATA 24=RDUT 1이다.

또한 PASS/FAIL 판정결과 RDUT 1∼8은「1」이 FAIL,「0」이 PASS를 나타낸다.

이어서 OR회로(21)는 도 2에 도시된 회로로서, 데이터버스(B1)의 데이터버스신호(DATA 31)∼(DATA 24)와, 각각의 PASS/FAIL 판정결과가 유효한지의 여부를 도시한 DUT 비선택신호(DUT 1N)∼(DUT 8N)가 논리합된다. 이 DUT 비선택신호(DUT 1N)∼(DUT 8N)은,「1」이 각 DUT이 측정대상 DUT가 아니라는 것을 나타내며「0」이 측정대상 DUT이라는 것을 나타낸다. 즉, 측정대상 DUT가 아닌 경우에는 PASS/FAIL 판정결과가 무효로서 강제로 FAIL「1」로 하고 측정대상 DUT인 경우에는 PASS/FAIL 판정결과를 그대로 유효로 한다. 또 DUT 비선택신호(DUT 1N)∼(DUT 8N)은 측정모드에 따라 이하에 도시한 관계로 되어 있다.

측정모드 1(n=8)인 경우에는 DUT 1N∼DUT 8N이 그대로 8개의 DUT의 DUT 비선택신호이다.

측정모드 2(n=4)인 경우에는 SDUT 1N∼SDUT 4N을 각각 4개의 DUT의 DUT 비선택신호로 하면,

DUT 1N=DUT 2N=SDUT 1N, DUT 3N=DUT 4N=SDUT 2N, DUT 5N=DUT 6N=SDUT 3N, DUT 7N=DUT 8N=SDUT 4N이다.

측정모드 3(n=2)인 경우에는 SDUT 1N∼SDUT 2N을 각각 2개의 DUT의 DUT 비선택신호로 하면,

DUT 1N=DUT 2N=DUT 3N=DUT 4N=SDUT 1N, DUT 5N=DUT 6N=DUT 7N=DUT 8N=SDUT 2N이다.

측정모드 4(n=1)인 경우에는 SDUT 1N을 1개의 DUT의 DUT 비선택신호로 하면,

DUT 1N=DUT 2N=DUT 3N=DUT 4N=DUT 5N=DUT 6N=DUT 7N=DUT 8N=SDUT 1N이다.

그리고 DATA 31∼DATA 24와 DUT 1N∼8N이 각각 논리합되어 측정모드 1의 DUT단위의 유효한 FAIL을 도시한 신호(8A)∼(8H)가 생성된다.

또한 신호(8A)와 (8B), (8C)와 (8D), (8E)와 (8F), (8G)와 (8H)가 각각 논리합되어 측정모드 2의 DUT단위의 유효한 FAIL을 도시한 신호(4A)∼(4D)가 생성된다.

또한 신호(4A)와 (4B), (4C)와 (4D)가 각각 논리합되어 측정모드 3의 DUT단위의 유효한 FAIL을 도시한 신호(2A)∼(2B)가 생성된다.

나아가 신호(2A)와 (2B)가 각각 논리합되어 측정모드 4의 DUT단위의 유효한 FAIL을 도시한 신호(8A)∼(8H), (4A)∼(4D), (2A)∼(2B), (1A)가 DUT단위 유효 FAIL신호(A1)로서 AND회로(22)로 출력된다.

이어서 도 3에 있어서 AND회로(22)는, 입력되는 DUT단위 유효 FAIL신호(A1)를 각 측정모드마다 논리적한다. 그 결과, 신호(8A)∼(8H)가 논리적되어 측정모드 1 대응 FAILAND신호(A2-1)가 생성되어 선택회로(23)의 입력(0)에 접속된다. 또한 신호(4A)∼(4D)가 논리적되어 측정모드 2 대응 FAILAND신호(A2-2)가 생성되어 선택회로(23)의 입력(1)에 접속된다. 또한 신호(2A)∼(2B)가 논리적되어 측정모드 3 대응 FAILAND신호(A2-3)가 생성되어 선택회로(23)의 입력(2)에 접속된다. 신호(1)는 그대로 측정모드 4 대응 FAILAND신호(A2-4)로서 선택회로(23)의 입력(3)에 접속된다. 그리고 선택회로(23)는 측정모드 선택신호(S1)에 의해 실제로 측정되어 있는 측정모드의 FAILAND신호를 선택하여 FAILAND신호(A3)를 출력한다. 이 FAILAND신호(A3)는 병렬로 측정되어 있는 유효한 피측정 디바이스가 모두 FAIL인지의 여부를 나타낸다.

이어서 패턴발생부(30)의 패턴 강제종료 회로(31)는, 입력되는 FAILAND신호(A3)가 유효(모든 FAIL)인 경우에 테스트패턴 발생을 강제로 중지하고 기능테스트를 종료시킨다.

상술한 실시형태에 있어서 복수의 반도체 디바이스를 동시에 측정 가능한 반도체 시험장치에 있어서, 시험 종료후에 합격여부 판정결과를 취득하기 위한 IN명령을, 소프트웨어가 시험중에 실행함으로써 합격여부 판정결과를 취득한다. 그리고 FAILAND신호 발생회로(20)가 이 합격여부 판정결과에 따라 모든 측정대상 디바이스가 불합격이라는 것을 도시한 FAILAND신호를 생성한다. 이 FAILAND신호에 의해 패턴 강제종료 회로가 시험 종료전에 시험 데이터의 발생을 중지하고 시험을 강제종료시켰기 때문에 종래의 반도체 시험장치와 같이 마더보드(121) 및 OR회로(122-1)∼(122-4)를 구비할 필요가 없다. 그 결과 피측정 디바이스의 단자수 증가, 병렬측정수의 증가에 따른 회로규모의 증대를 방지할 수 있으며 소형 및 저소비전력의 반도체 시험장치를 실현할 수 있다.

또 상술한 실시형태에 있어서는, 회로규모의 증대를 더욱 방지하기 위해 병렬측정수 n을 1,2,4,8이라는 2의 멱승수로 하고 있다.

또한 상술한 실시형태에 있어서는, 병렬측정수 n을 1,2,4,8의 4종류로 하였지만 예컨대 1,2,4,8,16,32의 6종류의 측정모드를 구비하는 구성도 동일하게 실현할 수 있다.

이상 설명한 바와 같이 본 발명에 따르면, 복수의 반도체 디바이스를 동시에 측정 가능한 반도체 시험장치에 있어서, 시험 종료후에 합격여부 판정결과를 취득하기 위한 IN명령을, 시험중에 소프트웨어가 실행함으로써 합격여부 판정결과를 취득한다. 그리고 이 합격여부 판정결과로부터 생성되는 모든 측정대상 디바이스가 불합격이라는 것을 도시한 FAILAND신호에 의해 패턴 강제종료 회로가 시험 종료전에 시험데이터의 발생을 중지하고 시험을 강제종료시켰기 때문에 종래의 반도체 시험장치에 비해 소형 및 저소비전력의 반도체 시험장치를 실현할 수 있다.

Claims

복수의 반도체 디바이스를 동시에 측정 가능한 반도체 시험장치에 있어서,

시험 도중에 피측정 디바이스 단위의 합격여부 판정 결과를 소프트웨어에 의해 취득하는 합격여부 판정 결과 취득수단과,

해당 취득된 합격여부 판정 결과로부터 모든 측정 대상 디바이스가 불합격이라고 판정한 경우에는 실행 중인 해당 시험을 강제종료시키는 시험 강제종료 제어수단을 구비하여 이루어진 반도체 시험장치.
제1항에 있어서, 상기 합격여부 판정 결과 취득수단은, 시험 종료후에 합격여부 판정 결과를 취득하기 위한 IN명령을, 해당 시험 중에 상기 소프트웨어가 실행하여 해당 합격여부 판정 결과를 취득하는 것을 특징으로 하는 반도체 시험장치.
제2항에 있어서, 상기 합격여부 판정 결과 취득수단은, 시험 중에 상기 소프트웨어가 상기 IN명령을 실행할 때에는 해당 시험을 일시정지하는 것을 특징으로 하는 반도체 시험장치.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 시험 강제종료 제어수단은, 상기 취득된 합격여부 판정 결과로부터 모든 측정대상 디바이스가 불합격이라는 것을 나타내는 FAILAND신호를 생성하는 FAILAND신호 발생회로와,

상기 FAILAND신호에 의해 시험 중에 해당 시험데이터의 발생을 중지하고 해당 시험을 강제종료시키는 패턴 강제종료 회로를 구비하는 것을 특징으로 하는 반도체 시험장치.
제4항에 있어서, 상기 FAILAND신호 발생회로는, 측정 대상 디바이스인지의 여부를 나타내는 디바이스 선택 정보와, 측정되는 반도체 디바이스수를 나타내는 측정수 n(n; 1 이상의 정수)에 따라 상기 FAILAND신호를 생성하는 것을 특징으로 하는 반도체 시험장치.
제5항에 있어서, 상기 FAILAND신호 발생회로는, 상기 측정수 n의 종류에 따른 복수의 상기 FAILAND신호를 생성하는 논리회로와,

해당 복수의 상기 FAILAND신호로부터 해당 시험 중의 상기 측정수 n에 대응하는 해당 FAILAND신호를 선택하는 선택회로를 구비하는 것을 특징으로 하는 반도체 시험장치.
제5항 또는 제6항에 있어서, 상기 측정수 n은 2의 멱승수인 것을 특징으로 하는 반도체 시험장치.