JPH0740583B2 - Semiconductor device testing method and wafer for implementing the same - Google Patents
Semiconductor device testing method and wafer for implementing the sameInfo
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- JPH0740583B2 JPH0740583B2 JP61064107A JP6410786A JPH0740583B2 JP H0740583 B2 JPH0740583 B2 JP H0740583B2 JP 61064107 A JP61064107 A JP 61064107A JP 6410786 A JP6410786 A JP 6410786A JP H0740583 B2 JPH0740583 B2 JP H0740583B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置の試験方法に関し、特に、半導体
装置の通電エージング又は電気的特性試験技術に適用し
て有効な技術に関するものである。The present invention relates to a method for testing a semiconductor device, and more particularly to a technique effectively applied to a current aging or electrical characteristic test technique for a semiconductor device.
［従来技術］ バイポーラ型半導体装置に電源を印加しつつ恒温放置す
る加速試験（エージング試験の一種）を行おうとする場
合、ウエハ上の全チップに電源を供給することができな
かったため、パッケージ後の組立品に対してのみ通電エ
ージングが行われる。[Prior Art] When an accelerated test (a type of aging test) in which power is applied to a bipolar semiconductor device while being kept at a constant temperature is to be performed, power cannot be supplied to all the chips on the wafer. Current aging is performed only on the assembly.
［発明が解決しよとする問題点］ しかしながら、前記パッケージ後の組立品に対してのみ
エージングを行うのでは、エージング不良の要素がある
チップに対しても組立を行わなければならないため、パ
ッケージングのコストが高くなるという問題が生ずる。[Problems to be Solved by the Invention] However, if the aging is performed only on the assembled product after the packaging, it is necessary to assemble the chip having the aging failure element. However, there is a problem that the cost becomes high.
また、１パッケージに複数のチップをマウントする製品
の場合、エージング歩留りが激減するという問題が生ず
る。Further, in the case of a product in which a plurality of chips are mounted in one package, there is a problem that the aging yield is drastically reduced.
本発明の目的は、半導体装置の通電エージング及びプロ
ーブ試験のような電気的特性試験を効率よく行うことが
できる技術を提供することにある。It is an object of the present invention to provide a technique capable of efficiently conducting electrical characteristic tests such as current aging of semiconductor devices and probe tests.
本発明の他の目的は、無駄なパッケージングを低減する
ことができる技術を提供することにある。Another object of the present invention is to provide a technique capable of reducing wasteful packaging.
本発明の他の目的は、半導体装置のコストを低減するこ
とができる技術を提供することにある。Another object of the present invention is to provide a technique capable of reducing the cost of a semiconductor device.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
［問題を解決するための手段］ 本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。[Means for Solving the Problem] The typical ones of the inventions disclosed in the present application will be outlined below.
すなわち、半導体チップの通電エージングをウエハ状態
で行う過程と、該過程の後プローブ検査のような電気的
特性の検査を行う過程とから成る半導体装置の試験方法
である。That is, it is a method of testing a semiconductor device, which comprises a process of conducting current aging of a semiconductor chip in a wafer state and a process of conducting electrical property inspection such as probe inspection after the process.
［作用］ 前記した手段によれば、例えば、バイポーラ型半導体装
置に電源を印加しつつ恒温放置する加速試験を行う場
合、ウエハ上の全チップに電源を供給してウエハ状態で
のエージング及び電気的特性検査を可能とすることによ
り、前記目的を達成するものである。[Operation] According to the above-described means, for example, when performing an accelerated test in which a bipolar semiconductor device is kept at a constant temperature while applying power, power is supplied to all chips on the wafer to perform aging and electrical The object is achieved by enabling characteristic inspection.
以下、本発明の一実施例を図面を用いて説明する。An embodiment of the present invention will be described below with reference to the drawings.
なお、実施例を説明するための全図において、同一の機
能を有するものは同一の符号を付け、その繰り返しの説
明は省略する。In all the drawings for explaining the embodiments, parts having the same functions are designated by the same reference numerals, and repeated description thereof will be omitted.
［実施例］ 第１図乃至第３図は、本発明の一実施例のバイポーラLS
I等の半導体装置の試験方法を説明するための図であ
り、 第１図は、その試験方法を実施するためのウエハの構成
を示す平面図、 第２図は、第１図に示すウエハ上の各々のチップに電源
を供給する場合に他のチップに対する電源供給を保障す
る保障回路を設けた構成を示す平面図、 第３図は、第２図に示す保障回路の具体的構成を示す平
面図である。[Embodiment] FIGS. 1 to 3 show a bipolar LS according to an embodiment of the present invention.
2A and 2B are views for explaining a method for testing a semiconductor device such as I. FIG. 1 is a plan view showing a structure of a wafer for carrying out the test method, and FIG. FIG. 3 is a plan view showing a configuration in which a guarantee circuit is provided for guaranteeing power supply to other chips when power is supplied to each of the chips, and FIG. 3 is a plan view showing a concrete configuration of the guarantee circuit shown in FIG. It is a figure.
第１図において、半導体ウエハ１は、後で複数の半導体
チップに分割されるべき複数の集積回路が設けられてい
る。各半導体集積回路の相互間には、スクライブ領域が
設定される。なお、以下の説明においては、後で、半導
体チップに分割されるべき半導体ウエハ１の部分を便宜
上半導体チップもしくはチップと称することとする。In FIG. 1, a semiconductor wafer 1 is provided with a plurality of integrated circuits to be divided into a plurality of semiconductor chips later. A scribe region is set between the semiconductor integrated circuits. In the following description, a portion of the semiconductor wafer 1 to be divided into semiconductor chips will be referred to as a semiconductor chip or a chip for convenience later.
本実施例の半導体装置の試験方法において、それに用い
られる半導体ウエハ１は、第１図に示すように、その表
面に設定されるスクライブ領域上に、複数の共通電源線
2Aと2Bが二層配線構造をもって設けられ、夫々の共通電
源線2Aはパッド3Aに電気的に接続され、共通電源線2Bは
パッド3Bに電気的に接続されている。そして、パッド3A
には高電位の電源が供給され、共通電源線2B及びパッド
3Bには低電位の電源が接続されている。これらの共通電
源線2Aには、第２図に示すように、半田バンプ電極のよ
うな突起電極4Bを通して各々のチップ５内の内部回路5A
が電気的に接続され、高電位の電源が供給されるように
なっている。また、共通電源線2Bには、半田バンプ電極
等の突起電極4Aを通して各々のチップ５内の内部回路5A
が電気的に接続され、低電位（接地電源を含む）が供給
されるようになっている。In the semiconductor device testing method according to the present embodiment, the semiconductor wafer 1 used in the semiconductor device testing method has a plurality of common power supply lines on a scribe region set on the surface thereof, as shown in FIG.
2A and 2B are provided with a two-layer wiring structure, each common power supply line 2A is electrically connected to the pad 3A, and the common power supply line 2B is electrically connected to the pad 3B. And pad 3A
High-potential power is supplied to the common power line 2B and pad.
A low-potential power supply is connected to 3B. As shown in FIG. 2, an internal circuit 5A in each chip 5 is connected to these common power supply lines 2A through protruding electrodes 4B such as solder bump electrodes.
Are electrically connected to each other so that high-potential power is supplied. In addition, the common power supply line 2B is provided with an internal circuit 5A in each chip 5 through a protruding electrode 4A such as a solder bump electrode.
Are electrically connected to each other so that a low potential (including a ground power source) is supplied.
また、前記各々のチップ５内の内部回路５の突起電極4B
と突起電極4Cの間には、第３図に示すように、チップ内
の電源短絡が生じた場合、他のチップに対する電源供給
を保障する第１保障回路６及びプローブ検査のような検
査時に他のチップに電源が供給されないようにする第２
保障回路７が直列に設けられている。In addition, the protruding electrodes 4B of the internal circuit 5 in each of the chips 5 are
As shown in FIG. 3, when a power supply short circuit occurs in the chip between the bump electrode 4C and the protruding electrode 4C, the first security circuit 6 for ensuring the power supply to the other chip and the other time during the inspection such as the probe inspection. To prevent power from being supplied to the chip of the second
The security circuit 7 is provided in series.
前記第１保障回路６は、例えばヒューズを用いる。ま
た、第２保障回路７は、例えばダイオードを用いる。The first guarantee circuit 6 uses, for example, a fuse. The second guarantee circuit 7 uses, for example, a diode.
次に、本発明の半導体装置の試験方法について説明す
る。Next, a method of testing the semiconductor device of the present invention will be described.
第１図乃至第３図において、パッド3A及び3Bを図示して
いない電源ソケットの電極と接触させ、ウエハ１上の各
々チップ５内の内部回路5Aに電源を供給した状態で、恒
温槽に投入することにより、通電エージングを行う。こ
の時、チップ５内で電源ショートとなる不良があった場
合、過大電流によって第１保障回路６のヒューズが溶断
するため、他のチップに対する電源供給は保障される。In FIGS. 1 to 3, pads 3A and 3B are brought into contact with electrodes of a power socket (not shown), and power is supplied to internal circuits 5A in each chip 5 on wafer 1, and the pads are put into a constant temperature bath. By doing so, energization aging is performed. At this time, if there is a power short circuit defect in the chip 5, the fuse of the first protection circuit 6 is blown by the excessive current, so that the power supply to other chips is guaranteed.
また、エージングの前後にプローブ検査をする場合に
は、突起電極4Aと4Cを用いれば、ダイオード７により電
源電位（例えば、５ボルトとする）が他のチップに流入
することを防止することができる。エージング及び電気
的特性検査が行われた半導体ウエハ１は、その後、複数
の半導体チップに分割される。分割によって得られた複
数の半導体チップのうち、上記検査において合格した半
導体チップがその後の半導体装置もしくは半導体集積回
路の組み立てに用いられる。Further, when performing a probe test before and after aging, by using the protruding electrodes 4A and 4C, the diode 7 can prevent the power supply potential (for example, 5 V) from flowing into another chip. . The semiconductor wafer 1 that has been subjected to the aging and electrical characteristic inspection is then divided into a plurality of semiconductor chips. Among the plurality of semiconductor chips obtained by the division, the semiconductor chip that has passed the inspection is used for the subsequent assembly of the semiconductor device or the semiconductor integrated circuit.
このようにしてウエハ１上の各チップ５に対するエージ
ング及びプローブ試験のような電気的特性検査をウエハ
状態のままで行うことができるので、ストレスに弱いチ
ップを組立前に発見することができる。これにより無駄
なパッケージングを行わずにすみ、半導体装置のコスト
の低減を図ることができる。In this way, electrical characteristics inspection such as aging and probe test for each chip 5 on the wafer 1 can be performed in a wafer state, so that a chip vulnerable to stress can be found before assembly. As a result, unnecessary packaging can be avoided, and the cost of the semiconductor device can be reduced.
以上本発明を実施例にもとずき具体的に説明したが、本
発明は、前記実施例に限定されるものではなく、その要
旨を変形し得ることはいうまでもない。Although the present invention has been specifically described based on the embodiments, the present invention is not limited to the above embodiments, and it goes without saying that the gist thereof can be modified.
例えば、本発明は、バイポーラマルチチップモジュール
にも適用できる。用語スクライブラインもしくはスクラ
イブ領域は、単なる分離領域を意味しているにすぎず制
限的ではない。すなわち、半導体ウエハ１の半導体ペレ
ットへの分割は、例えばダイヤモンドから成るようなス
クレーパによってスクライブ領域にスクライブ痕を与
え、その後クラッキングする方法や適当なダイシングブ
レードによってスクライブ領域を切削除去するいわゆる
ダイシング法によって行うことができる。For example, the present invention can be applied to a bipolar multichip module. The term scribe line or scribe area is meant only as a separation area and is not limiting. That is, the division of the semiconductor wafer 1 into semiconductor pellets is performed by a so-called dicing method in which a scribe region is provided with a scribe mark by a scraper made of diamond and then cracked or a scribe region is cut and removed by an appropriate dicing blade. be able to.
［発明の効果］ 本願によって開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。[Effects of the Invention] The effects obtained by the representative one of the inventions disclosed in the present application will be briefly described as follows.
すなわち、半導体チップの通電エージングをウエハ状態
で行う過程と、該過程の前後に電気的特性検査を行う過
程とから成る半導体装置の試験方法により、ウエハ上の
各チップに対するエージング及び電気的特性試験をウエ
ハ状態のままで行うことができるので、ストレスに弱い
チップを組立前に発見することができる。これにより無
駄なパッケージングを行わずにすみ、半導体装置のコス
トの低減を図ることができる。That is, the aging and electrical characteristic tests for each chip on the wafer are performed by the semiconductor device testing method, which includes a process of conducting current aging of semiconductor chips in a wafer state and a process of performing electrical property inspection before and after the process. Since it can be performed in a wafer state, chips that are weak against stress can be found before assembly. As a result, unnecessary packaging can be avoided, and the cost of the semiconductor device can be reduced.
第１図は、本発明の実施例の試験方法を実施するための
ウエハの構成を示す平面図、第２図は、第１図に示すウ
エハ上の各々のチップに電源を供給する場合に他のチッ
プに対する電源供給を保障する保障回路を設けた構成を
示す平面図、 第３図は、第２図に示す保障回路の具体的構成を示す平
面図である。 図中、１…ウエハ、2A,2B…共通電源線、3A,3B…パッ
ド、4A乃至4B…突起電極、５…チップ、5A…チップ内内
部回路、６…第１保障回路、７…第２保障回路である。FIG. 1 is a plan view showing the structure of a wafer for carrying out the test method according to the embodiment of the present invention, and FIG. 2 shows the case where power is supplied to each chip on the wafer shown in FIG. FIG. 3 is a plan view showing a configuration in which a guarantee circuit for guaranteeing power supply to the chip is provided, and FIG. 3 is a plan view showing a specific configuration of the guarantee circuit shown in FIG. In the figure, 1 ... Wafer, 2A, 2B ... Common power supply line, 3A, 3B ... Pad, 4A to 4B ... Projection electrode, 5 ... Chip, 5A ... In-chip internal circuit, 6 ... First security circuit, 7 ... Second It is a security circuit.
Claims (4)
態で行う過程と、該過程の前後に電気的特性の検査を行
う過程とから成る半導体装置の試験方法。1. A method of testing a semiconductor device, which comprises a step of conducting current aging of a semiconductor chip in a wafer state and a step of inspecting electrical characteristics before and after the step.
態で行う過程と、該過程の前後に電気的特性の検査を行
う過程とから成る半導体装置の試験方法にて試験される
半導体ウエハを含み、スクライブライン上に各半導体チ
ップへの電源供給配線を設けたことを特徴とする半導体
装置の試験方法の実施用ウエハ。2. A scribe including a semiconductor wafer to be tested by a semiconductor device testing method comprising a step of conducting current aging of a semiconductor chip in a wafer state and a step of inspecting electrical characteristics before and after the step. A wafer for carrying out a method for testing a semiconductor device, characterized in that a power supply wiring to each semiconductor chip is provided on a line.
じた場合、他の半導体チップに対する電源供給を保障す
る第１保障回路を有することを特徴とする特許請求の範
囲第２項記載の半導体装置の試験方法の実施用ウエハ。3. A semiconductor device according to claim 2, further comprising a first security circuit for ensuring power supply to another semiconductor chip when a power supply short circuit occurs in the semiconductor chip on the wafer. Wafer for carrying out the test method of the device.
プに電源が供給されないようにする第２保障回路を設け
たことを特徴とする特許請求の範囲第２項記載の半導体
装置の試験方法の実施用ウエハ。4. A method of testing a semiconductor device according to claim 2, further comprising a second guarantee circuit for preventing power from being supplied to another semiconductor chip during the inspection of the electrical characteristics. Wafer for implementation.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61064107A JPH0740583B2 (en) | 1986-03-24 | 1986-03-24 | Semiconductor device testing method and wafer for implementing the same |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP61064107A JPH0740583B2 (en) | 1986-03-24 | 1986-03-24 | Semiconductor device testing method and wafer for implementing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62221126A JPS62221126A (en) | 1987-09-29 |
| JPH0740583B2 true JPH0740583B2 (en) | 1995-05-01 |
Family
ID=13248520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61064107A Expired - Lifetime JPH0740583B2 (en) | 1986-03-24 | 1986-03-24 | Semiconductor device testing method and wafer for implementing the same |
Country Status (1)
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|---|---|
| JP (1) | JPH0740583B2 (en) |
Families Citing this family (3)
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|---|---|---|---|---|
| JP2585799B2 (en) * | 1989-06-30 | 1997-02-26 | 株式会社東芝 | Semiconductor memory device and burn-in method thereof |
| US5219765A (en) * | 1990-09-12 | 1993-06-15 | Hitachi, Ltd. | Method for manufacturing a semiconductor device including wafer aging, probe inspection, and feeding back the results of the inspection to the device fabrication process |
| JPH0653299A (en) * | 1992-07-31 | 1994-02-25 | Tokyo Electron Yamanashi Kk | Burn-in apparatus |
-
1986
- 1986-03-24 JP JP61064107A patent/JPH0740583B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62221126A (en) | 1987-09-29 |
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