JPH0738626B2 - ワード同期検出回路 - Google Patents
ワード同期検出回路Info
- Publication number
- JPH0738626B2 JPH0738626B2 JP5040176A JP4017693A JPH0738626B2 JP H0738626 B2 JPH0738626 B2 JP H0738626B2 JP 5040176 A JP5040176 A JP 5040176A JP 4017693 A JP4017693 A JP 4017693A JP H0738626 B2 JPH0738626 B2 JP H0738626B2
- Authority
- JP
- Japan
- Prior art keywords
- error correction
- data signal
- error
- word
- synchronization
- Prior art date
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- Expired - Lifetime
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- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル通信のワー
ド同期検出回路に利用する。特に、誤り検出演算の結果
得られるシンドロームを用いたワード検出回路に関する
ものである。
ド同期検出回路に利用する。特に、誤り検出演算の結果
得られるシンドロームを用いたワード検出回路に関する
ものである。
【０００２】
【従来の技術】図２はディジタル通信方式の送信側の誤
り訂正符号化器のブロック構成図である。図３は従来例
のワード同期検出回路のブロック構成図である。
り訂正符号化器のブロック構成図である。図３は従来例
のワード同期検出回路のブロック構成図である。
【０００３】従来、ワード同期検出回路は、図２および
図３に示すように、送信側の誤り訂正符号化器１から誤
り訂正符号化を行った符号化データ信号１０２を入力
し、誤り検出を行い、誤り検出結果を用いた同期判定お
よび誤り訂正を行い訂正データ信号を出力する誤り訂正
演算器６で構成されている。
図３に示すように、送信側の誤り訂正符号化器１から誤
り訂正符号化を行った符号化データ信号１０２を入力
し、誤り検出を行い、誤り検出結果を用いた同期判定お
よび誤り訂正を行い訂正データ信号を出力する誤り訂正
演算器６で構成されている。
【０００４】次に動作について説明する。誤り訂正演算
器６においては、入力である符号化データ信号１０２に
対し誤り検出演算が行われる。誤り検出演算の結果得ら
れるシンドロームが誤り有りを示せば、符号化データ信
号１０２を１ビットシフトさせて再び誤り検出演算が行
われ、シンドロームが誤り無しを示すまで、上記１ビッ
トシフト動作と誤り検出演算が続けられる。そしてシン
ドロームが誤り無しを示せば１ビットシフト動作が中止
され、さらに誤り検出演算が続けられＭ（Ｍ：２以上の
整数）回連続でシンドロームが誤り無しを示せば同期と
みなし誤り訂正動作が行われた後に訂正データ信号１０
３が出力される。
器６においては、入力である符号化データ信号１０２に
対し誤り検出演算が行われる。誤り検出演算の結果得ら
れるシンドロームが誤り有りを示せば、符号化データ信
号１０２を１ビットシフトさせて再び誤り検出演算が行
われ、シンドロームが誤り無しを示すまで、上記１ビッ
トシフト動作と誤り検出演算が続けられる。そしてシン
ドロームが誤り無しを示せば１ビットシフト動作が中止
され、さらに誤り検出演算が続けられＭ（Ｍ：２以上の
整数）回連続でシンドロームが誤り無しを示せば同期と
みなし誤り訂正動作が行われた後に訂正データ信号１０
３が出力される。
【０００５】関連技術として特開昭６４−６８０３８号
公報記載のものがある。
公報記載のものがある。
【０００６】
【発明が解決しようとする課題】しかし、このような従
来例のワード同期検出回路では、同期検出に要する最大
シフト回数は１ブロックに含まれるビット数（ブロッ
ク：誤り訂正演算に用いられる符号長）だけ必要となり
同期判定時間が長くなる欠点があった。
来例のワード同期検出回路では、同期検出に要する最大
シフト回数は１ブロックに含まれるビット数（ブロッ
ク：誤り訂正演算に用いられる符号長）だけ必要となり
同期判定時間が長くなる欠点があった。
【０００７】本発明は前記の欠点を解決するもので、同
期判定時間を短くできるワード同期検出回路を提供する
ことを目的とする。
期判定時間を短くできるワード同期検出回路を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】本発明は、送信側から送
信され誤り訂正符号化された符号化データ信号を１ワー
ドとして入力し誤り訂正復号化を行う誤り訂正演算手段
を備えたワード同期検出回路において、前記符号化デー
タ信号を１ビットから（ｎ−１）ビット（ｎは２≦ｎ≦
誤り訂正符号長）までそれぞれ遅延して（ｎ−１）個の
遅延符号化データ信号を出力する（ｎ−１）個の遅延器
と、前記符号化データ信号およびこの（ｎ−１）個の遅
延符号化データ信号に対してそれぞれ誤り検出演算の開
始点を示すタイミング信号を生成するタイミング発生器
とを備え、前記誤り演算手段は、前記タイミング発生器
からのタイミング信号に基づき前記符号化データ信号お
よび（ｎ−１）個の遅延符号化データ信号に対してそれ
ぞれ誤り検出の演算および同期判定を行い同期判定信号
をそれぞれ出力するｎ個の誤り訂正演算器を含み、前記
ｎ個の誤り訂正演算器からの同期判定信号により同期デ
ータ信号を選択出力する同期データ信号選択器を備えた
ことを特徴とする。
信され誤り訂正符号化された符号化データ信号を１ワー
ドとして入力し誤り訂正復号化を行う誤り訂正演算手段
を備えたワード同期検出回路において、前記符号化デー
タ信号を１ビットから（ｎ−１）ビット（ｎは２≦ｎ≦
誤り訂正符号長）までそれぞれ遅延して（ｎ−１）個の
遅延符号化データ信号を出力する（ｎ−１）個の遅延器
と、前記符号化データ信号およびこの（ｎ−１）個の遅
延符号化データ信号に対してそれぞれ誤り検出演算の開
始点を示すタイミング信号を生成するタイミング発生器
とを備え、前記誤り演算手段は、前記タイミング発生器
からのタイミング信号に基づき前記符号化データ信号お
よび（ｎ−１）個の遅延符号化データ信号に対してそれ
ぞれ誤り検出の演算および同期判定を行い同期判定信号
をそれぞれ出力するｎ個の誤り訂正演算器を含み、前記
ｎ個の誤り訂正演算器からの同期判定信号により同期デ
ータ信号を選択出力する同期データ信号選択器を備えた
ことを特徴とする。
【０００９】また、本発明は、前記符号化データ信号は
ワード単位にチェックビットを含み、前記誤り訂正演算
器はこのチェッビットを用いてシンドロームを演算する
手段を含むことができる。
ワード単位にチェックビットを含み、前記誤り訂正演算
器はこのチェッビットを用いてシンドロームを演算する
手段を含むことができる。
【００１０】さらに、本発明は、前記誤り訂正演算器は
前記同期判定信号とともに同期が確立したときには訂正
データ信号を出力する手段を含むことができる。
前記同期判定信号とともに同期が確立したときには訂正
データ信号を出力する手段を含むことができる。
【００１１】また、本発明は、前記タイミング発生器は
前記ｎ個の誤り訂正演算器からのブロックパルスに基づ
き前記タイミング信号を出力する手段を含むことができ
る。
前記ｎ個の誤り訂正演算器からのブロックパルスに基づ
き前記タイミング信号を出力する手段を含むことができ
る。
【００１２】
【作用】受信側でｎ個の誤り訂正演算器を持ちｎ通りの
同期判定処理を同時に並列に行うことにより、誤り訂正
演算器が１個の場合に比較して最大ハンティング回数が
１／ｎとなるので同期判定時間を短くできる。前記特開
昭６４−６８０３８号公報には、フレーム同期について
複数の異なる位相を検出することにより、速やかに同期
をとる技術の開示があるが、本発明は、ワード同期で
あり、そのワード内には同期検出用の同期識別信号を持
たない点、同期確立を誤り訂正演算により行う点が異
なる。
同期判定処理を同時に並列に行うことにより、誤り訂正
演算器が１個の場合に比較して最大ハンティング回数が
１／ｎとなるので同期判定時間を短くできる。前記特開
昭６４−６８０３８号公報には、フレーム同期について
複数の異なる位相を検出することにより、速やかに同期
をとる技術の開示があるが、本発明は、ワード同期で
あり、そのワード内には同期検出用の同期識別信号を持
たない点、同期確立を誤り訂正演算により行う点が異
なる。
【００１３】
【実施例】本発明の実施例について図面を参照して説明
する。
する。
【００１４】図１は本発明一実施例ワード同期検出回路
のブロック構成図である。図１において、ワード同期検
出回路は、送信側から送信され誤り訂正符号化された符
号化データ信号１０２を１ワードとして入力し誤り訂正
復号化を行う誤り訂正演算手段を備える。
のブロック構成図である。図１において、ワード同期検
出回路は、送信側から送信され誤り訂正符号化された符
号化データ信号１０２を１ワードとして入力し誤り訂正
復号化を行う誤り訂正演算手段を備える。
【００１５】ここで本発明の特徴とするところは、符号
化データ信号１０２を１ビットから（ｎ−１）ビット
（ｎは２≦ｎ≦誤り訂正符号長）までそれぞれ遅延して
（ｎ−１）個の遅延符号化データ信号１０４1 〜１０４
n-1 を出力する（ｎ−１）個の遅延器４1 〜４n-1 と、
符号化データ信号１０２および（ｎ−１）個の遅延符号
化データ信号１０４1 〜１０４n-1 に対してそれぞれ誤
り検出演算の開始点を示すタイミング信号を生成するタ
イミング発生器５とを備え、前記誤り演算手段は、タイ
ミング発生器５からのタイミング信号１０８に基づき符
号化データ信号１０２および（ｎ−１）個の遅延符号化
データ信号１０４1 〜１０４n-1 に対してそれぞれ誤り
検出の演算および同期判定を行い同期判定信号１０６1
〜１０６n-1 をそれぞれ出力するｎ個の誤り訂正演算器
２1 〜２n を含み、ｎ個の誤り訂正演算器２1 〜２n か
らの同期判定信号により同期データ信号１０９を選択出
力する同期データ信号選択器３を備えたことにある。
化データ信号１０２を１ビットから（ｎ−１）ビット
（ｎは２≦ｎ≦誤り訂正符号長）までそれぞれ遅延して
（ｎ−１）個の遅延符号化データ信号１０４1 〜１０４
n-1 を出力する（ｎ−１）個の遅延器４1 〜４n-1 と、
符号化データ信号１０２および（ｎ−１）個の遅延符号
化データ信号１０４1 〜１０４n-1 に対してそれぞれ誤
り検出演算の開始点を示すタイミング信号を生成するタ
イミング発生器５とを備え、前記誤り演算手段は、タイ
ミング発生器５からのタイミング信号１０８に基づき符
号化データ信号１０２および（ｎ−１）個の遅延符号化
データ信号１０４1 〜１０４n-1 に対してそれぞれ誤り
検出の演算および同期判定を行い同期判定信号１０６1
〜１０６n-1 をそれぞれ出力するｎ個の誤り訂正演算器
２1 〜２n を含み、ｎ個の誤り訂正演算器２1 〜２n か
らの同期判定信号により同期データ信号１０９を選択出
力する同期データ信号選択器３を備えたことにある。
【００１６】また、符号化データ信号１０２はワード単
位にチェックビットを含み、誤り訂正演算器２1 〜２n
はこのチェックビットを用いてシンドロームを演算する
手段を含む。
位にチェックビットを含み、誤り訂正演算器２1 〜２n
はこのチェックビットを用いてシンドロームを演算する
手段を含む。
【００１７】さらに、誤り訂正演算器２1 〜２n は同期
判定信号１０６1 〜１０６n-1 とともに同期が確立した
ときには訂正データ信号１０５1 〜１０５n-1 を出力す
る手段を含む。
判定信号１０６1 〜１０６n-1 とともに同期が確立した
ときには訂正データ信号１０５1 〜１０５n-1 を出力す
る手段を含む。
【００１８】また、本発明は、タイミング発生器５はｎ
個の誤り訂正演算器２1 〜２n からのブロックパルス１
０７1 〜１０７n に基づきタイミング信号１０８を出力
する手段を含む。
個の誤り訂正演算器２1 〜２n からのブロックパルス１
０７1 〜１０７n に基づきタイミング信号１０８を出力
する手段を含む。
【００１９】このような構成のワード同期検出回路の動
作について説明する。
作について説明する。
【００２０】受信側では符号化データ信号１０２および
１ビット遅延符号化データ信号１０４1 、…、ｎ−１ビ
ット遅延符号化データ信号１０４n-1 がそれぞれ対応す
る誤り訂正演算器２1 、誤り訂正演算器２2 、…、誤り
訂正演算器２n に入力される。
１ビット遅延符号化データ信号１０４1 、…、ｎ−１ビ
ット遅延符号化データ信号１０４n-1 がそれぞれ対応す
る誤り訂正演算器２1 、誤り訂正演算器２2 、…、誤り
訂正演算器２n に入力される。
【００２１】タイミング発生器５では前記ｎ個の誤り訂
正演算器より出力されるブロックパルス１０７1 、ブロ
ックパルス１０７2 、…、ブロックパルス１０７n に基
づきタイミング信号１０８を生成する。
正演算器より出力されるブロックパルス１０７1 、ブロ
ックパルス１０７2 、…、ブロックパルス１０７n に基
づきタイミング信号１０８を生成する。
【００２２】誤り訂正演算器２1 、誤り訂正演算器
２2 、…、誤り訂正演算器２n ではタイミング信号１０
８に同期して誤り選択演算が行われ、すべての誤り訂正
演算器において演算結果であるシンドロームが誤り有り
を示せば誤り訂正演算器２1 〜誤り訂正演算器２n の各
入力である符号化データ信号１０２、１ビット遅延符号
化データ信号１０４1 、…、ｎ−１ビット遅延符号化デ
ータ信号１０４n-1 はそれぞれｎビットシフトされ誤り
検出演算が行われる。
２2 、…、誤り訂正演算器２n ではタイミング信号１０
８に同期して誤り選択演算が行われ、すべての誤り訂正
演算器において演算結果であるシンドロームが誤り有り
を示せば誤り訂正演算器２1 〜誤り訂正演算器２n の各
入力である符号化データ信号１０２、１ビット遅延符号
化データ信号１０４1 、…、ｎ−１ビット遅延符号化デ
ータ信号１０４n-1 はそれぞれｎビットシフトされ誤り
検出演算が行われる。
【００２３】このようにして誤り訂正演算器２1 〜誤り
訂正演算器２n のいずれかにおいてシンドロームが誤り
無しを示すまでｎビットシフトおよび誤り検出演算が繰
り返される。誤り訂正演算器２k （ｋ：１以上ｎ以下の
自然数）でシンドロームが誤り無しを示せば誤り訂正演
算器２ではｎビットシフトが中止されさらに誤り検出演
算が続けられＭ（Ｍ：２以上の整数）回連続でシンドロ
ームが誤り無しを示せば同期とみなす。同期データ信号
選択器３においては訂正データ信号１０５1 、訂正デー
タ信号１０５2 、…、訂正データ信号１０５n と、同期
判定信号１０６1 、同期判定信号１０６2 、…、同期判
定信号１０６n を入力とし、同期判定信号に基づいて、
同期データ信号１０９を選択出力する。
訂正演算器２n のいずれかにおいてシンドロームが誤り
無しを示すまでｎビットシフトおよび誤り検出演算が繰
り返される。誤り訂正演算器２k （ｋ：１以上ｎ以下の
自然数）でシンドロームが誤り無しを示せば誤り訂正演
算器２ではｎビットシフトが中止されさらに誤り検出演
算が続けられＭ（Ｍ：２以上の整数）回連続でシンドロ
ームが誤り無しを示せば同期とみなす。同期データ信号
選択器３においては訂正データ信号１０５1 、訂正デー
タ信号１０５2 、…、訂正データ信号１０５n と、同期
判定信号１０６1 、同期判定信号１０６2 、…、同期判
定信号１０６n を入力とし、同期判定信号に基づいて、
同期データ信号１０９を選択出力する。
【００２４】このようにｎ個の誤り訂正演算器で同時並
列的に同期判定を行うことによりｎビットシフトの最大
必要回数は誤り訂正演算器が１個の場合の１／ｎですみ
同期判定時間を短くすることができる。
列的に同期判定を行うことによりｎビットシフトの最大
必要回数は誤り訂正演算器が１個の場合の１／ｎですみ
同期判定時間を短くすることができる。
【００２５】
【発明の効果】以上説明したように、本発明は、同期判
定時間を短くできる優れた効果がある。
定時間を短くできる優れた効果がある。
【図１】本発明一実施例ワード同期検出回路のブロック
構成図。
構成図。
【図２】ディジタル通信方式の送信側の誤り訂正符号化
器のブロック構成図。
器のブロック構成図。
【図３】従来例のワード同期検出回路のブロック構成
図。
図。
１ 誤り訂正符号化器 ２1 〜２n 誤り訂正演算器 ３ 同期データ信号選択器 ４1 １ビット遅延器 ４n-1 （ｎ−１）ビット遅延器 ５ タイミング発生器 ６ 誤り訂正演算器 １０１ 送信データ信号 １０２ 符号化データ信号 １０３、１０６1 〜１０６n 訂正データ信号 １０４1 １ビット遅延符号化データ信号 １０４n-1 （ｎ−１）ビット遅延符号化データ信号 １０５1 〜１０５n 訂正データ信号 １０６1 〜１０６n 同期判定信号 １０７1 〜１０７n ブロックパルス １０８ タイミング信号 １０９ 同期データ信号
Claims (4)
- 【請求項１】 送信側から送信され誤り訂正符号化され
た符号化データ信号を１ワードとして入力し誤り訂正復
号化を行う誤り訂正演算手段を備えたワード同期検出回
路において、 前記符号化データ信号を１ビットから（ｎ−１）ビット
（ｎは２≦ｎ≦誤り訂正符号長）までそれぞれ遅延して
（ｎ−１）個の遅延符号化データ信号を出力する（ｎ−
１）個の遅延器と、 前記符号化データ信号およびこの（ｎ−１）個の遅延符
号化データ信号に対してそれぞれ誤り検出演算の開始点
を示すタイミング信号を生成するタイミング発生器とを
備え、 前記誤り演算手段は、前記タイミング発生器からのタイ
ミング信号に基づき前記符号化データ信号および（ｎ−
１）個の遅延符号化データ信号に対してそれぞれ誤り検
出の演算および同期判定を行い同期判定信号をそれぞれ
出力するｎ個の誤り訂正演算器を含み、 前記ｎ個の誤り訂正演算器からの同期判定信号により同
期データ信号を選択出力する同期データ信号選択器を備
えたことを特徴とするワード同期検出回路。 - 【請求項２】 前記符号化データ信号はワード単位にチ
ェックビットを含み、前記誤り訂正演算器はこのチェッ
ビットを用いてシンドロームを演算する手段を含む請求
項１記載のワード同期検出回路。 - 【請求項３】 前記誤り訂正演算器は前記同期判定信号
とともに同期が確立したときには訂正データ信号を出力
する手段を含む請求項１記載のワード同期検出回路。 - 【請求項４】 前記タイミング発生器は前記ｎ個の誤り
訂正演算器からのブロックパルスに基づき前記タイミン
グ信号を出力する手段を含む請求項１記載のワード同期
検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5040176A JPH0738626B2 (ja) | 1993-03-01 | 1993-03-01 | ワード同期検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5040176A JPH0738626B2 (ja) | 1993-03-01 | 1993-03-01 | ワード同期検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06252874A JPH06252874A (ja) | 1994-09-09 |
| JPH0738626B2 true JPH0738626B2 (ja) | 1995-04-26 |
Family
ID=12573470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5040176A Expired - Lifetime JPH0738626B2 (ja) | 1993-03-01 | 1993-03-01 | ワード同期検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738626B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08125640A (ja) * | 1994-10-28 | 1996-05-17 | Murata Mach Ltd | 誤り訂正符号復号器の再同期化装置 |
| JP2817638B2 (ja) * | 1994-12-06 | 1998-10-30 | 村田機械株式会社 | 誤り訂正符号復号器の再同期化装置 |
| JP3248098B2 (ja) | 1997-05-26 | 2002-01-21 | 日本プレシジョン・サーキッツ株式会社 | シンドローム計算装置 |
| FR2882480B1 (fr) * | 2005-02-18 | 2007-07-13 | France Telecom | Procede et dispositif de synchronisation trame |
| EP2408139A1 (en) * | 2009-03-12 | 2012-01-18 | Fujitsu Limited | Communication device and packet synchronization method |
| JP2024065771A (ja) * | 2022-10-31 | 2024-05-15 | ザインエレクトロニクス株式会社 | 受信装置 |
-
1993
- 1993-03-01 JP JP5040176A patent/JPH0738626B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06252874A (ja) | 1994-09-09 |
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