JPH04350724A - シフト量検出回路 - Google Patents
シフト量検出回路Info
- Publication number
- JPH04350724A JPH04350724A JP3124240A JP12424091A JPH04350724A JP H04350724 A JPH04350724 A JP H04350724A JP 3124240 A JP3124240 A JP 3124240A JP 12424091 A JP12424091 A JP 12424091A JP H04350724 A JPH04350724 A JP H04350724A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- value
- data
- circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims description 19
- 238000010606 normalization Methods 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/74—Selecting or encoding within a word the position of one or more bits having a specified value, e.g. most or least significant one or zero detection, priority encoders
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、算術論理演算回路に関
し、特に正規化するためのシフト量を求めるシフト量検
出回路に関する。
し、特に正規化するためのシフト量を求めるシフト量検
出回路に関する。
【０００２】
【従来の技術】従来例を図３を用いて説明する。ｎビッ
トの２の補数データを正規化するための左シフト量を求
める場合、まず、入力データの値が正の場合はデータ選
択回路３３において、入力レジスタ３１の値を選択し、
入力データが負の場合は、入力レジスタ３１の値をビッ
ト反転回路３２においてビット反転した値を選択し、先
頭１検出回路３４に入力していた。
トの２の補数データを正規化するための左シフト量を求
める場合、まず、入力データの値が正の場合はデータ選
択回路３３において、入力レジスタ３１の値を選択し、
入力データが負の場合は、入力レジスタ３１の値をビッ
ト反転回路３２においてビット反転した値を選択し、先
頭１検出回路３４に入力していた。
【０００３】次に、先頭１検出回路３４において入力デ
ータの最上位ビットから最下位ビットへ順にビット毎の
値を調べ、最初にビットの値が“１”となるビット位置
を検出し、その検出したデータをもとにシフト量算出回
路３５において正規化のための左シフト量を求め出力レ
ジスタ３６に出力していた。
ータの最上位ビットから最下位ビットへ順にビット毎の
値を調べ、最初にビットの値が“１”となるビット位置
を検出し、その検出したデータをもとにシフト量算出回
路３５において正規化のための左シフト量を求め出力レ
ジスタ３６に出力していた。
【０００４】しかし、入力データの各ビットが全て“１
”、即ち入力データが（ＦＦＦ・・Ｆ）Ｈのとき、正規
化後の結果は左（ｎ−１）ビットシフトして（１００・
・０）Ｈとなるべきであるが、前述した構成ではデータ
選択回路３３において入力レジスタ３１のビット反転し
た値が選択されるので、先頭１検出回路３３の入力は（
０００・・０）Ｈとなる。これは、入力レジスタ３１の
値が（０００・・０）Ｈの時と同じになり、先頭１検出
回路３４において、ビットの値が“１”となるビット位
置を検出できないので、正規化のための左シフト量が０
となってしまう。よって、従来の回路では入力データが
（ＦＦＦ・・Ｆ）Ｈの時は左シフト量を（ｎ−１）とす
る例外処理回路３７が必要であった。
”、即ち入力データが（ＦＦＦ・・Ｆ）Ｈのとき、正規
化後の結果は左（ｎ−１）ビットシフトして（１００・
・０）Ｈとなるべきであるが、前述した構成ではデータ
選択回路３３において入力レジスタ３１のビット反転し
た値が選択されるので、先頭１検出回路３３の入力は（
０００・・０）Ｈとなる。これは、入力レジスタ３１の
値が（０００・・０）Ｈの時と同じになり、先頭１検出
回路３４において、ビットの値が“１”となるビット位
置を検出できないので、正規化のための左シフト量が０
となってしまう。よって、従来の回路では入力データが
（ＦＦＦ・・Ｆ）Ｈの時は左シフト量を（ｎ−１）とす
る例外処理回路３７が必要であった。
【０００５】
【発明が解決しようとする課題】上述した従来の構成を
用いた例では、入力データが（ＦＦＦ・・Ｆ）Ｈの時、
シフト量を（ｎ−１）とする例外処理を行う必要がある
。従って、例外処理を行うための回路が必要になり、演
算スピードが遅くなるという問題点がある。
用いた例では、入力データが（ＦＦＦ・・Ｆ）Ｈの時、
シフト量を（ｎ−１）とする例外処理を行う必要がある
。従って、例外処理を行うための回路が必要になり、演
算スピードが遅くなるという問題点がある。
【０００６】
【課題を解決するための手段】本発明による回路は、ｎ
ビット（ｎは任意の自然数）データを正規化するための
シフト量を求めるシフト量検出回路において、前記ｎビ
ットデータの最下位ビット側に少なくとも１ビット以上
の論理値“０”を付加したデータを、前記シフト量検出
回路の入力とする手段を有することを特徴とする。
ビット（ｎは任意の自然数）データを正規化するための
シフト量を求めるシフト量検出回路において、前記ｎビ
ットデータの最下位ビット側に少なくとも１ビット以上
の論理値“０”を付加したデータを、前記シフト量検出
回路の入力とする手段を有することを特徴とする。
【０００７】
【実施例】本発明について図面を用いて説明する。
【０００８】図１は本発明の第１の実施例の回路図であ
る。まず、正規化対象のｎビットデータの最下位ビット
側に１ビットの論理値“０”を付加し入力レジスタ１１
に入力する。
る。まず、正規化対象のｎビットデータの最下位ビット
側に１ビットの論理値“０”を付加し入力レジスタ１１
に入力する。
【０００９】次に、入力データの値が正の場合はデータ
選択回路１３において、入力レジスタ１１の値を選択し
、入力データが負の場合は、入力レジスタ１１の値をビ
ット反転回路１２においてビット反転した値を選択し、
先頭１検出回路１４に入力する。
選択回路１３において、入力レジスタ１１の値を選択し
、入力データが負の場合は、入力レジスタ１１の値をビ
ット反転回路１２においてビット反転した値を選択し、
先頭１検出回路１４に入力する。
【００１０】次に、先頭１検出回路１４において、入力
データの最上位ビットから最下位ビットへ順にビット毎
の値を調べ、最初にビットの値が“１”となるビット位
置を検出し、その検出したデータをもとにシフト量算出
回路１５において正規化のための左シフト量を求め出力
レジスタ１６に出力する。
データの最上位ビットから最下位ビットへ順にビット毎
の値を調べ、最初にビットの値が“１”となるビット位
置を検出し、その検出したデータをもとにシフト量算出
回路１５において正規化のための左シフト量を求め出力
レジスタ１６に出力する。
【００１１】従来、例外処理の対象である正規化対象の
ｎビットデータの各ビットが全て１、即ち（ＦＦＦ・・
Ｆ）Ｈの時でも、最下位ビット側に１ビットの論理値“
０”を付加して、入力データを（ＦＦＦ・・Ｆ０）Ｈと
するので、ビット反転回路１２で入力データを反転して
も、付加したビットの値が“１”となる。よって、先頭
１検出回路１４でビットの値が“１”となるビット位置
を検出できるので、シフト量検出回路１５で左シフト量
を求めることができる。この場合左シフト量は（ｎ−１
）となり、正しい左シフト量を得ることができる。
ｎビットデータの各ビットが全て１、即ち（ＦＦＦ・・
Ｆ）Ｈの時でも、最下位ビット側に１ビットの論理値“
０”を付加して、入力データを（ＦＦＦ・・Ｆ０）Ｈと
するので、ビット反転回路１２で入力データを反転して
も、付加したビットの値が“１”となる。よって、先頭
１検出回路１４でビットの値が“１”となるビット位置
を検出できるので、シフト量検出回路１５で左シフト量
を求めることができる。この場合左シフト量は（ｎ−１
）となり、正しい左シフト量を得ることができる。
【００１２】従って、正規化対象のデータが（ＦＦＦ・
・Ｆ）Ｈの時も、例外処理をせずに演算を実行できる。
・Ｆ）Ｈの時も、例外処理をせずに演算を実行できる。
【００１３】第２図は本発明の第２の実施例の回路図で
ある。
ある。
【００１４】まず、正規化対象のｎビットデータの最下
位ビット側に１ビットの論理値“０”を付加し入力レジ
スタ２１に入力する。
位ビット側に１ビットの論理値“０”を付加し入力レジ
スタ２１に入力する。
【００１５】次に、入力データの値が正の場合はデータ
選択回路２３において、入力レジスタ２１の値をビット
反転回路２２においてビット反転した値を選択し、入力
データが負の場合は、入力レジスタ２１の値を選択し、
先頭０検出回路２４に入力する。
選択回路２３において、入力レジスタ２１の値をビット
反転回路２２においてビット反転した値を選択し、入力
データが負の場合は、入力レジスタ２１の値を選択し、
先頭０検出回路２４に入力する。
【００１６】次に、先頭０検出回路２４において、入力
データの最上位ビットから最下位ビットへ順にビット毎
の値を調べ、最初にビットの値が“０”となるビット位
置を検出し、その検出したデータをもとにシフト量算出
回路２５において正規化のための左シフト量を求め出力
レジスタ２６に出力する。
データの最上位ビットから最下位ビットへ順にビット毎
の値を調べ、最初にビットの値が“０”となるビット位
置を検出し、その検出したデータをもとにシフト量算出
回路２５において正規化のための左シフト量を求め出力
レジスタ２６に出力する。
【００１７】従来、例外処理の対象である正規化対象の
ｎビットデータの各ビットが全て１、即ち（ＦＦＦ・・
Ｆ）Ｈの時でも、最下位ビット側に１ビットの論理値“
０”を付加して、入力データを（ＦＦＦ・・Ｆ０）Ｈと
するので、付加したビットの値が“０”となる。よって
、先頭０検出回路２４でビットの値が“０”となるビッ
ト位置を検出できるので、シフト量検出回路２５で左シ
フト量を求めることができる。この場合左シフト量は（
ｎ−１）となり、正しい左シフト量を得ることができる
。
ｎビットデータの各ビットが全て１、即ち（ＦＦＦ・・
Ｆ）Ｈの時でも、最下位ビット側に１ビットの論理値“
０”を付加して、入力データを（ＦＦＦ・・Ｆ０）Ｈと
するので、付加したビットの値が“０”となる。よって
、先頭０検出回路２４でビットの値が“０”となるビッ
ト位置を検出できるので、シフト量検出回路２５で左シ
フト量を求めることができる。この場合左シフト量は（
ｎ−１）となり、正しい左シフト量を得ることができる
。
【００１８】従って、正規化対象のデータが（ＦＦＦ・
・Ｆ）Ｈの時も、例外処理せずに演算を実行できる。
・Ｆ）Ｈの時も、例外処理せずに演算を実行できる。
【００１９】
【発明の効果】以上説明したように本発明は、正規化対
象のｎビットデータの最下位ビット側に１ビットの論理
値“０”を付加して、シフト量検出回路の入力とするこ
とによって、入力データに関わらず同一構成の回路で正
規化のための左シフト量を求めることができる。
象のｎビットデータの最下位ビット側に１ビットの論理
値“０”を付加して、シフト量検出回路の入力とするこ
とによって、入力データに関わらず同一構成の回路で正
規化のための左シフト量を求めることができる。
【００２０】よって例外処理のための回路が不必要にな
り、演算を高速に実行することができる。
り、演算を高速に実行することができる。
【００２１】また本発明の実施例では、正規化対象のｎ
ビットデータの最下位ビット側に１ビットの論理値“０
”を付加した場合を説明したが、複数ビット付加した場
合も同様の効果が得られる。
ビットデータの最下位ビット側に１ビットの論理値“０
”を付加した場合を説明したが、複数ビット付加した場
合も同様の効果が得られる。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】従来例の回路図をそれぞれ示す。
Claims (1)
- 【請求項１】 ｎビット（ｎは任意の自然数）データ
を正規化するためのシフト量を求めるシフト量検出回路
において、前記ｎビットデータの最下位ビット側に少な
くとも１ビット以上の論理値“０”を付加したデータを
、前記シフト量検出回路の入力とすることを特徴とした
シフト量検出回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3124240A JP3012357B2 (ja) | 1991-05-29 | 1991-05-29 | シフト量検出回路 |
| US07/889,773 US5260887A (en) | 1991-05-29 | 1992-05-28 | Bit data shift amount detector |
| EP92109135A EP0516171B1 (en) | 1991-05-29 | 1992-05-29 | Bit data shift amount detector |
| DE69225352T DE69225352T2 (de) | 1991-05-29 | 1992-05-29 | Bitdatenverschiebungsbetragsdetektor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3124240A JP3012357B2 (ja) | 1991-05-29 | 1991-05-29 | シフト量検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04350724A true JPH04350724A (ja) | 1992-12-04 |
| JP3012357B2 JP3012357B2 (ja) | 2000-02-21 |
Family
ID=14880438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3124240A Expired - Lifetime JP3012357B2 (ja) | 1991-05-29 | 1991-05-29 | シフト量検出回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5260887A (ja) |
| EP (1) | EP0516171B1 (ja) |
| JP (1) | JP3012357B2 (ja) |
| DE (1) | DE69225352T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5831877A (en) * | 1995-05-26 | 1998-11-03 | National Semiconductor Corporation | Bit searching through 8, 16, or 32 bit operands using a 32 bit data path |
| US6289365B1 (en) | 1997-12-09 | 2001-09-11 | Sun Microsystems, Inc. | System and method for floating-point computation |
| US6131106A (en) * | 1998-01-30 | 2000-10-10 | Sun Microsystems Inc | System and method for floating-point computation for numbers in delimited floating point representation |
| EP1050797A1 (en) * | 1999-05-03 | 2000-11-08 | STMicroelectronics S.A. | Execution of instructions in a computer program |
| US8156130B2 (en) | 2008-10-17 | 2012-04-10 | Embarq Holdings Company Llc | System and method for collapsing search results |
| US8326829B2 (en) * | 2008-10-17 | 2012-12-04 | Centurylink Intellectual Property Llc | System and method for displaying publication dates for search results |
| US8874564B2 (en) * | 2008-10-17 | 2014-10-28 | Centurylink Intellectual Property Llc | System and method for communicating search results to one or more other parties |
| US8924765B2 (en) * | 2011-07-03 | 2014-12-30 | Ambiq Micro, Inc. | Method and apparatus for low jitter distributed clock calibration |
| KR102656277B1 (ko) * | 2022-01-26 | 2024-04-08 | 김태순 | 화훼장식용 기능성 프레임 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4179734A (en) * | 1976-07-02 | 1979-12-18 | Floating Point Systems, Inc. | Floating point data processor having fast access memory means |
| US4553220A (en) * | 1983-05-19 | 1985-11-12 | Gti Corporation | Matrix multiplier with normalized output |
| US4947358A (en) * | 1989-03-20 | 1990-08-07 | Digital Equipment Corporation | Normalizer for determining the positions of bits that are set in a mask |
| JPH0792739B2 (ja) * | 1989-05-22 | 1995-10-09 | 甲府日本電気株式会社 | 浮動小数点データ正規化方式 |
| JPH0831029B2 (ja) * | 1989-07-11 | 1996-03-27 | 日本電気株式会社 | 除算用近似逆数生成装置 |
-
1991
- 1991-05-29 JP JP3124240A patent/JP3012357B2/ja not_active Expired - Lifetime
-
1992
- 1992-05-28 US US07/889,773 patent/US5260887A/en not_active Expired - Lifetime
- 1992-05-29 DE DE69225352T patent/DE69225352T2/de not_active Expired - Fee Related
- 1992-05-29 EP EP92109135A patent/EP0516171B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0516171B1 (en) | 1998-05-06 |
| US5260887A (en) | 1993-11-09 |
| EP0516171A2 (en) | 1992-12-02 |
| EP0516171A3 (en) | 1993-05-26 |
| JP3012357B2 (ja) | 2000-02-21 |
| DE69225352D1 (de) | 1998-06-10 |
| DE69225352T2 (de) | 1999-02-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0127988B1 (en) | A normalizing circuit | |
| JPH07210368A (ja) | 算術演算の結果として生じる正および負のオーバーフローのハードウェアによる効率的な取り扱い方法 | |
| US5341319A (en) | Method and apparatus for controlling a rounding operation in a floating point multiplier circuit | |
| US7725522B2 (en) | High-speed integer multiplier unit handling signed and unsigned operands and occupying a small area | |
| JP3012357B2 (ja) | シフト量検出回路 | |
| JPH04332036A (ja) | 浮動小数点乗算器とその乗算方式 | |
| JPH0228830A (ja) | 整数除算回路 | |
| US6629118B1 (en) | Zero result prediction | |
| US5920493A (en) | Apparatus and method to determine a most significant bit | |
| JPH087670B2 (ja) | 加算回路 | |
| JP3555881B2 (ja) | 演算回路とそのエラー検出方法 | |
| US6381295B1 (en) | Shifter with overflow detection mechanism | |
| JPH0479014B2 (ja) | ||
| EP0704793B1 (en) | Method and circuit to compare the sum of two numbers to a third number | |
| JPS60167030A (ja) | シフトフラグ生成方式及びシフトフラグ生成回路 | |
| US5801978A (en) | Overflow detection for integer-multiply instruction | |
| JP2615746B2 (ja) | ビット操作回路 | |
| JP2782827B2 (ja) | 比較演算回路 | |
| JPH03217938A (ja) | 浮動小数点丸め正規化装置 | |
| KR0175358B1 (ko) | 고속화를 위한 연산기의 상태 플래그 검출회로 | |
| JPH03245226A (ja) | 浮動小数点乗算装置 | |
| JPS61275936A (ja) | 条件決定装置 | |
| JPS60235241A (ja) | 浮動小数点加算回路 | |
| JPS63123123A (ja) | 非正規化浮動小数点演算装置 | |
| JPH04333924A (ja) | 積和回路のオーバフロー検出方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970909 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071210 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081210 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091210 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091210 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101210 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101210 Year of fee payment: 11 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101210 Year of fee payment: 11 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111210 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111210 Year of fee payment: 12 |