JPH07326957A - Cmos回路 - Google Patents

Cmos回路

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JPH07326957A
JPH07326957A JP7107086A JP10708695A JPH07326957A JP H07326957 A JPH07326957 A JP H07326957A JP 7107086 A JP7107086 A JP 7107086A JP 10708695 A JP10708695 A JP 10708695A JP H07326957 A JPH07326957 A JP H07326957A
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008Arrangements for reducing power consumption
    • H03K19/0016Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply

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Abstract

(57)【要約】 【目的】 CMOSインバータ回路を、パルス電源に接
続することによって低パワー散逸モードで動作させる。 【構成】 CMOSインバータ回路は、それぞれソー
ス、ドレインおよびゲート電極を有するpチャネルトラ
ンジスタおよびnチャネルトランジスタからなる。これ
らの2個のトランジスタのゲート電極はともに入力端子
に接続される。これらのトランジスタのドレイン電極は
ともに出力端子に接続される。ソース電極のうちの少な
くとも一方はパルス電源に接続される。好ましい実施例
では、他方のソース電極は、アースのような基準電位点
に接続される。さらに、パルス電源モードで動作する従
来のCMOS回路は、非活動期間中は、従来のCMOS
回路用に設計された標準的な定値電源に切り替えられ
る。このようにして、回路のパワー散逸は非活動期間中
には最小化される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、低パワー散逸回路に関
し、特に、相補的金属酸化物半導体(CMOS)技術を
利用して集積回路(IC)の形で製造された低パワー散
逸回路に関する。
【0002】
【従来の技術】CMOSは一般に現在ではさまざまな電
子機器で使用されるICを製造するための好ましい技術
である。そのような機器を小型化する傾向が進むにつれ
て、CMOSで製造された超大規模ICチップを内部で
使用することが一般的となっている。このようなチップ
の稠密なアレイで散逸するパワーの大きさは、今では設
計における重要な考慮点であることが多い。
【0003】さらに、携帯用通信システムの重要性が増
大していることにより、そのようなシステムにおけるI
C機器のすべてのコンポーネント部品が特に低いパワー
散逸特性を示すように設計する必要性がさらに強調され
ている。実際、このようなシステムに含まれる電源(電
池)の寿命は、システムの有用性を決定する重要な要素
であることが多い。
【0004】これまで、金属酸化物半導体(MOS)お
よびCMOSチップをいわゆるパルス電源モードで動作
させることが提案されている。このモードでの動作は、
低パワー散逸によって特徴づけられるチップを提供する
基礎であると認識されている。このことに関しては、シ
ー.エル.ザイツ(C. L. Seitz)他、「ホットクロック
nMOS(Hot-Clock nMOS)」、Proceedings of the 198
5 Chapel Hill Conference on VLSI、Computer Science
Press、第1〜17ページ、に記載されている。
【0005】
【発明が解決しようとする課題】しかし、CMOSチッ
プをパルス電源モードで動作させることに関する従来の
仕事は一貫して、定値電源で動作する従来のCMOS回
路配置とは異なりそのような回路よりもかなり複雑な特
定のCMOS回路配置を有している。換言すれば、従来
の仕事は、少なくとも一部のタイプの従来のCMOS回
路をパルス電源モードで動作するようにすることができ
ることを認識していない。
【0006】
【課題を解決するための手段】本発明の原理によれば、
単一のpチャネルMOSトランジスタを単一のnチャネ
ルトランジスタと直列に接続してなる従来のCMOSイ
ンバータ回路は、パルス電源に接続することによって低
パワー散逸モードで動作する。インバータに含まれる上
記のトランジスタと並列にまたは直列にさらにこのよう
なトランジスタを接続することによって、論理演算の実
行や、ゲートインバータ回路としての作用が可能なさま
ざまな低パワー散逸構成が実現される。さらに、この基
本インバータ回路を2個クロス接続することによって、
パルス電源で動作するメモリセルが形成される。パルス
モード動作中は、メモリセルの状態は、セル構成に含ま
れる寄生容量に保持される。
【0007】特に、本発明の原理によれば、CMOSイ
ンバータ回路は、それぞれソース、ドレインおよびゲー
ト電極を有するpチャネルトランジスタおよびnチャネ
ルトランジスタからなる。これらの2個のトランジスタ
のゲート電極はともに入力端子に接続される。これらの
トランジスタのドレイン電極はともに出力端子に接続さ
れる。ソース電極のうちの少なくとも一方はパルス電源
に接続される。好ましい実施例では、他方のソース電極
は、アースのような基準電位点に接続される。
【0008】さらに、本発明によれば、パルス電源モー
ドで動作する従来のCMOS回路は、非活動期間中は、
従来のCMOS回路用に設計された標準的な定値電源に
切り替えられる。このようにして、回路のパワー散逸は
非活動期間中には最小化される。
【0009】
【実施例】図1〜図4は、いわゆるパルス電源モードで
MOSトランジスタを動作させることによって達成可能
なエネルギー(従ってパワー)節減を示す一般的な背景
資料を意図している。理解されるように、このモードで
は、トランジスタに対する電源が一定値に維持される場
合に要求されるエネルギーに関して節減が実現され、そ
れが従来のCMOS回路の通例である。
【0010】図1で、抵抗Rは、イネーブルされたMO
Sトランジスタを表す。MOSトランジスタに接続され
た電源10は値Vを有する。イネーブルされると、トラ
ンジスタは負荷の両端に出力Voを生成する。この負荷
は一般にその性質上、容量性である。図1のキャパシタ
Cはこの負荷を表す。
【0011】従来のMOS回路では、図1の電源10は
一定値VDDを有し、これは例えば+5ボルトである。
図2に示したように、この一定値がまず図1の回路配置
に時刻t1にステップ電圧として加えられた場合、出力
電圧Voは、この回路配置のRC時定数によって定まる
時間で徐々に値VDDまで上昇する。周知のように、こ
の過程中にMOSトランジスタ(抵抗R)で散逸するエ
ネルギーEはC×VDD2/2である。
【0012】図1の抵抗Rに接続された電源10の値
が、図3に示したように、2つの等しいステップで最終
値VDDまで増大する場合、キャパシタCをVDDに等
しい最終値まで充電する過程中に抵抗Rで散逸するエネ
ルギーはC×(VDD/2)2/2+C×(VDD/
2)2/2すなわちC×VDD2/4だけとなる。
【0013】電源がさらに小さいステップサイズで最終
値VDDまで上昇する場合、イネーブル中に図1の抵抗
Rで散逸するエネルギーはさらに少なくなる。小さいス
テップサイズの極限では、Rにかかる電源電圧の波形は
図4のようなランプ(傾斜、ramp)として表すことがで
きる。このようなランプ波形の場合、VDDに等しい最
終出力電圧に達するのに必要な時間Tは、実際には、前
もって指定されたRC時定数よりもかなり大きい。この
場合、抵抗Rで散逸するエネルギーは式C×VDD2×
RC/Tで近似される。
【0014】本発明の原理の特定実施例によれば、従来
のCMOSインバータ回路に対する電源電圧は、周期的
に、基準電位点から最終電圧値VDDまで図4のように
ランプアップ(連続的に増加)される。例えば、このラ
ンプアップ過程を、動作の電源サイクルのPOWER−
UP段階ということにする。その後の段階すなわちいわ
ゆるVALID段階では、電源電圧は所定期間だけVD
Dに維持される。その後、電源電圧は基準電位までラン
プダウン(連続的に縮小)される。これはいわゆるPO
WER−DOWN段階中に行われ、電圧はその後もう1
つの所定期間だけ基準電位に維持される。電源が基準電
位にとどまる時間をDEAD段階ということにする。そ
の後、ランプ波形を有する次のPOWER−UP段階が
開始される。
【0015】このようにして、本発明の特徴の動作の1
サイクルによって、従来のCMOSインバータ回路に加
えられる電源電圧は、所定の電圧レベルの間を繰り返し
循環する。このような循環すなわち脈動供給をパルス電
源ということにする。このような電源電圧の厳密な形式
および性質ならびに回路に加えられる入力信号および回
路から引き出される出力信号との関係は、図6のタイミ
ング図の詳細な説明によって後で明らかになる。
【0016】図5は、本発明の原理に従って形成したC
MOSインバータ回路の特定実施例を示す。この回路
は、パルス電源20と、アースのような基準電位点との
間に接続された2個の直列接続MOSトランジスタ12
および14からなる。特に、トランジスタ12は標準的
なpチャネルデバイスからなり、トランジスタ14は標
準的なnチャネルデバイスからなる。デバイス12およ
び14はそれぞれソース、ドレインおよびゲート電極を
有する。図示されているように、これらの2個のデバイ
スのドレイン電極は、相互に、および、出力ノードすな
わち参照番号16によって示された端子に接続される。
これらのデバイスのゲート電極は、相互に、および、入
力ノードすなわち端子18に接続される。さらに、pチ
ャネルトランジスタ12のソース電極は、VPPSと示
されたパルス電源20に接続される。最後に、nチャネ
ルトランジスタ14のソース電極はアースに接続され
る。
【0017】従来のCMOSインバータ回路では、図5
に示したパルス電源20は一般にVDDと表され、回路
の動作の1サイクル中に例えば+5ボルトのような一定
値を有する。さらに、このような従来の回路におけるト
ランジスタ14のソース電極に接続される電圧は通常V
SSと表され、アースのような基準電位点に維持され
る。
【0018】本発明の1つの特徴によれば、それぞれ図
5に示したタイプの複数のインバータ回路が相互に接続
されて直列接続インバータ回路のストリングあるいはチ
ェーンを形成する。すなわち、例えば、図5に示したよ
うに、上記のインバータ回路の出力は、ノード16に現
れるものであるが、他の回路22に接続することができ
る。他の回路22はいずれも上記の図5に明示した回路
と同一である。例えば、これらの他の回路はそれぞれ、
pチャネルトランジスタのソース電極はパルス電源20
に接続され、nチャネルトランジスタのソース電極はア
ースのような基準電位点に接続される。
【0019】本発明の原理に従って形成したCMOSイ
ンバータ回路のストリングの比較的低いパワー消費を説
明するために、+5ボルトとアースの間で繰り返し変動
する電圧を有するパルス電源に接続された3個のこのよ
うな回路の直列接続ストリングを仮定する。さらに、イ
ンバータは0.9マイクロメートルのデザインルールを
使用して標準的なCMOS技術で製造され、pチャネル
トランジスタのチャネル幅は10マイクロメートルであ
り、nチャネルトランジスタのチャネル幅は5マイクロ
メートルであると仮定する。さらに、回路は16メガヘ
ルツの周波数すなわちデータレートで動作するものと仮
定する。この実施例の場合、トランジスタは、チャネル
幅1マイクロメートルあたり約0.199マイクロワッ
トを散逸する。この条件下で、このストリングで散逸す
るパワーは約15×0.199すなわち約2.99マイ
クロワットのみとなる。
【0020】これと比較して、上記のストリングと同様
に3個の従来のCMOSインバータ回路のストリングで
あるが+5ボルトに等しい一定のVDDで電源供給され
ると仮定する。16メガヘルツで動作する場合、このよ
うな従来のストリングにおけるインバータはチャネル幅
1マイクロメートルあたり約1.53マイクロワット散
逸する。従って、この従来のストリングで散逸するパワ
ーは15×1.5すなわち約22.95マイクロワット
となる。これは、上記の本発明の回路配置によって消費
されるパワーの7倍以上であるということが重要であ
る。
【0021】例えば、本発明による上記の3個の直列接
続インバータ回路の特定の回路配置は、16メガヘルツ
を超える周波数で動作することが可能である。従って、
例えば、この回路配置は約40メガヘルツまで動作可能
であり、対応してパワー散逸が増大する。しかし、高周
波動作の各場合において、同じ周波数で動作し一定のV
DDによって電源供給された従来のインバータストリン
グに比べてパワー節減が達成される。しかし、もちろ
ん、従来のストリングはさらに高い周波数(例えば、約
160メガヘルツまで)で動作可能である。本発明のス
トリングをそれほどの高周波で動作させることは一般に
現実的でない。
【0022】特定実施例によって、図6のタイミング図
に、図5に示した本発明の実施例の電源20(VPP
S)によって供給される電圧の波形を示す。図示したよ
うに、VPPSは+5ボルトとアースすなわち0ボルト
の間で変動する。(より大きい、またはより小さい正の
値と0の間の変動ももちろん実行可能である。また、以
下で述べるように、0と負の電圧値の間の変動も実行可
能である。)さらに、図6には、例として、VSS(図
5のトランジスタ14のソース電極に接続された電圧)
が常に0すなわちアース電位であるものとして示されて
いる。
【0023】本発明の他の実施例では、VSSがVPP
Sに対して180度位相がずれるように同期して変動す
ることも可能であるが、一般にはあまり好ましくはな
い。このように相補的にVSSを変動させることの主な
利点は、VPPSおよびVSSを供給するように設計さ
れた従来のクロック回路がそれによって対称的に負荷が
かかり、それによって回路が非常に安定に動作するよう
になることである。しかし、このような相補的動作の主
要な欠点は、VSSが図5および図6に示すように単に
アースに結びつけられている場合よりも一般に多くのパ
ワーを散逸することである。
【0024】図6には、図5に示したインバータ回路の
入力ノード18に加えられる入力信号の波形も示してあ
る。図示したように、入力信号の電圧レベルは0と+5
ボルトの間で変動する。ここでは、説明のために、0ボ
ルトのレベルが2進「0」信号を表すとみなし、+5ボ
ルトのレベルが2進「1」信号を表すとみなす。
【0025】さらに、図6には、図5のインバータ回路
の出力ノード16に現れる出力信号の波形も示してあ
る。図示したパルスモードの動作のいわゆるVALID
段階中に、出力信号の電圧レベルは+5ボルト(「1」
信号)または0ボルト(「0」信号)のいずれかであ
る。図6に示したように、各VALID段階中に図5の
ノード18および16にそれぞれ現れる入力および出力
信号は互いに逆である。すなわち、例えば、図6に示し
た時間区間t0〜t1中には、「0」信号が入力ノード
18に現れ、「1」信号が出力ノード16に現れる。同
様に、区間t4〜t5中には、「1」信号が入力ノード
18に現れ、「0」信号が出力ノード16に現れる。さ
らに、区間t8〜t9には、「0」信号が入力ノード1
8に現れ、「1」信号が出力ノード16に現れる。
【0026】図5に示したパルスパワー電源CMOSイ
ンバータ回路の動作の例示的な1サイクルが、例えば、
図6に示した時間区間t3〜t7において生起する。1
6メガヘルツでの動作の場合、この区間の大きさは6
2.5ナノ秒である。従って、この区間の4個の段階が
それぞれ同じ継続時間を有するという特定の実施例の場
合、POWER−UP、VALID、POWER−DO
WNおよびDEADの各段階はそれぞれ15.625ナ
ノ秒だけ持続する。
【0027】本発明によれば、入力ノード18において
生じる電圧レベルの任意の変化が、VPPSの波形の変
化と同期して起こるように設計される。すなわち、例え
ば、図6の時間t3〜t4中の入力ノード18における
「0」信号から「1」信号への遷移はVPPSのPOW
ER−UP段階中に起こるように制御される。また、入
力ノード18における「1」信号は区間t4〜t5の間
維持される。これはVALID段階である。その後、P
OWER−DOWN段階中に、入力信号レベルは、
「0」信号を表す0ボルトに復帰する。次のPOWER
−UP段階(t7〜t8)中に、入力信号レベルは、次
のVALID段階(t8〜t9)中の入力信号が「0」
となることを示す0ボルトに維持されるか、または、t
8〜t9中の入力信号が「1」となる場合、入力信号レ
ベルは、時間区間t7〜t8中に、VPPSのPOWE
R−UP段階と同期して0ボルトから+5ボルトまでラ
ンプアップされる。
【0028】図6に示した各POWER−UP段階中
に、パルス電源VPPSの電圧はランプ状に0から+5
ボルトまで増大する。このランプ状増大と図4の波形の
間の類似性は明らかである。これらのランプ状増大によ
り、図1〜図4の説明において既に述べたように、ター
ンオン中に図5のトランジスタ12および14で散逸す
るパワーは、電源がステップ状に0から+5ボルトまで
急増した場合よりもかなり小さくなる。
【0029】各DEAD段階中に、図5の回路によって
生成される出力波形の電圧レベルは、0ボルトよりわず
かに大きいまたは小さいレベルに維持される。すなわ
ち、例えば、図6の区間t2〜t3に生じたDEAD段
階では、前のVALID段階中(t0〜t1の間)に+
5ボルトという値にあった出力レベルは約+400ミリ
ボルトという電圧に維持される。この比較的低い正の電
圧は、図5の出力ノード16に接続されたいわゆる寄生
容量に蓄積された電荷から生じる。この容量には、出力
ノードに接続された次の回路の容量、ノード16に接続
された配線の容量、および、インバータ回路のCMOS
構造に含まれるさまざまなダイオードの容量(後述)が
含まれる。
【0030】同様に、図6の区間t6〜t7に生じたD
EAD段階では、前のVALID段階中(t4〜t5の
間)に0ボルトという値にあった出力レベルは約−10
0ミリボルトという電圧に維持される。再び、この0ボ
ルトからのずれは、回路の寄生容量に蓄積された電荷か
ら生じる。
【0031】従って、上記の各DEAD段階では、図示
した回路は、保持電荷の形で、直前のVALID段階に
おける最後の論理状態が何であるかを記憶していること
になる。上記のように、約+400ミリボルトの保持電
圧は最後のVALID出力レベルが「1」を表していた
ことを意味し、約−100ミリボルトの保持電圧は最後
のVALID出力レベルが「0」を表していたことを意
味する。
【0032】上記の+400および−100ミリボルト
のレベルは、POWER−DOWN段階に起きたランプ
に由来する。インバータ回路の出力が「1」を表してい
た場合、そのランプ過程中に、出力電圧はpチャネルト
ランジスタ12がディスエーブルになるまでPOWER
−DOWNランプに従う。その時点で、pチャネルトラ
ンジスタのソース−ドレインパスと並列に接続された寄
生容量によって、負荷容量との電荷共有のために出力ノ
ードの電圧はさらに減少する。POWER−DOWNラ
ンプの電位が、pチャネルトランジスタのソース−ドレ
インパスと並列に接続された寄生ダイオードが順バイア
スになるレベルまで降下すると、出力ノードはほぼダイ
オード降下の分だけPOWER−DOWNランプに従
う。しかし、上記の容量結合効果により、回路の出力電
圧はその電圧降下よりも低くなる。実際には、実施例の
ように、出力電圧は約+400ミリボルトである。
【0033】同様に、インバータ回路の出力が「0」を
表していた場合、出力電圧は、イネーブルされたnチャ
ネルトランジスタ14のために、POWER−DOWN
中最初は0ボルトにとどまる。POWER−DOWNラ
ンプがnチャネルトランジスタ14のゲート−ソースし
きい値電圧以下に降下すると、出力ノードは、pチャネ
ルトランジスタ12のソース−ドレインパスと並列に存
在する前述の寄生容量によってPOWER−DOWNラ
ンプと容量結合する。これによって、負荷容量との電荷
共有が起こる結果、出力電圧は0ボルト以下に降下す
る。実際には、実施例のように、この電圧は通常約−1
00ミリボルトである。
【0034】そのうちに、寄生容量に保持された電荷は
漏れ出して、蓄積電圧レベルは0に近づく。その時点
で、上記の回路のメモリ特徴は消失する。実際には、パ
ルス電源サイクルの各DEAD段階の継続時間が約1マ
イクロ秒を越えないように制御されれば、保持される電
荷は前の状態を記憶するのに十分である。
【0035】図12(後述)に示したもののようにイン
バータ回路を結合してメモリセルを形成する場合、本発
明の上記のメモリ特徴は重要である。このようなセルの
場合、蓄積電圧レベルによって、セルは、直前のVAL
ID段階のときの状態をPOWER−UP中記憶する。
【0036】前に強調したように、本発明の原理によっ
て形成したCMOSインバータ回路は、本発明の回路が
パルス電源に接続されていることを除いては、従来のC
MOSインバータと同一である。従って、パワーを保存
するために、いわゆるイナクティブ(休止)期間中(例
えば、長時間回路の入力に新しいデータが加えられない
とき)に、本発明の回路を一定(VDD)電源に接続す
ることも実施可能である。このように接続すると、回路
はあらゆる点において従来のCMOSインバータと類似
する。また、重要なことであるが、イナクティブ期間中
はパワーは消費されない。データ信号入力が再開する
と、インバータ回路はパルス電源に再接続され、本発明
の特有の低パワー方式でアクティブ期間中動作する。
【0037】図7は、本発明の原理によって形成した特
定実施例の概略図である。従来のCMOSインバータ回
路が、アクティブデータ期間中はパルス電源に接続さ
れ、イナクティブデータ期間中は一定VDD電源に接続
される。この実施例では、入力ノード18に接続された
従来型回路24は、標準的なスイッチ26に制御信号を
供給するように設計されている。アクティブ期間中、デ
ータが何らかの事前に指定されたレートで入力ノード1
8に送られているときには、回路24はスイッチ26を
制御してVPPSをpチャネルトランジスタ12のソー
ス電極に接続する。他方、イナクティブ期間中は、回路
24はスイッチ26を制御してVDDをトランジスタ1
2のソース電極に接続する。
【0038】上記の通り例示したように、図7に示した
特定のスイッチング動作は単一のゲートで起こる。もち
ろん、このアクティブ−イナクティブ制御作用を、複数
のゲートに対して、または、チップ上のゲートの全アセ
ンブリに対して実行することも実現可能である。
【0039】図8は、図5に示したインバータ回路の実
際の特定実施例CMOS実装の一部の図である。この図
は、CMOS構造がパルス電源VPPSに接続されてい
るように示されていることを除いては従来の通りであ
る。
【0040】図8に示した構造は、p+基板30を有
し、その上にp型エピタキシャル層32を有する。p型
エピタキシャル層32には、n型タブ34およびp型タ
ブ36が形成される。次に、p+型ドレイン領域38お
よびp+型ソース領域40がnタブ34に形成され、n+
型ドレイン領域42およびp+型ソース領域44がnタ
ブ36に形成される。n+領域46はnタブ34への接
点として使用され、p+領域48はpタブ36への接点
として使用される。
【0041】また、図8には、ゲート電極50および5
2が模式的に示されている。標準的な方法では、ゲート
電極50はnタブ34内のp+型ドレイン領域38およ
びp+型ソース領域40に近接して配置され、ゲート電
極52はpタブ36内のn+型のドレイン領域およびソ
ース領域に近接して配置される。さらに、ゲート電極5
0および52は相互におよび入力ノード18に接続され
る。さらに、ドレイン領域38および42は相互におよ
び出力ノード16に接続されるように図示されている。
さらに、ソース領域40およびn+領域46は相互にお
よびVPPSに接続され、ソース領域44およびp+
域48は相互におよびアースに接続される。
【0042】本来的に、図7に示したCMOS実装には
さまざまなダイオード構造が存在する。すなわち、例え
ば、p+領域38およびnタブ34によって形成される
ダイオードがnタブ34内に形成されたトランジスタの
ソース−ドレイン経路と並列に存在し、一方、n+領域
42およびpタブ36によって形成されるダイオードが
pタブ36内に形成されたトランジスタのソース−ドレ
イン経路と並列に存在する。これらのダイオードは、図
7の回路図では破線で表され参照番号54および56に
よって示されているが、出力ノード16に接続された上
記の寄生容量の一部をなす。
【0043】本発明によれば、パルス電源に接続された
さまざまな低パワー散逸論理回路が実現可能である。例
えば、そのような回路は、上記の図5および図7に示し
たインバータ回路を構成するトランジスタと並列にまた
は直列に別の従来のpチャネルまたはnチャネルMOS
トランジスタを接続することによって実現される。
【0044】例えば、NAND回路を図9に示す。図示
した回路は、前述のインバータ回路と本質的に同様にし
て相互に接続されたトランジスタ12および14を有す
る。さらに、nチャネルトランジスタ60のソース−ド
レイン経路はユニット12および14と直列に接続さ
れ、pチャネルトランジスタ62のソース−ドレイン経
路はトランジスタ12と並列に接続される。さらに、追
加トランジスタ60および62のゲート電極は、相互
に、および、入力ノード64に接続され、一方、トラン
ジスタ12および14のゲート電極は、相互に、およ
び、入力ノード65に接続される。図示したNAND回
路の出力はノード66に現れる。回路全体は、標準的な
NAND論理演算を実行するものであり、パルス電源V
PPSに接続される。
【0045】図10に、前述のインバータ回路と本質的
に同様にして相互に接続されたトランジスタ12および
14を有するNOR回路を示す。pチャネルトランジス
タ66のソース−ドレイン経路はトランジスタ12と1
4の間に直列に接続され、nチャネルトランジスタ68
のソース−ドレイン経路はトランジスタ14と並列に接
続される。さらに、追加トランジスタ66および68の
ゲート電極は、相互に、および、入力ノード70に接続
され、一方、トランジスタ12および14のゲート電極
は、相互に、および、入力ノード72に接続される。図
示したNOR回路の出力はノード74に現れる。回路全
体は、標準的なNOR論理演算を実行するものであり、
パルス電源VPPSに接続される。
【0046】前述のインバータ回路を実際に構成要素と
して含み、パルス電源に接続された回路のもう1つの実
施例を図11に示す。図示した回路は、ゲートインバー
タ回路を構成しており、前述のインバータ回路と本質的
に同様にして相互に接続されたトランジスタ12および
14を有する。さらに、pチャネルトランジスタ76お
よびnチャネルトランジスタ78のソース−ドレイン経
路はユニット12および14のソース−ドレイン経路と
直列に相互に接続される。前と同様に、トランジスタ1
2および14のゲート電極は、相互に、および、入力ノ
ードに接続される。入力ノードは図11では参照番号8
0で示してある。さらに、リード81が、図示のよう
に、トランジスタ76および78の直列接続ソース−ド
レイン経路と並列に接続される。
【0047】図11の回路配置の出力は出力ノード82
に現れる。制御入力ノード84および86に加えられた
信号がそれぞれ「0」および「1」である場合、出力ノ
ード82に現れる信号は、入力ノード80に加えられた
信号の逆である。他方、制御ノード84および86に加
えられた信号がそれぞれ「1」および「0」である場
合、出力ノード82の信号は、入力ノード80に現れる
信号レベルの変化にかかわらず不変のままとなる。
【0048】さらに、ここで説明した基本的なインバー
タ回路は、パルス電源からの動作に適したメモリ回路配
置を形成するために利用することができる。例として、
2個のこのようなインバータ回路を特に図12に示した
ようにクロス接続してメモリセルを形成することができ
る。このようなセルを前述のようなタイプの論理回路と
組み合わせることによって、パルス電源からの低パワー
ですべて動作するさまざまな組合せ回路配置および順序
回路配置を形成することが可能である。
【0049】図12では、「0」または「1」を表す電
圧レベルは、パルス電源の各サイクルのVALID段階
中に出力ノード88に現れる。同じ期間中に、ノード8
8での信号の補数を表す電圧レベルが出力ノード89に
現れる。動作のサイクルの各DEAD段階中には、回路
に含まれる前述の寄生容量に蓄積された電荷の形式で、
情報がセルに保持される。このようにして、例えば、図
示したセルのある状態に対して1ビットが、各DEAD
段階中、寄生容量に、ノード88における+400ミリ
ボルトおよびノード89における−100ミリボルトと
して記憶される。逆のビット状態の場合は、これらのノ
ードにおける保持(残留)電圧レベルはそれぞれ逆にな
る。
【0050】以上、本発明の実施例について説明した
が、以上で説明したもの以外にもさまざまな変形例が可
能である。例えば、図6に示したタイプの対称なVPP
S波形とすることが一般に好ましい。このような波形は
正弦波から標準的な方法で容易に導出される。しかし、
その代わりに、非対称なVPPS波形とすることも実現
可能であり、そのほうが好ましいこともある。このよう
な非対称波形では、POWER−UP、VALID、P
OWER−DOWNおよびDEADの各段階の継続時間
は等しくない。その場合、個々のパルス電源回路配置の
動作の速度は、低パワー散逸特性の長所を保ちながら最
適化することができる。あるいは、特定の動作速度に対
して、回路配置のパワー散逸特性は、非対称VPPSに
よって最小にすることができる。また、上記の説明で
は、正電圧と基準電位点の間で変動するVPPS波形に
ついて述べたが、n+基板に基づくCMOS構造にイン
バータ回路を実装して、負電圧と基準電位点の間で繰り
返し変動するVPPS波形によって動作させることも実
現可能である。
【0051】さらに、上記のインバータ回路を基本的な
構成部分としてそれぞれ含むような、OR−AND−I
NVERT(OAI)回路、AND−OR−INVER
T(AOI)回路、排他的OR回路、ラッチおよびフリ
ップフロップのような回路配置も実現可能である。その
ような回路配置をパルス電源に接続することによって、
低パワー散逸動作が達成される。
【0052】
【発明の効果】以上述べたごとく、本発明によれば、単
一のpチャネルMOSトランジスタを単一のnチャネル
トランジスタと直列に接続してなる従来のCMOSイン
バータ回路は、パルス電源に接続することによって低パ
ワー散逸モードで動作する。インバータに含まれる上記
のトランジスタと並列にまたは直列にさらにこのような
トランジスタを接続することによって、論理演算の実行
や、ゲートインバータ回路としての作用が可能なさまざ
まな低パワー散逸構成が実現される。さらに、この基本
インバータ回路を2個クロス接続することによって、パ
ルス電源で動作するメモリセルが形成される。パルスモ
ード動作中は、メモリセルの状態は、セル構成に含まれ
る寄生容量に保持される。
【図面の簡単な説明】
【図1】電源と容量性負荷の間に接続された従来のMO
Sトランジスタの概略図である。
【図2】ある電源条件に対する図1の容量性負荷の両端
で得られる出力電圧を示す図である。
【図3】ある電源条件に対する図1の容量性負荷の両端
で得られる出力電圧を示す図である。
【図4】ある電源条件に対する図1の容量性負荷の両端
で得られる出力電圧を示す図である。
【図5】本発明の原理に従って、従来のCMOSインバ
ータ回路をパルス電源に接続した概略図である。
【図6】図5のインバータ回路のタイミング図である。
【図7】図5の回路の変形例の図である。
【図8】図5のインバータ回路のCMOSの特定実施例
の実装の断面図(縮尺どおりではない)である。
【図9】本発明の原理に従って形成した、図1のタイプ
のインバータ回路を含むNAND回路の概略図である。
【図10】本発明の原理に従って形成した、図1のタイ
プのインバータ回路を含むNOR回路の概略図である。
【図11】本発明の原理に従って形成した、図1のタイ
プのインバータ回路を含むゲートインバータ回路の概略
図である。
【図12】本発明の原理に従って形成した、それぞれ図
1のタイプのインバータ回路を2個クロス接続してなる
メモリ回路の概略図である。
【符号の説明】
10 電源 12 MOSトランジスタ 14 MOSトランジスタ 16 出力ノード 18 入力ノード 20 パルス電源 22 インバータ回路 24 制御回路 26 スイッチ 30 p+基板 32 p型エピタキシャル層 34 n型タブ 36 p型タブ 38 p+型ドレイン領域 40 p+型ソース領域 42 n+型ドレイン領域 44 n+型ソース領域 46 n+領域 48 p+領域 50 ゲート電極 52 ゲート電極 60 nチャネルトランジスタ 62 pチャネルトランジスタ 63 出力ノード 64 入力ノード 65 入力ノード 66 pチャネルトランジスタ 68 nチャネルトランジスタ 70 入力ノード 72 入力ノード 74 出力ノード 76 pチャネルトランジスタ 78 nチャネルトランジスタ 80 入力ノード 81 リード

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 ソース電極、ドレイン電極およびゲート
    電極を有する第1pチャネルトランジスタと、 ソース電極、ドレイン電極およびゲート電極を有する第
    1nチャネルトランジスタと、 2個のゲート電極どうしを接続する第1接続手段と、 2個のドレイン電極どうしを接続する第2接続手段と、 第1接続手段に接続された第1入力端子と、 第2接続手段に接続された出力端子と、 少なくとも一方のソース電極をパルス電源に接続する手
    段とからなることを特徴とするCMOS回路。
  2. 【請求項2】 入力データ信号を前記第1入力端子に入
    力するデータ入力手段をさらに有することを特徴とする
    請求項1のCMOS回路。
  3. 【請求項3】 一定値電源と、 前記データ入力手段によってデータ信号が入力されてい
    ることに応答して前記少なくとも一方のソース電極を前
    記パルス電源に接続し、前記データ入力手段によってデ
    ータ信号が入力されていないことに応答して前記少なく
    とも一方のソース電極を前記一定値電源に接続する手段
    とをさらに有することを特徴とする請求項2のCMOS
    回路。
  4. 【請求項4】 一方のソース電極をパルス電源に接続
    し、他方のソース電極を基準電位点に接続したことを特
    徴とする請求項1のCMOS回路。
  5. 【請求項5】 前記パルス電源がPOWER−UP、V
    ALID、POWER−DOWNおよびDEADという
    4段階の反復波形を供給し、VALID段階およびDE
    AD段階の電圧レベルはCMOS回路内の2進信号を表
    し、POWER−UP段階およびPOWER−DOWN
    段階はDEAD段階とVALID段階の間のランプ電圧
    遷移を表すことを特徴とする請求項4のCMOS回路。
  6. 【請求項6】 ソース電極、ドレイン電極およびゲート
    電極を有する第2nチャネルトランジスタと、 前記第1nチャネルトランジスタのソース電極と前記基
    準電位点の間に直列に第2nチャネルトランジスタのソ
    ース−ドレイン経路を接続する手段と、 ソース電極、ドレイン電極およびゲート電極を有する第
    2pチャネルトランジスタと、 前記第1pチャネルトランジスタのソース−ドレイン経
    路と並列に第2pチャネルトランジスタのソース−ドレ
    イン経路を接続する手段と、 第2nチャネルトランジスタおよび第2pチャネルトラ
    ンジスタのゲート電極どうしを接続する第3接続手段
    と、 第3接続手段に接続された第2入力端子とをさらに有す
    ることにより、前記第1入力端子と第2入力端子に入力
    される信号のNAND論理関数を表す信号を前記出力端
    子に出力することを特徴とする請求項5のCMOS回
    路。
  7. 【請求項7】 ソース電極、ドレイン電極およびゲート
    電極を有する第2pチャネルトランジスタと、 前記出力端子を前記第1nチャネルトランジスタのドレ
    イン電極に接続したまま、前記第1pチャネルトランジ
    スタのドレイン電極と前記第1nチャネルトランジスタ
    の間に直列に第2pチャネルトランジスタのソース−ド
    レイン経路を接続する手段と、 ソース電極、ドレイン電極およびゲート電極を有する第
    2nチャネルトランジスタと、 前記第1nチャネルトランジスタのソース−ドレイン経
    路と並列に第2nチャネルトランジスタのソース−ドレ
    イン経路を接続する手段と、 第2nチャネルトランジスタおよび第2pチャネルトラ
    ンジスタのゲート電極どうしを接続する第3接続手段
    と、 第3接続手段に接続された第2入力端子とをさらに有す
    ることにより、前記第1入力端子と第2入力端子に入力
    される信号のNOR論理関数を表す信号を前記出力端子
    に出力することを特徴とする請求項5のCMOS回路。
  8. 【請求項8】 それぞれソース電極、ドレイン電極およ
    びゲート電極を有する第2nチャネルトランジスタおよ
    び第2pチャネルトランジスタと、 前記第1pチャネルトランジスタのドレイン電極と前記
    出力端子の間に直列に第2pチャネルトランジスタのソ
    ース−ドレイン経路を接続する手段と、 前記第1nチャネルトランジスタのドレイン電極と前記
    出力端子の間に直列に第2nチャネルトランジスタのソ
    ース−ドレイン経路を接続する手段と、 前記第1pチャネルトランジスタと前記第1nチャネル
    トランジスタのドレイン間を接続する直接電気接続と、 第2nチャネルトランジスタおよび第2pチャネルトラ
    ンジスタのそれぞれのゲート電極に接続された追加入力
    端子とをさらに有することにより、これらの追加入力端
    子に入力される相補的2進信号が、前記第1入力端子に
    入力される信号が前記出力端子へゲーティングされるか
    どうかを決定することを特徴とする請求項5のCMOS
    回路。
  9. 【請求項9】 ソース電極、ドレイン電極およびゲート
    電極を有する第2pチャネルトランジスタと、 ソース電極、ドレイン電極およびゲート電極を有する第
    2nチャネルトランジスタと、 第2nチャネルトランジスタおよび第2pチャネルトラ
    ンジスタのゲート電極どうしを接続する第3接続手段
    と、 第2nチャネルトランジスタおよび第2pチャネルトラ
    ンジスタのドレイン電極どうしを接続する第4接続手段
    と、 第4接続手段に接続された第2出力端子と、 第2出力端子を前記第1入力端子に接続する第5接続手
    段と、 第3接続手段を前記第1出力端子に接続する第6接続手
    段と、 第2nチャネルトランジスタおよび第2pチャネルトラ
    ンジスタのソース電極のうちの少なくとも一方を前記パ
    ルス電源に接続する手段とをさらに有することにより、
    前記第1出力端子および第2出力端子に現れる相補的2
    進信号によって、0または1のいずれを記憶しているか
    を示すことを特徴とする請求項5のCMOS回路。
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