JP2004032586A - 逓倍ｐｌｌ回路 - Google Patents
逓倍ｐｌｌ回路 Download PDFInfo
- Publication number
- JP2004032586A JP2004032586A JP2002189084A JP2002189084A JP2004032586A JP 2004032586 A JP2004032586 A JP 2004032586A JP 2002189084 A JP2002189084 A JP 2002189084A JP 2002189084 A JP2002189084 A JP 2002189084A JP 2004032586 A JP2004032586 A JP 2004032586A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- frequency
- signal
- reference clock
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 55
- 230000007704 transition Effects 0.000 claims description 48
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 11
- 230000000630 rising effect Effects 0.000 description 35
- 230000003111 delayed effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000001934 delay Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
【課題】簡単な構成で、ジッタを抑制でき、ロックアップタイムも短縮できる逓倍ＰＬＬ回路を提供する。
【解決手段】逓倍ＰＬＬ回路１は、出力クロック信号ＳＴを出力するＶＣＯ４０と、出力クロック信号ＳＴを分周し第１〜第ｎ分周信号ＳＤ１〜ＳＤｎを出力する第１〜第ｎ分周器５１〜５ｎと、レファレンスクロック信号ＳＲを用いて、互いに位相の異なる第１〜第ｎ基準クロック信号ＳＢ１〜ＳＢｎを生成するＤＬＬ６０と、第ｉ基準クロック信号ＳＢｉと第ｉ分周信号ＳＤｉ（ｉは１〜ｎの整数）の位相を比較する第１〜第ｎ位相比較回路１１〜１ｎとを備え、ＶＣＯ４０の出力クロック信号ＳＴの発振周波数は、第１〜第ｎ位相比較回路１１〜１ｎの比較結果に基づいて変化するように構成されてなる。
【選択図】 図３
【解決手段】逓倍ＰＬＬ回路１は、出力クロック信号ＳＴを出力するＶＣＯ４０と、出力クロック信号ＳＴを分周し第１〜第ｎ分周信号ＳＤ１〜ＳＤｎを出力する第１〜第ｎ分周器５１〜５ｎと、レファレンスクロック信号ＳＲを用いて、互いに位相の異なる第１〜第ｎ基準クロック信号ＳＢ１〜ＳＢｎを生成するＤＬＬ６０と、第ｉ基準クロック信号ＳＢｉと第ｉ分周信号ＳＤｉ（ｉは１〜ｎの整数）の位相を比較する第１〜第ｎ位相比較回路１１〜１ｎとを備え、ＶＣＯ４０の出力クロック信号ＳＴの発振周波数は、第１〜第ｎ位相比較回路１１〜１ｎの比較結果に基づいて変化するように構成されてなる。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、入力されたレファレンスクロック信号を逓倍した周波数を有する出力クロック信号に変換する逓倍ＰＬＬ回路に関する。
【０００２】
【関連技術】
入力されたレファレンスクロック信号を用い、これを逓倍した周波数を有する出力クロック信号に変換する逓倍ＰＬＬ回路が知られている。このような逓倍ＰＬＬ回路としては、例えば、図１に示すように、位相比較回路１１０、チャージポンプ１２０、ローパスフィルタ（以下単に、ＬＰＦともいう）１３０、電圧制御発振回路（以下単に、ＶＣＯともいう）１４０、及び分周器１５０を有する逓倍ＰＬＬ回路１００が知られている。この逓倍ＰＬＬ回路１００では、分周器１００の分周信号ＳＤとレファレンスクロック信号ＳＲとの位相を位相比較回路１１０で比較し、位相比較結果であるアップ信号およびダウン信号に応じた電流をチャージポンプ１２０から出力させ、これをＬＰＦ１３０で積分して電圧出力とする。この電圧出力をＶＣＯ１４０に入力することにより、これに応じた周波数の出力クロック信号ＳＴを出力する。分周器１５０は出力クロック信号ＳＴを分周する。かくして、レファレンスクロック信号ＳＲに対して、分周比（１／Ｍ）の逆数である逓倍数Ｍを有する出力クロック信号ＳＴが出力される。また、この出力クロック信号ＳＴは、レファレンスクロック信号ＳＲの１周期毎に１回ずつ位相比較してＰＬＬ制御を行うことで、その周波数精度が維持されることになる。
【０００３】
【発明が解決しようとする課題】
しかしながら、上述したように、レファレンスクロック信号ＳＲの周期毎に位相比較してＰＬＬ制御を行うので、逓倍数Ｍが大きな値（例えば数１００倍〜数１０００倍）になると、出力クロック信号のパルス数で言えば、例えば１０２４パルス毎に１回、位相比較を行ってＰＬＬ制御が行われることとなり、出力クロック信号のジッタが大きくなりがちである。また、ロックアップタイムも増加する。
本発明は、かかる問題点に鑑みてなされたものであって、簡単な構成で、ジッタを抑制でき、ロックアップタイムも短縮できる逓倍ＰＬＬ回路を提供することを目的とする。
【０００４】
【課題を解決するための手段、作用及び効果】
しかしてその解決手段は、出力クロック信号を出力する発振回路と、上記出力クロック信号を分周して第１分周信号ないし第ｎ分周信号（ｎは２以上の整数）を各々出力する第１分周器ないし第ｎ分周器であって、出力する上記第１分周信号ないし第ｎ分周信号の有効遷移タイミングが互いに異なる第１分周器ないし第ｎ分周器と、入力されたレファレンスクロック信号を用いて、互いに位相の異なるｎ種の第１基準クロック信号ないし第ｎ基準クロック信号を生成する基準クロック信号生成回路と、第ｉ基準クロック信号と第ｉ分周信号（ｉは１〜ｎの整数）との位相を各々比較する第１位相比較回路ないし第ｎ位相比較回路と、を備え、上記発振回路における上記出力クロック信号の発振周波数が、上記第１位相比較回路ないし第ｎ位相比較回路の比較結果に基づいて、変化するように構成されてなる逓倍ＰＬＬ回路である。
【０００５】
本発明の逓倍ＰＬＬ回路は、ｎヶの分周器（第１〜第ｎ分周器）と、ｎヶの位相比較回路（第１〜第ｎ位相比較回路）と、ｎ種の基準クロック信号（第１〜第ｎ基準クロック信号）を生成する基準クロック信号生成回路とを備え、発振回路における出力クロック信号の発振周波数が、ｎヶの位相比較回路の比較結果に基づいて、変化するように構成されてなる。このため、この逓倍ＰＬＬ回路では、レファレンスクロック信号の１周期に１回の割合で位相比較をしＰＬＬ制御が行われるのではなく、１周期にｎ回の割合で位相比較をしてＰＬＬ制御を行うことができる。従って、相対的に頻繁にＰＬＬ制御が行われるから、出力クロック信号のジッタを低減させることができる。また、頻繁にＰＬＬ制御を行うので、電源投入後などにおいて、早期にＰＬＬ制御によるロック状態となし得るから、ロックアップタイムも短縮できる。
【０００６】
なお、本明細書において、有効遷移タイミングとは、信号がレベル反転して、ローレベルからハイレベルへの遷移する（立ち上がる）、あるいは、ハイレベルからローレベルへの遷移する（立ち下がる）信号遷移タイミングのうち、有効に扱われる信号遷移タイミングをいう。例えば、デューティ比５０％の方形波クロック信号を用いるに当たり、この信号の立ち上がりのタイミングを用いて何らかの動作を行うが、この信号の立ち下がりのタイミングを用いては何の動作も行わない場合には、信号の立ち上がりタイミングと立ち下がりタイミングのうち、この立ち上がりタイミングが有効遷移タイミングとなる。逆に、信号の立ち下がりのタイミングを用いて何らかの動作を行うが、この信号の立ち上がりのタイミングを用いては何の動作も行わない場合には、立ち下がりタイミングが有効遷移タイミングとなる。また、信号の立ち上がりのタイミングを用いて何らかの動作を行う一方、この信号の立ち下がりのタイミングを用いても何らかの動作も行う場合には、立ち上がりタイミングと立ち下がりタイミングの両方が有効遷移タイミングとなる。
【０００７】
また、発振回路における出力クロック信号の発振周波数を、第１位相比較回路ないし第ｎ位相比較回路の比較結果に基づいて変化させうる構成としては、位相比較回路の比較結果に基づき発振回路の発信周波数が変化させ、ＰＬＬ制御を行いうるいずれの構成を採用しても良い。例えば、発振回路として電圧制御発振回路（ＶＣＯ）を用い、比較結果をチャージポンプ、ローパスフィルタ経由して、このＶＣＯに入力する公知の構成を用いることができる。また、位相比較回路としては、いわゆるリニア方式の位相比較回路のほか、いわゆるバイナリ方式の位相比較回路を用いることもでき、これに伴って、発振回路の発信周波数を変化させうるようにする回路構成も適宜選択することができる。
【０００８】
さらに、請求項１に記載の逓倍ＰＬＬ回路であって、前記第１分周器ないし第ｎ分周器は、同じ分周比１／Ｍ（Ｍは２以上の整数）を有し、前記第１分周信号の有効遷移タイミングから前記第ｊ分周信号（ｊは２〜ｎの整数）の有効遷移タイミングまでの期間に、前記発振回路から出力される前記出力クロック信号のパルス数をＰｊヶとしたとき、前記第１基準クロック信号を基準としたときの第ｊ基準クロック信号の位相遅れがＰｊ／Ｍ周期分である逓倍ＰＬＬ回路とすると良い。
【０００９】
本発明の逓倍ＰＬＬ回路では、第１〜第ｎ分周器は、いずれも同じ分周比１／Ｍを有する。しかも、第１分周信号の有効遷移タイミングから第ｊ分周信号の有効遷移タイミングまでの期間に発振回路から出力される出力クロック信号のパルス数（Ｐｊ）と、第１基準クロック信号を基準としたときの第ｊ基準クロック信号の位相遅れ（Ｐｊ／Ｍ周期）とを、適切な関係にしてあるので、いつも正確にＰＬＬ制御を行うことができる。
【００１０】
さらに、請求項２に記載の逓倍ＰＬＬ回路であって、この逓倍ＰＬＬ回路への電源投入後、前記発振回路からの出力クロック信号の出力開始を待って、前記基準クロック信号生成回路からの前記第１基準クロック信号の有効遷移タイミングで、前記第１分周器を１回のみリセットし、残る第２〜第ｎ分周器について、上記第１分周器のリセットの後に前記発振回路から出力される前記出力クロック信号のパルス数が前記Ｐｊヶとなるタイミングで、前記第ｊ分周器を各々１回のみリセットする分周器初期リセット手段を有する逓倍ＰＬＬ回路とすると良い。
【００１１】
本発明の逓倍ＰＬＬ回路では、分周器初期リセット手段を有するため、この逓倍ＰＬＬ回路の電源投入後に、各分周器（第１〜第ｎ分周器）を適切なタイミングでリセットできる。このため、それ以降に、前述したように、第１分周信号の有効遷移タイミングから第ｊ分周信号の有効遷移タイミングまでの期間に、発振回路から出力される出力クロック信号のパルス数がＰｊヶとなるような関係を保つことができる。
【００１２】
あるいは、請求項１に記載の逓倍ＰＬＬ回路であって、前記第１分周器ないし第ｎ分周器は、同じ分周比１／Ｍ（Ｍは２以上の整数）を有し、前記第１分周信号の有効遷移タイミングから第ｊ分周信号（ｊは２〜ｎの整数）の有効遷移タイミングまでの期間に、前記発振回路から出力される出力クロック信号のパルス数が、Ｍ・（ｊ−１）／ｎヶであり、前記第１基準クロック信号を基準としたときの第ｊ基準クロック信号の位相遅れが、（ｊ−１）／ｎ周期分である逓倍ＰＬＬ回路としても良い。
【００１３】
本発明の逓倍ＰＬＬ回路では、第１〜第ｎ分周器は、いずれも同じ分周比１／Ｍを有する。しかも、第１分周信号の有効遷移タイミングから第ｊ分周信号の有効遷移タイミングまでの期間に発振回路から出力される出力クロック信号のパルス数をＭ・（ｊ−１）／ｎヶとし、第１基準クロック信号を基準としたときの第ｊ基準クロック信号の位相遅れを（ｊ−１）／ｎ周期分としている。例えば、Ｍ＝１０２４，ｎ＝８とした場合、第１分周信号の有効遷移タイミングから第ｊ分周信号の有効遷移タイミングまでの期間に発振回路から出力される出力クロック信号のパルス数を、１２８ヶ，２５６ヶ，３８４ヶ，…とする。また、第１基準クロック信号を基準としたときの第ｊ基準クロック信号の位相遅れを、１／８周期，２／８周期，３／８周期…とする。このようにすることで、第ｊ分周信号と第ｊ基準クロック信号とを適切な関係となるので、レファレンスクロック信号を基準として、正確にＰＬＬ制御を行うことができる。特に、本発明の逓倍ＰＬＬ回路では、レファレンスクロック信号の１周期の間に均等にｎ回、つまり１／ｎ周期毎にＰＬＬ制御を行うことができるので、特にジッタを均等に抑制することができる。
【００１４】
さらに、請求項４に記載の逓倍ＰＬＬ回路であって、この逓倍ＰＬＬ回路への電源投入後、前記発振回路からの出力クロック信号の出力開始を待って、前記基準クロック信号生成回路からの前記第１基準クロック信号の有効遷移タイミングで、前記第１分周器を１回のみリセットし、残る第２〜第ｎ分周器について、上記第１分周器のリセットの後に前記発振回路から出力される前記出力クロック信号のパルス数が前記Ｍ・（ｊ−１）／ｎヶとなるタイミングで、前記第ｊ分周器を各々１回のみリセットする分周器初期リセット手段を有する逓倍ＰＬＬ回路とすると良い。
【００１５】
本発明の逓倍ＰＬＬ回路では、分周器初期リセット手段を有するため、この逓倍ＰＬＬ回路の電源投入後に、各分周器（第１〜第ｎ分周器）を適切なタイミングでリセットできる。このため、それ以降に、前述したように、第１分周信号の有効遷移タイミングから第ｊ分周信号の有効遷移タイミングまでの期間に、発振回路から出力される出力クロック信号のパルス数がＭ・（ｊ−１）／ｎヶとなるような関係を保たせ、各分周器（第１〜第ｎ分周器）の分周タイミングを均等にセットすることができる。
例えば、Ｍ＝１０２４，ｎ＝８とした場合、出力クロック信号のパルス数が、１２８ヶ，２５６ヶ，３８４ヶ，…となるタイミングで、第２，第３，…第ｎ分周器を各々１回のみリセットする。このため、それ以降に、第１分周信号の有効遷移タイミングから第ｊ分周信号の有効遷移タイミングまでの期間に、発振回路から出力される出力クロック信号のパルス数が、１２８ヶ，２５６ヶ，３８４ヶ，…となるような関係を保たせることができる。
【００１６】
さらに、請求項５に記載の逓倍ＰＬＬ回路であって、前記分周器初期リセット手段は、前記第１基準クロック信号の有効遷移タイミングで、前記第１分周器と共にリセットされる分周比１／（Ｍ／ｎ）のリセット用分周器と、このリセット用分周器の分周信号に合わせて、前記第２〜第ｎ分周器のリセットを順次行う順次リセット手段と、を含む逓倍ＰＬＬ回路とすると良い。
【００１７】
本発明の逓倍ＰＬＬ回路では、分周器初期リセット手段に、リセット用分周器と順次リセット手段とを有している。第１分周器と共にリセットされるこのリセット用分周器の分周信号を用いれば、出力クロック信号のパルス数が、（Ｍ／ｎ）ヶとなる毎に、このリセット用分周器から分周信号が得られる。そこで、この分周信号を用いて第２〜第ｎ分周器を順にリセットすることで、それ以降、第１分周信号の有効遷移タイミングから第ｊ分周信号の有効遷移タイミングまでの期間に、発振回路から出力される出力クロック信号のパルス数がＭ・（ｊ−１）／ｎヶとなるような関係を保たせることができる。
例えば、Ｍ＝１０２４，ｎ＝８とした場合、分周比１／１２８のリセット用分周器を用いることで、出力クロック信号のパルス数が１２８ヶとなる毎に、このリセット用分周器から分周信号が得られる。従って、この分周信号を用いて、第２〜第ｎ分周器を順にリセットすれば、それ以降に、第１分周信号の有効遷移タイミングから第ｊ分周信号の有効遷移タイミングまでの期間に、発振回路から出力される出力クロック信号のパルス数が、１２８ヶ，２５６ヶ，３８４ヶ，…となるような関係を保たせることができる。
【００１８】
さらに、請求項１〜請求項６のいずれか１項に記載の逓倍ＰＬＬ回路であって、前記発振回路は、電圧制御発振回路であり、前記第１位相比較回路ないし第ｎ位相比較回路の各比較結果のうち、第１アップ信号ないし第ｎアップ信号を加算するアップ信号加算回路と、第１ダウン信号ないし第ｎダウン信号を加算するダウン信号加算回路と、上記加算されたアップ信号と、上記加算されたダウン信号とを入力するチャージポンプと、上記チャージポンプの出力信号を平滑化し、平滑化出力を上記電圧制御発振回路に入力するローパスフィルタと、を備える逓倍ＰＬＬ回路とすると良い。
【００１９】
本発明の逓倍ＰＬＬ回路では、第１位相比較回路ないし第ｎ位相比較回路の各比較結果のうち、各々のアップ信号を加算するアップ信号加算回路と、各々のダウン信号を加算するダウン信号加算回路とを備えるので、チャージポンプ、ローパスフィルタ、及び電圧制御発振回路を備える公知のＰＬＬ回路の部品（部分）をそのまま用いることができる。
【００２０】
さらに、請求項１〜請求項７のいずれか１項に記載の逓倍ＰＬＬ回路であって、前記基準クロック信号生成回路は、前記レファレンスクロック信号を遅延させて、前記第１基準クロック信号ないし第ｎ基準クロック信号を生成するディレイロックドループ回路である逓倍ＰＬＬ回路とすると良い。
【００２１】
第１〜第ｎ基準クロック信号の相互間に生じさせる位相差（遅延時間）の精度は、出力クロック信号のジッタ等に大きく影響する。本発明の逓倍ＰＬＬ回路では、基準クロック信号生成回路として、遅延時間を精度良く制御できるディレイロックドループ回路（ＤＬＬ回路）を用いたので、第１〜第ｎ基準クロック信号の相互間に生じさせる位相差を高精度に制御できるから、第１〜第ｎ基準クロック信号を生成することによって生じる出力クロック信号のジッタ等を抑制することができる。
【００２２】
さらに他の解決手段は、発振回路をＰＬＬ制御して、入力されたレファレンスクロック信号を逓倍した出力クロック信号を出力する逓倍ＰＬＬ回路であって、同じ分周比を有し上記出力クロック信号を分周するｎヶ（ｎは２以上の整数）の分周器と、これらの分周器とそれぞれ対を成すｎヶの位相比較回路と、上記レファレンスクロック信号を用いて、互いに位相の異なるｎ種の基準クロック信号を生成する基準クロック信号生成回路と、を含み、各位相比較回路において、この位相比較回路と上記対を成す分周器からの分周信号と上記ｎ種の基準クロック信号のうちのいずれかとの位相比較により位相比較結果を得、この位相比較結果を用いて、上記レファレンスクロック信号の１周期の期間毎にｎ回ずつ、上記発振回路に対しＰＬＬ制御を行うように構成してなる逓倍ＰＬＬ回路である。
【００２３】
本発明の逓倍ＰＬＬ回路では、ｎヶの分周器と、ｎヶの位相比較回路と、ｎ種の基準クロック信号を生成する基準クロック信号生成回路とを備え、発振回路における出力クロック信号の発振周波数が、ｎヶの位相比較回路の比較結果に基づいて、変化するように構成されてなる。このため、この逓倍ＰＬＬ回路では、レファレンスクロック信号の１周期に１回の割合でＰＬＬ制御が行われるのではなく、１周期にｎ回の割合でＰＬＬ制御を行うことができる。従って、相対的に頻繁にＰＬＬ制御が行われるから、出力クロック信号のジッタを低減させることができる。また、頻繁にＰＬＬ制御を行うので、電源投入後などにおいて、早期にＰＬＬ制御によるロック状態となし得るから、ロックアップタイムも短縮できる。
【００２４】
さらに、他の解決手段は、入力されたレファレンスクロック信号を逓倍した出力クロック信号を出力する逓倍ＰＬＬ回路であって、発振回路と、上記レファレンスクロック信号の１周期の期間毎に２以上の所定回ずつ、上記発振回路に対しＰＬＬ制御を行う多重制御回路と、を備える逓倍ＰＬＬ回路である。
【００２５】
本発明の逓倍ＰＬＬ回路では、レファレンスクロック信号の１周期に１回の割合でＰＬＬ制御が行われるのではなく、１周期に２以上の所定回の割合でＰＬＬ制御が行われる。従って、相対的に頻繁にＰＬＬ制御が行われるから、出力クロック信号のジッタを低減させることができる。また、頻繁にＰＬＬ制御を行うので、電源投入後などにおいて、早期にＰＬＬ制御によるロック状態となし得るから、ロックアップタイムも短縮できる。
【００２６】
【発明の実施の形態】
本発明の実施の形態を、図２〜図７を参照しつつ説明する。なお本実施形態において、理解容易のため、ｎ＝８、Ｍ＝１０２４とした場合の例を合わせて示すことがある。
図２は、本実施形態にかかる逓倍ＰＬＬ回路１の概略構成を示すブロック図である。本実施形態の逓倍ＰＬＬ回路１は、リファレンスクロック信号ＳＲを逓倍（逓倍数Ｍ）してより周波数の高い出力クロック信号ＳＴを出力する。この逓倍ＰＬＬ回路１は、多重制御回路２とこれによって制御される発振回路３とを有している。多重制御回路２は、レファレンスクロック信号ＳＲの１周期の期間内に、発振回路３に対して、ｎ回のＰＬＬ制御を行うように構成されている。即ち、前記した従来の逓倍ＰＬＬ回路１００では、レファレンスクロック信号ＳＲの１周期の期間内には、１回しかＰＬＬ制御することができなかったのに対し、この逓倍ＰＬＬ回路１では、同じ期間内にｎ回ＰＬＬ制御を行うことができる。このため、出力クロック信号ＳＴのジッタを抑制することができる。また、電源投入後などにおいて、より早期にＰＬＬ制御された出力クロック信号を出力することができるようになる。つまりロックアップタイムも短縮できる。
【００２７】
次いで、この逓倍ＰＬＬ回路１の構成について、図３を参照して説明する。逓倍ＰＬＬ回路１のうち、一点鎖線で示す多重制御回路２は、チャージポンプ２０，ＬＰＦ３０、ｎヶの第１〜第ｎ分周器５１〜５ｎ、ｎヶの第１〜第ｎ位相比較回路１１〜１ｎ、ディレイロックドロープ回路（以下、単にＤＬＬともいう）６０、加算回路７１，７２から構成されている。また、発振回路３は、ＬＰＦ３０の電圧出力によってその発信周波数が変化するＶＣＯ４０である。
【００２８】
ここで、ＤＬＬ６０は、レファレンスクロック信号ＳＲが入力されると、これを所定期間遅延させ、互いに位相の異なるｎ種の第１〜第ｎ基準クロック信号ＳＢ１〜ＳＢｎを生成する回路である。具体的には、図４に示すように、ＤＬＬ６０は、第１基準クロック信号ＳＢ１を生成するとともに、第１基準クロック信号ＳＢ１に対して１／ｎ周期分遅れた第２基準クロック信号ＳＢ２を生成し、第１基準クロック信号ＳＢ１に対して（ｎ−１）／ｎ周期分遅れた第ｎ基準クロックを生成する。このように、ＤＬＬ６０は、第１基準クロック信号ＳＢ１に対して、（ｊ−１）／ｎ周期分遅れた第ｊ基準クロックＳＢｊ（ｊは２〜ｎの整数）を生成する回路である。例えば、ｎ＝８とした場合、１／８周期分、２／８周期分、…、７／８周期分遅れた第２〜第８基準クロックＳＢ２〜ＳＢ８を生成する。上記説明から判るように、本実施形態では、或る基準クロック信号とこれと隣り合う番号の基準クロック信号との位相差は、いずれも１／ｎ周期分（例えば１／８周期分）なっている。
また、このＤＬＬ６０は、詳述しないが、公知のディレイロックドループ制御によって、各基準クロック信号ＳＢ１〜ＳＢｎは、それぞれ高精度に遅延時間、従って位相遅れが制御されている。
なお、本実施形態では、各基準クロック信号ＳＢ１等の信号遷移タイミングのうち、図４に矢印↑で示すように、信号の立ち上がりタイミングのみを用いる。従って、本実施形態では、各基準クロック信号ＳＢ１等の有効遷移タイミングは、信号の立ち上がりタイミングのみである。
【００２９】
一方、ｎヶの第１〜第ｎ分周器５１〜５ｎは、いずれも同じ分周比１／Ｍ（例えば、１／１０２４）を有し、出力クロック信号ＳＴを分周して、第１〜第ｎ分周信号ＳＤ１〜ＳＤｎをそれぞれ出力する。第１〜第ｎ分周信号ＳＤ１〜ＳＤｎは、各分周器５１〜５ｎに入力される出力クロック信号ＳＴのパルス数がＭヶ（例えば１０２４ヶ）となる毎に、立ち上がるように変化（信号遷移）する。
さらに、具体的には、図５に示すように、第２分周信号ＳＤ２は、第１分周信号ＳＤ１の立ち上がりタイミングに対して出力クロック信号ＳＴのパルス数Ｐ２＝Ｍ／ｎヶ分遅れて立ち上がる。また、第ｎ分周信号ＳＢｎは、第１分周信号ＳＤ１の立ち上がりタイミングに対して出力クロック信号ＳＴのパルス数Ｐｎ＝（ｎ−１）・Ｍ／ｎヶ分遅れて立ち上がる。
【００３０】
このように、第ｊ分周信号ＳＢｊ（ｊは２〜ｎの整数）は、第１分周信号ＳＤ１の立ち上がりタイミングに対して出力クロック信号ＳＴのパルス数Ｐｊ＝（ｊ−１）・Ｍ／ｎヶ分遅れて立ち上がる。例えば、ｎ＝８、Ｍ＝１０２４とすると、Ｐ２＝１２８ヶ、Ｐ３＝２５６ヶ、…、Ｐ８＝８９６ヶとなる。換言すると、上記説明から判るように、本実施形態では、或る分周信号とこれと隣り合う番号の分周信号とは、出力クロック信号ＳＴのパルス数で、いずれもＭ／ｎヶ分（例えば、１０２４／８＝１２８ヶ分）ずれている。
なお、本実施形態では、各分周信号ＳＤ１等の信号遷移タイミングのうち、図５に矢印↑で示すように、信号の立ち上がりタイミングのみを用いる。従って、本実施形態では、各分周信号ＳＤ１等の有効遷移タイミングは、信号の立ち上がりタイミングのみである。
【００３１】
さらに、図３に示すように、第１位相比較回路１１には、対をなす第１分周器５１からの第１分周信号ＳＤ１と第１基準クロック信号ＳＢ１とが入力される。また、第ｎ位相比較回路１ｎには、対を成す第ｎ分周器からの第ｎ分周信号ＳＤｎと第ｎ基準クロック信号ＳＢｎとが入力される。このように、入力第ｉ位相比較回路１ｉには、それぞれ、第ｉ基準クロック信号ＳＢｉと第ｉ分周信号ＳＤｉ（ｉは１〜ｎの整数）が入力される。
【００３２】
また、第１位相比較回路１１は公知の位相／周波数比較器であり、入力された第１基準クロック信号ＳＢ１の立ち上がりタイミング（有効遷移タイミング）を基準として、入力された第１分周信号ＳＤ１の立ち上がりタイミング（有効遷移タイミング）との位相差に相当する比較結果を出力する。具体的には、第１基準クロック信号ＳＢ１に対して、第１分周信号ＳＤ１が遅れ位相の場合には、位相遅れに相当する期間ハイレベルとなる第１アップ信号ＳＰ１ｕを出力する。逆に、第１基準クロック信号ＳＢ１に対して、第１分周信号ＳＤ１が進み位相の場合には、位相進みに相当する期間ハイレベルとなる第１ダウン信号ＳＰ１ｄを出力する（図６参照）。
【００３３】
他の位相比較回路１２〜１ｎも同様である。即ち、入力された基準クロック信号ＳＢ２等の立ち上がりタイミングを基準として、入力された第２分周信号ＳＤ２等の立ち上がりタイミングとの位相差に相当するアップ信号ＳＰ２ｕ〜ＳＰｎｕあるいはダウン信号ＳＰ２ｄ〜ＳＰｎｄを出力する。
【００３４】
これらの位相比較の様子を図６に示す。但し、図６に示す出力クロック信号ＳＴは、第１基準クロック信号ＳＢ１等に比較して十分高い周波数を有することを示すために記載したに過ぎず、信号遷移タイミングと第１分周信号ＳＤ１等の立ち上がりタイミングとの関係や逓倍数Ｍなどについては正確に記載していない点に留意されたい。
【００３５】
図６において右側に示すように、矢印↑で示す第１基準クロック信号ＳＢ１の立ち上がりタイミングに対して、同じく矢印↑で示す第１分周信号ＳＤ１の立ち上がりタイミングが遅れる場合には、その遅れ分のパルス幅を持つ第１アップ信号ＳＰ１ｕが出力される。一方、図６中左側に示すように、矢印↑で示す第１基準クロック信号ＳＢ１の立ち上がりタイミングに対して、同じく矢印↑で示す第１分周信号ＳＤ１の立ち上がりタイミングが早い（進む）場合には、その進み分のパルス幅を持つ第１ダウン信号ＳＰ１ｄが出力される。なお、本実施形態の位相比較回路１１等では、比較する第１基準クロック信号ＳＢ１等の立ち上がりタイミングと第１分周信号ＳＤ１等の立ち上がりタイミングとが一致する場合には、ごく短い第１アップ信号ＳＰ１ｄ等と第１ダウン信号ＳＰ１ｄ等とが出力されるようになっている。図６中右側に、第２アップ信号ＳＰ２ｄと第２ダウン信号ＳＰ２ｄで、このような場合を例示するので参照されたい。
【００３６】
次いで、これらの位相比較の結果を加算回路７１，７２で加算する。具体的には、第１〜第ｎアップ信号ＳＰ１ｕ〜ＳＰｎｕを加算回路７１で加算して、アップ信号ＵＰを生成する。また、第１〜第ｎダウン信号ＳＰ１ｄ〜ＳＰｎｄを加算回路７２で加算して、ダウン信号ＤＯＷＮを生成する。
その後は、前述した公知の逓倍ＰＬＬ回路１００と同様にする。即ち、チャージポンプ２０から、アップ信号ＵＰおよびダウン信号ＤＯＷＮに応じた電流を出力させ、これをＬＰＦ３０で積分（平滑化）して電圧出力とする。この電圧出力をＶＣＯ４０に入力することにより、これに応じた周波数の出力クロック信号ＳＴを出力する。
【００３７】
例えば、出力クロック信号ＳＴの周波数が若干低かったために、第１分周信号ＳＤ１の立ち上がりタイミングが、第１基準クロック信号ＳＢ１の立ち上がりタイミングより若干遅れた場合には、第１アップ信号ＳＰ１ｕが出力され、結局，ＶＣＯ４０は、その周波数を若干上げるように制御される。すると、各分周信号と各基準クロック信号との位相差は、進み方向に変化することになる。逆の場合には、第１ダウン信号ＳＰ１ｄが出力され、ＶＣＯ４０の周波数を下げるように制御される。すると、各分周信号と各基準クロック信号との位相差は、遅れ方向に変化することになる。このようにして、位相差が小さくなり、常に出力クロック信号ＳＴの周波数が、適切な値となるようにＰＬＬ制御される。しかも、第１〜第ｎ分周器５１〜５ｎは、出力クロック信号ＳＴを分周比（１／Ｍ）で分周する。かくして、レファレンスクロック信号ＳＲに対して、分周比（１／Ｍ）の逆数である逓倍数Ｍ（例えば１０２４倍）を有する出力クロック信号ＳＴが出力される。
【００３８】
さらに、本実施形態の逓倍ＰＬＬ回路１では、図６に示すアップ信号ＵＰ及びダウン信号ＤＯＷＮを参照すれば容易に理解できるように、レファレンスクロック信号ＳＲ及びこれを遅延させた第１〜第ｎ基準クロック信号ＳＢ１〜ＳＢｎの１周期毎に、ｎ回ずつ位相比較される。そして、各回の比較結果により、出力クロック信号ＳＴが、その都度ＰＬＬ制御される。つまり、出力クロック信号ＳＴは、レファレンスクロック信号ＳＲの１周期毎に、ｎ回（例えば８回）ずつＰＬＬ制御されるから、その周波数が、より高精度に維持されることになる。このため、出力クロック信号ＳＴのジッタを低減させることができる。
特に、本実施形態では、ＤＬＬ６０で、第１〜第ｎ基準クロック信号ＳＢ１〜ＳＢｎを、１／ｎ周期ずつずらして生成した。一方、第１〜第ｎ分周器５１〜５ｎでは、第１〜第ｎ分周信号ＳＤ１〜ＳＤｎを、出力クロック信号ＳＴのパルス数で、Ｍ／ｎヶ分ずつずらして発生させるようにしている。このため、出力クロック信号ＳＴに対するＰＬＬ制御のタイミングが均等になり、ジッタも均等に低減できる。
【００３９】
また、第１〜第ｎ分周器５１〜５ｎの第１〜第ｎ分周信号ＳＤ１〜ＳＤｎは、以下の関係にされていること、即ち、第ｊ分周信号ＳＢｊ（ｊは２〜ｎの整数）は、第１分周信号ＳＤ１の立ち上がりタイミングに対して出力クロック信号ＳＴのパルス数Ｐｊ＝（ｊ−１）・Ｍ／ｎヶ分遅れて立ち上がることは、既に説明した。各分周器５１〜５ｎをこのような関係とするため、本実施形態の逓倍ＰＬＬ回路１では、分周器初期リセット回路８０を備えている。図７を参照して、この分周器初期リセット回路８０及びリセット方法について説明する。
【００４０】
分周器初期リセット回路８０は、リセット用分周器８１、スイッチ制御回路８２、リセットスイッチ９０、及びｎ−１ヶの選択スイッチ９２〜９ｎとを含む。このうち、リセット用分周器８１は、分周比１／（Ｍ／ｎ）を有する分周器である。例えば、ｎ＝８、Ｍ＝１０２４とすると、分周比１／１２８の分周器である。つまり、リセット用分周器８１は、出力クロック信号ＳＴのパルス数で、Ｍ／ｎヶ（例えば１２８ヶ）カウントする毎に、その分周信号であるリセット信号ＳＳが、立ち上がりタイミングとなるように変化する。また、スイッチ制御回路８２は、次述するように、リセットスイッチ９０、及び選択スイッチ９２〜９ｎのオンオフを制御する。リセットスイッチ９０は、スイッチ制御回路８２の指示により、第１分周器５１のリセット端子５１Ｒとリセット用分周器８１のリセット端子８１Ｒへの第１基準クロック信号ＳＢ１の入力をオン・オフするスイッチである。また、選択スイッチ９２〜９ｎは、スイッチ制御回路８２の指示により、第２〜第ｎ分周器５２〜５ｎ端子のリセット端子５２Ｒ〜５ｎＲへの、リセット用分周器８１の分周信号であるリセット信号ＳＳの入力を、それぞれオン・オフするスイッチである。
【００４１】
スイッチ制御回路８２は、逓倍ＰＬＬ回路１への電源供給が開始され、ＶＣＯ４０から出力クロック信号ＳＴが出力された後に、リセットスイッチ９０をオンさせて、ＤＬＬ６０からの第１基準クロック信号ＳＢ１をリセット端子５１Ｒとリセット用分周器８１のリセット端子８１Ｒに入力し、第１基準クロック信号ＳＢ１の立ち上がりタイミングを用いて１回だけ、第１分周器５１とリセット用分周器８１とをリセットする。これにより、第１基準クロック信号ＳＢ１の立ち上がりタイミングに合わせて、第１分周器５１及びリセット用分周器８１において、出力クロック信号ＳＴの分周が開始される。なお、リセット後には、リセットスイッチ９０をオフさせる。
【００４２】
リセット用分周器８１で計数された出力クロック信号ＳＴのパルス数がＭ／ｎヶ（例えば１２８ヶ）となると、このリセット用分周器８１から出力されるリセット信号ＳＳは、立ち上がりタイミングとなる。そこで、スイッチ制御回路８２は、予め選択スイッチ９２のみをオンさせておく。すると、リセット信号ＳＳの立ち上がりタイミングで第２分周器５２がリセットされる。つまり、第１分周器５１がリセットされてから、出力クロック信号ＳＴのパルス数Ｍ／ｎヶ分だけ遅れて第２分周器５２がリセットされる。かくして、第２分周信号ＳＤ２が、第１分周信号ＳＤ１に対して、出力クロック信号ＳＴのパルス数でＭ／ｎヶ（例えば１２８ヶ）分遅れるように設定できたことになる。その後、スイッチ制御回路８２は、選択スイッチ９２をオフさせる。
【００４３】
さらに、リセット用分周器８１で計数された出力クロック信号ＳＴのパルス数がＭ／ｎヶ（例えば１２８ヶ）となると、このリセット用分周器８１から出力されるリセット信号ＳＳは、再び立ち上がりタイミングとなる。そこで、スイッチ制御回路８２は、これよりも若干前に予め選択スイッチ９３のみをオンさせておく。すると、リセット信号ＳＳの立ち上がりタイミングで、第３分周器５３がリセットされる。かくして、第２分周信号ＳＤ２と第３分周信号ＳＤ３とは、出力クロック信号ＳＴのパルス数でＭ／ｎヶ（例えば１２８ヶ）分ずれるように設定できたことになる。従って、第３分周信号ＳＤ３が、第１分周信号ＳＤ１に対して、出力クロック信号ＳＴのパルス数で２Ｍ／ｎヶ（例えば２５６ヶ）分遅れるように設定できたことになる。その後、スイッチ制御回路８２は、選択スイッチ９３をオフさせる。
【００４４】
かくして、順に第２〜第ｎ分周器５２〜５ｎを順次リセットすることにより、前述したように、第ｊ分周信号ＳＢｊ（ｊは２〜ｎの整数）が第１分周信号ＳＤ１の立ち上がりに対して出力クロック信号ＳＴのパルス数Ｐｊ＝（ｊ−１）・Ｍ／ｎヶ分遅れて立ち上がるように、第ｊ分周器５ｊ（第２〜第ｎ分周器５２〜５ｎ）が設定できる。例えば、ｎ＝８、Ｍ＝１０２４とすると、Ｐ２＝１２８、Ｐ３＝２５６、…、Ｐ８＝８９６となる。各分周器５１〜５ｎの分周出力のずれは、各分周器５１〜５ｎがリセットされない限り変わらないから、このようにして、各分周器５１〜５ｎの分周タイミングを設定することで、これ以降、適切にＰＬＬ制御を行うことができる。
【００４５】
以上において、本発明を実施形態に即して説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、適宜変更して適用できることはいうまでもない。
例えば、第１〜第ｎ位相比較回路１１〜１ｎとして、入力された基準クロック信号ＳＢ１等と分周信号ＳＤ１等とを比較し、これらの位相差に相当するパルス幅を有するアップ信号ＳＰ１ｕ等あるいはダウン信号ＳＰ１ｄ等を出力する、いわゆる位相／周波数比較器を用いた例を示した。しかし、入力された２信号の排他的論理和を出力する位相比較器を用いることもできる。この場合にはチャージポンプは不要である。また、これらのように位相差信号のパルス幅を位相差に応じて変化させるリニア方式の位相比較器のみならず、入力される２信号の位相のどちらが早いかだけを判別して位相差を２値のみで示すバイナリ方式の位相比較器を用い、アップ・ダウンカウンタを介してチャージポンプに入力する構成を採用することもできる。
また、ＶＣＯ４０には、公知の回路構成を用いることができ、例えば、奇数段の反転増幅器の入出力をループ状に接続したリング発振器や、差動増幅器を複数段接続したリング発振器などを用いることができる。
【００４６】
また、上記実施形態では、分周器初期リセット回路８０として、リセット用分周器８１、スイッチ制御回路８２、リセットスイッチ９０のほか、各分周器５２〜５ｎをリセットするため、スイッチ制御回路８２により順次オンオフする選択スイッチ９２〜９ｎを備えるものを示した。しかし、このような構成に限らず、リセット用分周器８１のリセット信号ＳＳの立ち上がりタイミング毎に各分周器５２〜５ｎを順次リセットできるように構成された回路を用いれば良い。例えば、ｎ−１ヶのフリップフロップを隣のフリップフロップの出力を入力とするように接続して、ｎ−１ビットのシフトレジスタを構成し、各ビットの出力を各分周器５２〜５ｎのリセット端子５２Ｒ〜５ｎＲにそれぞれ入力するようにしておく。そして、初期値を１としたデータを、リセット用分周器８１のリセット信号ＳＳをクロック信号として、出力クロック信号ＳＴのパルス数で・Ｍ／ｎヶ分毎にデータを順次シフトさせることで、各分周器５２〜５ｎを順次リセットしても良い。
【図面の簡単な説明】
【図１】従来の逓倍ＰＬＬ回路の構成を示すブロック図である。
【図２】実施形態にかかる逓倍ＰＬＬ回路の概略構成を示すブロック図である。
【図３】実施形態にかかる逓倍ＰＬＬ回路の構成を示すブロック図である。
【図４】第１〜第ｎ基準クロック信号の変化を示すタイムチャートである。
【図５】第１〜第ｎ分周信号の変化を示すタイムチャートである。
【図６】実施形態にかかる逓倍ＰＬＬ回路の位相比較に関するタイムチャートである。
【図７】実施形態にかかり、分周器初期リセット手段を含む逓倍ＰＬＬ回路の構成を示すブロック図である。
【符号の説明】
１ 逓倍ＰＬＬ回路
２ 多重制御回路
３ 発振回路
１１〜１ｎ 第１〜第ｎ位相比較回路
２０ チャージポンプ
３０ ローパスフィルタ（ＬＰＦ）
４０ 電圧制御発振回路（ＶＣＯ）
５１〜５ｎ 第１〜第ｎ分周器
６０ ディレイロックドループ回路（ＤＬＬ）
７１，７２ 加算回路
８０ 分周器初期リセット回路（分周器初期リセット手段）
８１ リセット用分周器
８２ スイッチ制御回路（順次リセット手段）
９０ リセットスイッチ
９２〜９ｎ 選択スイッチ（順次リセット手段）
ＳＲ レファレンスクロック信号
ＳＴ 出力クロック信号
ＳＢ１〜ＳＢｎ 第１〜第ｎ基準クロック信号
ＳＰ１ｕ〜ＳＰｎｕ 第１〜第ｎアップ信号
ＳＰ１ｄ〜ＳＰｎｄ 第１〜第ｎダウン信号
ＳＤ１〜ＳＤｎ 第１〜第ｎ分周信号
ＳＳ リセット信号（リセット用分周器の分周信号）
ＵＰ アップ信号
ＤＯＷＮ ダウン信号
５１Ｒ〜５ｎＲ，８１Ｒ リセット端子
【発明の属する技術分野】
本発明は、入力されたレファレンスクロック信号を逓倍した周波数を有する出力クロック信号に変換する逓倍ＰＬＬ回路に関する。
【０００２】
【関連技術】
入力されたレファレンスクロック信号を用い、これを逓倍した周波数を有する出力クロック信号に変換する逓倍ＰＬＬ回路が知られている。このような逓倍ＰＬＬ回路としては、例えば、図１に示すように、位相比較回路１１０、チャージポンプ１２０、ローパスフィルタ（以下単に、ＬＰＦともいう）１３０、電圧制御発振回路（以下単に、ＶＣＯともいう）１４０、及び分周器１５０を有する逓倍ＰＬＬ回路１００が知られている。この逓倍ＰＬＬ回路１００では、分周器１００の分周信号ＳＤとレファレンスクロック信号ＳＲとの位相を位相比較回路１１０で比較し、位相比較結果であるアップ信号およびダウン信号に応じた電流をチャージポンプ１２０から出力させ、これをＬＰＦ１３０で積分して電圧出力とする。この電圧出力をＶＣＯ１４０に入力することにより、これに応じた周波数の出力クロック信号ＳＴを出力する。分周器１５０は出力クロック信号ＳＴを分周する。かくして、レファレンスクロック信号ＳＲに対して、分周比（１／Ｍ）の逆数である逓倍数Ｍを有する出力クロック信号ＳＴが出力される。また、この出力クロック信号ＳＴは、レファレンスクロック信号ＳＲの１周期毎に１回ずつ位相比較してＰＬＬ制御を行うことで、その周波数精度が維持されることになる。
【０００３】
【発明が解決しようとする課題】
しかしながら、上述したように、レファレンスクロック信号ＳＲの周期毎に位相比較してＰＬＬ制御を行うので、逓倍数Ｍが大きな値（例えば数１００倍〜数１０００倍）になると、出力クロック信号のパルス数で言えば、例えば１０２４パルス毎に１回、位相比較を行ってＰＬＬ制御が行われることとなり、出力クロック信号のジッタが大きくなりがちである。また、ロックアップタイムも増加する。
本発明は、かかる問題点に鑑みてなされたものであって、簡単な構成で、ジッタを抑制でき、ロックアップタイムも短縮できる逓倍ＰＬＬ回路を提供することを目的とする。
【０００４】
【課題を解決するための手段、作用及び効果】
しかしてその解決手段は、出力クロック信号を出力する発振回路と、上記出力クロック信号を分周して第１分周信号ないし第ｎ分周信号（ｎは２以上の整数）を各々出力する第１分周器ないし第ｎ分周器であって、出力する上記第１分周信号ないし第ｎ分周信号の有効遷移タイミングが互いに異なる第１分周器ないし第ｎ分周器と、入力されたレファレンスクロック信号を用いて、互いに位相の異なるｎ種の第１基準クロック信号ないし第ｎ基準クロック信号を生成する基準クロック信号生成回路と、第ｉ基準クロック信号と第ｉ分周信号（ｉは１〜ｎの整数）との位相を各々比較する第１位相比較回路ないし第ｎ位相比較回路と、を備え、上記発振回路における上記出力クロック信号の発振周波数が、上記第１位相比較回路ないし第ｎ位相比較回路の比較結果に基づいて、変化するように構成されてなる逓倍ＰＬＬ回路である。
【０００５】
本発明の逓倍ＰＬＬ回路は、ｎヶの分周器（第１〜第ｎ分周器）と、ｎヶの位相比較回路（第１〜第ｎ位相比較回路）と、ｎ種の基準クロック信号（第１〜第ｎ基準クロック信号）を生成する基準クロック信号生成回路とを備え、発振回路における出力クロック信号の発振周波数が、ｎヶの位相比較回路の比較結果に基づいて、変化するように構成されてなる。このため、この逓倍ＰＬＬ回路では、レファレンスクロック信号の１周期に１回の割合で位相比較をしＰＬＬ制御が行われるのではなく、１周期にｎ回の割合で位相比較をしてＰＬＬ制御を行うことができる。従って、相対的に頻繁にＰＬＬ制御が行われるから、出力クロック信号のジッタを低減させることができる。また、頻繁にＰＬＬ制御を行うので、電源投入後などにおいて、早期にＰＬＬ制御によるロック状態となし得るから、ロックアップタイムも短縮できる。
【０００６】
なお、本明細書において、有効遷移タイミングとは、信号がレベル反転して、ローレベルからハイレベルへの遷移する（立ち上がる）、あるいは、ハイレベルからローレベルへの遷移する（立ち下がる）信号遷移タイミングのうち、有効に扱われる信号遷移タイミングをいう。例えば、デューティ比５０％の方形波クロック信号を用いるに当たり、この信号の立ち上がりのタイミングを用いて何らかの動作を行うが、この信号の立ち下がりのタイミングを用いては何の動作も行わない場合には、信号の立ち上がりタイミングと立ち下がりタイミングのうち、この立ち上がりタイミングが有効遷移タイミングとなる。逆に、信号の立ち下がりのタイミングを用いて何らかの動作を行うが、この信号の立ち上がりのタイミングを用いては何の動作も行わない場合には、立ち下がりタイミングが有効遷移タイミングとなる。また、信号の立ち上がりのタイミングを用いて何らかの動作を行う一方、この信号の立ち下がりのタイミングを用いても何らかの動作も行う場合には、立ち上がりタイミングと立ち下がりタイミングの両方が有効遷移タイミングとなる。
【０００７】
また、発振回路における出力クロック信号の発振周波数を、第１位相比較回路ないし第ｎ位相比較回路の比較結果に基づいて変化させうる構成としては、位相比較回路の比較結果に基づき発振回路の発信周波数が変化させ、ＰＬＬ制御を行いうるいずれの構成を採用しても良い。例えば、発振回路として電圧制御発振回路（ＶＣＯ）を用い、比較結果をチャージポンプ、ローパスフィルタ経由して、このＶＣＯに入力する公知の構成を用いることができる。また、位相比較回路としては、いわゆるリニア方式の位相比較回路のほか、いわゆるバイナリ方式の位相比較回路を用いることもでき、これに伴って、発振回路の発信周波数を変化させうるようにする回路構成も適宜選択することができる。
【０００８】
さらに、請求項１に記載の逓倍ＰＬＬ回路であって、前記第１分周器ないし第ｎ分周器は、同じ分周比１／Ｍ（Ｍは２以上の整数）を有し、前記第１分周信号の有効遷移タイミングから前記第ｊ分周信号（ｊは２〜ｎの整数）の有効遷移タイミングまでの期間に、前記発振回路から出力される前記出力クロック信号のパルス数をＰｊヶとしたとき、前記第１基準クロック信号を基準としたときの第ｊ基準クロック信号の位相遅れがＰｊ／Ｍ周期分である逓倍ＰＬＬ回路とすると良い。
【０００９】
本発明の逓倍ＰＬＬ回路では、第１〜第ｎ分周器は、いずれも同じ分周比１／Ｍを有する。しかも、第１分周信号の有効遷移タイミングから第ｊ分周信号の有効遷移タイミングまでの期間に発振回路から出力される出力クロック信号のパルス数（Ｐｊ）と、第１基準クロック信号を基準としたときの第ｊ基準クロック信号の位相遅れ（Ｐｊ／Ｍ周期）とを、適切な関係にしてあるので、いつも正確にＰＬＬ制御を行うことができる。
【００１０】
さらに、請求項２に記載の逓倍ＰＬＬ回路であって、この逓倍ＰＬＬ回路への電源投入後、前記発振回路からの出力クロック信号の出力開始を待って、前記基準クロック信号生成回路からの前記第１基準クロック信号の有効遷移タイミングで、前記第１分周器を１回のみリセットし、残る第２〜第ｎ分周器について、上記第１分周器のリセットの後に前記発振回路から出力される前記出力クロック信号のパルス数が前記Ｐｊヶとなるタイミングで、前記第ｊ分周器を各々１回のみリセットする分周器初期リセット手段を有する逓倍ＰＬＬ回路とすると良い。
【００１１】
本発明の逓倍ＰＬＬ回路では、分周器初期リセット手段を有するため、この逓倍ＰＬＬ回路の電源投入後に、各分周器（第１〜第ｎ分周器）を適切なタイミングでリセットできる。このため、それ以降に、前述したように、第１分周信号の有効遷移タイミングから第ｊ分周信号の有効遷移タイミングまでの期間に、発振回路から出力される出力クロック信号のパルス数がＰｊヶとなるような関係を保つことができる。
【００１２】
あるいは、請求項１に記載の逓倍ＰＬＬ回路であって、前記第１分周器ないし第ｎ分周器は、同じ分周比１／Ｍ（Ｍは２以上の整数）を有し、前記第１分周信号の有効遷移タイミングから第ｊ分周信号（ｊは２〜ｎの整数）の有効遷移タイミングまでの期間に、前記発振回路から出力される出力クロック信号のパルス数が、Ｍ・（ｊ−１）／ｎヶであり、前記第１基準クロック信号を基準としたときの第ｊ基準クロック信号の位相遅れが、（ｊ−１）／ｎ周期分である逓倍ＰＬＬ回路としても良い。
【００１３】
本発明の逓倍ＰＬＬ回路では、第１〜第ｎ分周器は、いずれも同じ分周比１／Ｍを有する。しかも、第１分周信号の有効遷移タイミングから第ｊ分周信号の有効遷移タイミングまでの期間に発振回路から出力される出力クロック信号のパルス数をＭ・（ｊ−１）／ｎヶとし、第１基準クロック信号を基準としたときの第ｊ基準クロック信号の位相遅れを（ｊ−１）／ｎ周期分としている。例えば、Ｍ＝１０２４，ｎ＝８とした場合、第１分周信号の有効遷移タイミングから第ｊ分周信号の有効遷移タイミングまでの期間に発振回路から出力される出力クロック信号のパルス数を、１２８ヶ，２５６ヶ，３８４ヶ，…とする。また、第１基準クロック信号を基準としたときの第ｊ基準クロック信号の位相遅れを、１／８周期，２／８周期，３／８周期…とする。このようにすることで、第ｊ分周信号と第ｊ基準クロック信号とを適切な関係となるので、レファレンスクロック信号を基準として、正確にＰＬＬ制御を行うことができる。特に、本発明の逓倍ＰＬＬ回路では、レファレンスクロック信号の１周期の間に均等にｎ回、つまり１／ｎ周期毎にＰＬＬ制御を行うことができるので、特にジッタを均等に抑制することができる。
【００１４】
さらに、請求項４に記載の逓倍ＰＬＬ回路であって、この逓倍ＰＬＬ回路への電源投入後、前記発振回路からの出力クロック信号の出力開始を待って、前記基準クロック信号生成回路からの前記第１基準クロック信号の有効遷移タイミングで、前記第１分周器を１回のみリセットし、残る第２〜第ｎ分周器について、上記第１分周器のリセットの後に前記発振回路から出力される前記出力クロック信号のパルス数が前記Ｍ・（ｊ−１）／ｎヶとなるタイミングで、前記第ｊ分周器を各々１回のみリセットする分周器初期リセット手段を有する逓倍ＰＬＬ回路とすると良い。
【００１５】
本発明の逓倍ＰＬＬ回路では、分周器初期リセット手段を有するため、この逓倍ＰＬＬ回路の電源投入後に、各分周器（第１〜第ｎ分周器）を適切なタイミングでリセットできる。このため、それ以降に、前述したように、第１分周信号の有効遷移タイミングから第ｊ分周信号の有効遷移タイミングまでの期間に、発振回路から出力される出力クロック信号のパルス数がＭ・（ｊ−１）／ｎヶとなるような関係を保たせ、各分周器（第１〜第ｎ分周器）の分周タイミングを均等にセットすることができる。
例えば、Ｍ＝１０２４，ｎ＝８とした場合、出力クロック信号のパルス数が、１２８ヶ，２５６ヶ，３８４ヶ，…となるタイミングで、第２，第３，…第ｎ分周器を各々１回のみリセットする。このため、それ以降に、第１分周信号の有効遷移タイミングから第ｊ分周信号の有効遷移タイミングまでの期間に、発振回路から出力される出力クロック信号のパルス数が、１２８ヶ，２５６ヶ，３８４ヶ，…となるような関係を保たせることができる。
【００１６】
さらに、請求項５に記載の逓倍ＰＬＬ回路であって、前記分周器初期リセット手段は、前記第１基準クロック信号の有効遷移タイミングで、前記第１分周器と共にリセットされる分周比１／（Ｍ／ｎ）のリセット用分周器と、このリセット用分周器の分周信号に合わせて、前記第２〜第ｎ分周器のリセットを順次行う順次リセット手段と、を含む逓倍ＰＬＬ回路とすると良い。
【００１７】
本発明の逓倍ＰＬＬ回路では、分周器初期リセット手段に、リセット用分周器と順次リセット手段とを有している。第１分周器と共にリセットされるこのリセット用分周器の分周信号を用いれば、出力クロック信号のパルス数が、（Ｍ／ｎ）ヶとなる毎に、このリセット用分周器から分周信号が得られる。そこで、この分周信号を用いて第２〜第ｎ分周器を順にリセットすることで、それ以降、第１分周信号の有効遷移タイミングから第ｊ分周信号の有効遷移タイミングまでの期間に、発振回路から出力される出力クロック信号のパルス数がＭ・（ｊ−１）／ｎヶとなるような関係を保たせることができる。
例えば、Ｍ＝１０２４，ｎ＝８とした場合、分周比１／１２８のリセット用分周器を用いることで、出力クロック信号のパルス数が１２８ヶとなる毎に、このリセット用分周器から分周信号が得られる。従って、この分周信号を用いて、第２〜第ｎ分周器を順にリセットすれば、それ以降に、第１分周信号の有効遷移タイミングから第ｊ分周信号の有効遷移タイミングまでの期間に、発振回路から出力される出力クロック信号のパルス数が、１２８ヶ，２５６ヶ，３８４ヶ，…となるような関係を保たせることができる。
【００１８】
さらに、請求項１〜請求項６のいずれか１項に記載の逓倍ＰＬＬ回路であって、前記発振回路は、電圧制御発振回路であり、前記第１位相比較回路ないし第ｎ位相比較回路の各比較結果のうち、第１アップ信号ないし第ｎアップ信号を加算するアップ信号加算回路と、第１ダウン信号ないし第ｎダウン信号を加算するダウン信号加算回路と、上記加算されたアップ信号と、上記加算されたダウン信号とを入力するチャージポンプと、上記チャージポンプの出力信号を平滑化し、平滑化出力を上記電圧制御発振回路に入力するローパスフィルタと、を備える逓倍ＰＬＬ回路とすると良い。
【００１９】
本発明の逓倍ＰＬＬ回路では、第１位相比較回路ないし第ｎ位相比較回路の各比較結果のうち、各々のアップ信号を加算するアップ信号加算回路と、各々のダウン信号を加算するダウン信号加算回路とを備えるので、チャージポンプ、ローパスフィルタ、及び電圧制御発振回路を備える公知のＰＬＬ回路の部品（部分）をそのまま用いることができる。
【００２０】
さらに、請求項１〜請求項７のいずれか１項に記載の逓倍ＰＬＬ回路であって、前記基準クロック信号生成回路は、前記レファレンスクロック信号を遅延させて、前記第１基準クロック信号ないし第ｎ基準クロック信号を生成するディレイロックドループ回路である逓倍ＰＬＬ回路とすると良い。
【００２１】
第１〜第ｎ基準クロック信号の相互間に生じさせる位相差（遅延時間）の精度は、出力クロック信号のジッタ等に大きく影響する。本発明の逓倍ＰＬＬ回路では、基準クロック信号生成回路として、遅延時間を精度良く制御できるディレイロックドループ回路（ＤＬＬ回路）を用いたので、第１〜第ｎ基準クロック信号の相互間に生じさせる位相差を高精度に制御できるから、第１〜第ｎ基準クロック信号を生成することによって生じる出力クロック信号のジッタ等を抑制することができる。
【００２２】
さらに他の解決手段は、発振回路をＰＬＬ制御して、入力されたレファレンスクロック信号を逓倍した出力クロック信号を出力する逓倍ＰＬＬ回路であって、同じ分周比を有し上記出力クロック信号を分周するｎヶ（ｎは２以上の整数）の分周器と、これらの分周器とそれぞれ対を成すｎヶの位相比較回路と、上記レファレンスクロック信号を用いて、互いに位相の異なるｎ種の基準クロック信号を生成する基準クロック信号生成回路と、を含み、各位相比較回路において、この位相比較回路と上記対を成す分周器からの分周信号と上記ｎ種の基準クロック信号のうちのいずれかとの位相比較により位相比較結果を得、この位相比較結果を用いて、上記レファレンスクロック信号の１周期の期間毎にｎ回ずつ、上記発振回路に対しＰＬＬ制御を行うように構成してなる逓倍ＰＬＬ回路である。
【００２３】
本発明の逓倍ＰＬＬ回路では、ｎヶの分周器と、ｎヶの位相比較回路と、ｎ種の基準クロック信号を生成する基準クロック信号生成回路とを備え、発振回路における出力クロック信号の発振周波数が、ｎヶの位相比較回路の比較結果に基づいて、変化するように構成されてなる。このため、この逓倍ＰＬＬ回路では、レファレンスクロック信号の１周期に１回の割合でＰＬＬ制御が行われるのではなく、１周期にｎ回の割合でＰＬＬ制御を行うことができる。従って、相対的に頻繁にＰＬＬ制御が行われるから、出力クロック信号のジッタを低減させることができる。また、頻繁にＰＬＬ制御を行うので、電源投入後などにおいて、早期にＰＬＬ制御によるロック状態となし得るから、ロックアップタイムも短縮できる。
【００２４】
さらに、他の解決手段は、入力されたレファレンスクロック信号を逓倍した出力クロック信号を出力する逓倍ＰＬＬ回路であって、発振回路と、上記レファレンスクロック信号の１周期の期間毎に２以上の所定回ずつ、上記発振回路に対しＰＬＬ制御を行う多重制御回路と、を備える逓倍ＰＬＬ回路である。
【００２５】
本発明の逓倍ＰＬＬ回路では、レファレンスクロック信号の１周期に１回の割合でＰＬＬ制御が行われるのではなく、１周期に２以上の所定回の割合でＰＬＬ制御が行われる。従って、相対的に頻繁にＰＬＬ制御が行われるから、出力クロック信号のジッタを低減させることができる。また、頻繁にＰＬＬ制御を行うので、電源投入後などにおいて、早期にＰＬＬ制御によるロック状態となし得るから、ロックアップタイムも短縮できる。
【００２６】
【発明の実施の形態】
本発明の実施の形態を、図２〜図７を参照しつつ説明する。なお本実施形態において、理解容易のため、ｎ＝８、Ｍ＝１０２４とした場合の例を合わせて示すことがある。
図２は、本実施形態にかかる逓倍ＰＬＬ回路１の概略構成を示すブロック図である。本実施形態の逓倍ＰＬＬ回路１は、リファレンスクロック信号ＳＲを逓倍（逓倍数Ｍ）してより周波数の高い出力クロック信号ＳＴを出力する。この逓倍ＰＬＬ回路１は、多重制御回路２とこれによって制御される発振回路３とを有している。多重制御回路２は、レファレンスクロック信号ＳＲの１周期の期間内に、発振回路３に対して、ｎ回のＰＬＬ制御を行うように構成されている。即ち、前記した従来の逓倍ＰＬＬ回路１００では、レファレンスクロック信号ＳＲの１周期の期間内には、１回しかＰＬＬ制御することができなかったのに対し、この逓倍ＰＬＬ回路１では、同じ期間内にｎ回ＰＬＬ制御を行うことができる。このため、出力クロック信号ＳＴのジッタを抑制することができる。また、電源投入後などにおいて、より早期にＰＬＬ制御された出力クロック信号を出力することができるようになる。つまりロックアップタイムも短縮できる。
【００２７】
次いで、この逓倍ＰＬＬ回路１の構成について、図３を参照して説明する。逓倍ＰＬＬ回路１のうち、一点鎖線で示す多重制御回路２は、チャージポンプ２０，ＬＰＦ３０、ｎヶの第１〜第ｎ分周器５１〜５ｎ、ｎヶの第１〜第ｎ位相比較回路１１〜１ｎ、ディレイロックドロープ回路（以下、単にＤＬＬともいう）６０、加算回路７１，７２から構成されている。また、発振回路３は、ＬＰＦ３０の電圧出力によってその発信周波数が変化するＶＣＯ４０である。
【００２８】
ここで、ＤＬＬ６０は、レファレンスクロック信号ＳＲが入力されると、これを所定期間遅延させ、互いに位相の異なるｎ種の第１〜第ｎ基準クロック信号ＳＢ１〜ＳＢｎを生成する回路である。具体的には、図４に示すように、ＤＬＬ６０は、第１基準クロック信号ＳＢ１を生成するとともに、第１基準クロック信号ＳＢ１に対して１／ｎ周期分遅れた第２基準クロック信号ＳＢ２を生成し、第１基準クロック信号ＳＢ１に対して（ｎ−１）／ｎ周期分遅れた第ｎ基準クロックを生成する。このように、ＤＬＬ６０は、第１基準クロック信号ＳＢ１に対して、（ｊ−１）／ｎ周期分遅れた第ｊ基準クロックＳＢｊ（ｊは２〜ｎの整数）を生成する回路である。例えば、ｎ＝８とした場合、１／８周期分、２／８周期分、…、７／８周期分遅れた第２〜第８基準クロックＳＢ２〜ＳＢ８を生成する。上記説明から判るように、本実施形態では、或る基準クロック信号とこれと隣り合う番号の基準クロック信号との位相差は、いずれも１／ｎ周期分（例えば１／８周期分）なっている。
また、このＤＬＬ６０は、詳述しないが、公知のディレイロックドループ制御によって、各基準クロック信号ＳＢ１〜ＳＢｎは、それぞれ高精度に遅延時間、従って位相遅れが制御されている。
なお、本実施形態では、各基準クロック信号ＳＢ１等の信号遷移タイミングのうち、図４に矢印↑で示すように、信号の立ち上がりタイミングのみを用いる。従って、本実施形態では、各基準クロック信号ＳＢ１等の有効遷移タイミングは、信号の立ち上がりタイミングのみである。
【００２９】
一方、ｎヶの第１〜第ｎ分周器５１〜５ｎは、いずれも同じ分周比１／Ｍ（例えば、１／１０２４）を有し、出力クロック信号ＳＴを分周して、第１〜第ｎ分周信号ＳＤ１〜ＳＤｎをそれぞれ出力する。第１〜第ｎ分周信号ＳＤ１〜ＳＤｎは、各分周器５１〜５ｎに入力される出力クロック信号ＳＴのパルス数がＭヶ（例えば１０２４ヶ）となる毎に、立ち上がるように変化（信号遷移）する。
さらに、具体的には、図５に示すように、第２分周信号ＳＤ２は、第１分周信号ＳＤ１の立ち上がりタイミングに対して出力クロック信号ＳＴのパルス数Ｐ２＝Ｍ／ｎヶ分遅れて立ち上がる。また、第ｎ分周信号ＳＢｎは、第１分周信号ＳＤ１の立ち上がりタイミングに対して出力クロック信号ＳＴのパルス数Ｐｎ＝（ｎ−１）・Ｍ／ｎヶ分遅れて立ち上がる。
【００３０】
このように、第ｊ分周信号ＳＢｊ（ｊは２〜ｎの整数）は、第１分周信号ＳＤ１の立ち上がりタイミングに対して出力クロック信号ＳＴのパルス数Ｐｊ＝（ｊ−１）・Ｍ／ｎヶ分遅れて立ち上がる。例えば、ｎ＝８、Ｍ＝１０２４とすると、Ｐ２＝１２８ヶ、Ｐ３＝２５６ヶ、…、Ｐ８＝８９６ヶとなる。換言すると、上記説明から判るように、本実施形態では、或る分周信号とこれと隣り合う番号の分周信号とは、出力クロック信号ＳＴのパルス数で、いずれもＭ／ｎヶ分（例えば、１０２４／８＝１２８ヶ分）ずれている。
なお、本実施形態では、各分周信号ＳＤ１等の信号遷移タイミングのうち、図５に矢印↑で示すように、信号の立ち上がりタイミングのみを用いる。従って、本実施形態では、各分周信号ＳＤ１等の有効遷移タイミングは、信号の立ち上がりタイミングのみである。
【００３１】
さらに、図３に示すように、第１位相比較回路１１には、対をなす第１分周器５１からの第１分周信号ＳＤ１と第１基準クロック信号ＳＢ１とが入力される。また、第ｎ位相比較回路１ｎには、対を成す第ｎ分周器からの第ｎ分周信号ＳＤｎと第ｎ基準クロック信号ＳＢｎとが入力される。このように、入力第ｉ位相比較回路１ｉには、それぞれ、第ｉ基準クロック信号ＳＢｉと第ｉ分周信号ＳＤｉ（ｉは１〜ｎの整数）が入力される。
【００３２】
また、第１位相比較回路１１は公知の位相／周波数比較器であり、入力された第１基準クロック信号ＳＢ１の立ち上がりタイミング（有効遷移タイミング）を基準として、入力された第１分周信号ＳＤ１の立ち上がりタイミング（有効遷移タイミング）との位相差に相当する比較結果を出力する。具体的には、第１基準クロック信号ＳＢ１に対して、第１分周信号ＳＤ１が遅れ位相の場合には、位相遅れに相当する期間ハイレベルとなる第１アップ信号ＳＰ１ｕを出力する。逆に、第１基準クロック信号ＳＢ１に対して、第１分周信号ＳＤ１が進み位相の場合には、位相進みに相当する期間ハイレベルとなる第１ダウン信号ＳＰ１ｄを出力する（図６参照）。
【００３３】
他の位相比較回路１２〜１ｎも同様である。即ち、入力された基準クロック信号ＳＢ２等の立ち上がりタイミングを基準として、入力された第２分周信号ＳＤ２等の立ち上がりタイミングとの位相差に相当するアップ信号ＳＰ２ｕ〜ＳＰｎｕあるいはダウン信号ＳＰ２ｄ〜ＳＰｎｄを出力する。
【００３４】
これらの位相比較の様子を図６に示す。但し、図６に示す出力クロック信号ＳＴは、第１基準クロック信号ＳＢ１等に比較して十分高い周波数を有することを示すために記載したに過ぎず、信号遷移タイミングと第１分周信号ＳＤ１等の立ち上がりタイミングとの関係や逓倍数Ｍなどについては正確に記載していない点に留意されたい。
【００３５】
図６において右側に示すように、矢印↑で示す第１基準クロック信号ＳＢ１の立ち上がりタイミングに対して、同じく矢印↑で示す第１分周信号ＳＤ１の立ち上がりタイミングが遅れる場合には、その遅れ分のパルス幅を持つ第１アップ信号ＳＰ１ｕが出力される。一方、図６中左側に示すように、矢印↑で示す第１基準クロック信号ＳＢ１の立ち上がりタイミングに対して、同じく矢印↑で示す第１分周信号ＳＤ１の立ち上がりタイミングが早い（進む）場合には、その進み分のパルス幅を持つ第１ダウン信号ＳＰ１ｄが出力される。なお、本実施形態の位相比較回路１１等では、比較する第１基準クロック信号ＳＢ１等の立ち上がりタイミングと第１分周信号ＳＤ１等の立ち上がりタイミングとが一致する場合には、ごく短い第１アップ信号ＳＰ１ｄ等と第１ダウン信号ＳＰ１ｄ等とが出力されるようになっている。図６中右側に、第２アップ信号ＳＰ２ｄと第２ダウン信号ＳＰ２ｄで、このような場合を例示するので参照されたい。
【００３６】
次いで、これらの位相比較の結果を加算回路７１，７２で加算する。具体的には、第１〜第ｎアップ信号ＳＰ１ｕ〜ＳＰｎｕを加算回路７１で加算して、アップ信号ＵＰを生成する。また、第１〜第ｎダウン信号ＳＰ１ｄ〜ＳＰｎｄを加算回路７２で加算して、ダウン信号ＤＯＷＮを生成する。
その後は、前述した公知の逓倍ＰＬＬ回路１００と同様にする。即ち、チャージポンプ２０から、アップ信号ＵＰおよびダウン信号ＤＯＷＮに応じた電流を出力させ、これをＬＰＦ３０で積分（平滑化）して電圧出力とする。この電圧出力をＶＣＯ４０に入力することにより、これに応じた周波数の出力クロック信号ＳＴを出力する。
【００３７】
例えば、出力クロック信号ＳＴの周波数が若干低かったために、第１分周信号ＳＤ１の立ち上がりタイミングが、第１基準クロック信号ＳＢ１の立ち上がりタイミングより若干遅れた場合には、第１アップ信号ＳＰ１ｕが出力され、結局，ＶＣＯ４０は、その周波数を若干上げるように制御される。すると、各分周信号と各基準クロック信号との位相差は、進み方向に変化することになる。逆の場合には、第１ダウン信号ＳＰ１ｄが出力され、ＶＣＯ４０の周波数を下げるように制御される。すると、各分周信号と各基準クロック信号との位相差は、遅れ方向に変化することになる。このようにして、位相差が小さくなり、常に出力クロック信号ＳＴの周波数が、適切な値となるようにＰＬＬ制御される。しかも、第１〜第ｎ分周器５１〜５ｎは、出力クロック信号ＳＴを分周比（１／Ｍ）で分周する。かくして、レファレンスクロック信号ＳＲに対して、分周比（１／Ｍ）の逆数である逓倍数Ｍ（例えば１０２４倍）を有する出力クロック信号ＳＴが出力される。
【００３８】
さらに、本実施形態の逓倍ＰＬＬ回路１では、図６に示すアップ信号ＵＰ及びダウン信号ＤＯＷＮを参照すれば容易に理解できるように、レファレンスクロック信号ＳＲ及びこれを遅延させた第１〜第ｎ基準クロック信号ＳＢ１〜ＳＢｎの１周期毎に、ｎ回ずつ位相比較される。そして、各回の比較結果により、出力クロック信号ＳＴが、その都度ＰＬＬ制御される。つまり、出力クロック信号ＳＴは、レファレンスクロック信号ＳＲの１周期毎に、ｎ回（例えば８回）ずつＰＬＬ制御されるから、その周波数が、より高精度に維持されることになる。このため、出力クロック信号ＳＴのジッタを低減させることができる。
特に、本実施形態では、ＤＬＬ６０で、第１〜第ｎ基準クロック信号ＳＢ１〜ＳＢｎを、１／ｎ周期ずつずらして生成した。一方、第１〜第ｎ分周器５１〜５ｎでは、第１〜第ｎ分周信号ＳＤ１〜ＳＤｎを、出力クロック信号ＳＴのパルス数で、Ｍ／ｎヶ分ずつずらして発生させるようにしている。このため、出力クロック信号ＳＴに対するＰＬＬ制御のタイミングが均等になり、ジッタも均等に低減できる。
【００３９】
また、第１〜第ｎ分周器５１〜５ｎの第１〜第ｎ分周信号ＳＤ１〜ＳＤｎは、以下の関係にされていること、即ち、第ｊ分周信号ＳＢｊ（ｊは２〜ｎの整数）は、第１分周信号ＳＤ１の立ち上がりタイミングに対して出力クロック信号ＳＴのパルス数Ｐｊ＝（ｊ−１）・Ｍ／ｎヶ分遅れて立ち上がることは、既に説明した。各分周器５１〜５ｎをこのような関係とするため、本実施形態の逓倍ＰＬＬ回路１では、分周器初期リセット回路８０を備えている。図７を参照して、この分周器初期リセット回路８０及びリセット方法について説明する。
【００４０】
分周器初期リセット回路８０は、リセット用分周器８１、スイッチ制御回路８２、リセットスイッチ９０、及びｎ−１ヶの選択スイッチ９２〜９ｎとを含む。このうち、リセット用分周器８１は、分周比１／（Ｍ／ｎ）を有する分周器である。例えば、ｎ＝８、Ｍ＝１０２４とすると、分周比１／１２８の分周器である。つまり、リセット用分周器８１は、出力クロック信号ＳＴのパルス数で、Ｍ／ｎヶ（例えば１２８ヶ）カウントする毎に、その分周信号であるリセット信号ＳＳが、立ち上がりタイミングとなるように変化する。また、スイッチ制御回路８２は、次述するように、リセットスイッチ９０、及び選択スイッチ９２〜９ｎのオンオフを制御する。リセットスイッチ９０は、スイッチ制御回路８２の指示により、第１分周器５１のリセット端子５１Ｒとリセット用分周器８１のリセット端子８１Ｒへの第１基準クロック信号ＳＢ１の入力をオン・オフするスイッチである。また、選択スイッチ９２〜９ｎは、スイッチ制御回路８２の指示により、第２〜第ｎ分周器５２〜５ｎ端子のリセット端子５２Ｒ〜５ｎＲへの、リセット用分周器８１の分周信号であるリセット信号ＳＳの入力を、それぞれオン・オフするスイッチである。
【００４１】
スイッチ制御回路８２は、逓倍ＰＬＬ回路１への電源供給が開始され、ＶＣＯ４０から出力クロック信号ＳＴが出力された後に、リセットスイッチ９０をオンさせて、ＤＬＬ６０からの第１基準クロック信号ＳＢ１をリセット端子５１Ｒとリセット用分周器８１のリセット端子８１Ｒに入力し、第１基準クロック信号ＳＢ１の立ち上がりタイミングを用いて１回だけ、第１分周器５１とリセット用分周器８１とをリセットする。これにより、第１基準クロック信号ＳＢ１の立ち上がりタイミングに合わせて、第１分周器５１及びリセット用分周器８１において、出力クロック信号ＳＴの分周が開始される。なお、リセット後には、リセットスイッチ９０をオフさせる。
【００４２】
リセット用分周器８１で計数された出力クロック信号ＳＴのパルス数がＭ／ｎヶ（例えば１２８ヶ）となると、このリセット用分周器８１から出力されるリセット信号ＳＳは、立ち上がりタイミングとなる。そこで、スイッチ制御回路８２は、予め選択スイッチ９２のみをオンさせておく。すると、リセット信号ＳＳの立ち上がりタイミングで第２分周器５２がリセットされる。つまり、第１分周器５１がリセットされてから、出力クロック信号ＳＴのパルス数Ｍ／ｎヶ分だけ遅れて第２分周器５２がリセットされる。かくして、第２分周信号ＳＤ２が、第１分周信号ＳＤ１に対して、出力クロック信号ＳＴのパルス数でＭ／ｎヶ（例えば１２８ヶ）分遅れるように設定できたことになる。その後、スイッチ制御回路８２は、選択スイッチ９２をオフさせる。
【００４３】
さらに、リセット用分周器８１で計数された出力クロック信号ＳＴのパルス数がＭ／ｎヶ（例えば１２８ヶ）となると、このリセット用分周器８１から出力されるリセット信号ＳＳは、再び立ち上がりタイミングとなる。そこで、スイッチ制御回路８２は、これよりも若干前に予め選択スイッチ９３のみをオンさせておく。すると、リセット信号ＳＳの立ち上がりタイミングで、第３分周器５３がリセットされる。かくして、第２分周信号ＳＤ２と第３分周信号ＳＤ３とは、出力クロック信号ＳＴのパルス数でＭ／ｎヶ（例えば１２８ヶ）分ずれるように設定できたことになる。従って、第３分周信号ＳＤ３が、第１分周信号ＳＤ１に対して、出力クロック信号ＳＴのパルス数で２Ｍ／ｎヶ（例えば２５６ヶ）分遅れるように設定できたことになる。その後、スイッチ制御回路８２は、選択スイッチ９３をオフさせる。
【００４４】
かくして、順に第２〜第ｎ分周器５２〜５ｎを順次リセットすることにより、前述したように、第ｊ分周信号ＳＢｊ（ｊは２〜ｎの整数）が第１分周信号ＳＤ１の立ち上がりに対して出力クロック信号ＳＴのパルス数Ｐｊ＝（ｊ−１）・Ｍ／ｎヶ分遅れて立ち上がるように、第ｊ分周器５ｊ（第２〜第ｎ分周器５２〜５ｎ）が設定できる。例えば、ｎ＝８、Ｍ＝１０２４とすると、Ｐ２＝１２８、Ｐ３＝２５６、…、Ｐ８＝８９６となる。各分周器５１〜５ｎの分周出力のずれは、各分周器５１〜５ｎがリセットされない限り変わらないから、このようにして、各分周器５１〜５ｎの分周タイミングを設定することで、これ以降、適切にＰＬＬ制御を行うことができる。
【００４５】
以上において、本発明を実施形態に即して説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、適宜変更して適用できることはいうまでもない。
例えば、第１〜第ｎ位相比較回路１１〜１ｎとして、入力された基準クロック信号ＳＢ１等と分周信号ＳＤ１等とを比較し、これらの位相差に相当するパルス幅を有するアップ信号ＳＰ１ｕ等あるいはダウン信号ＳＰ１ｄ等を出力する、いわゆる位相／周波数比較器を用いた例を示した。しかし、入力された２信号の排他的論理和を出力する位相比較器を用いることもできる。この場合にはチャージポンプは不要である。また、これらのように位相差信号のパルス幅を位相差に応じて変化させるリニア方式の位相比較器のみならず、入力される２信号の位相のどちらが早いかだけを判別して位相差を２値のみで示すバイナリ方式の位相比較器を用い、アップ・ダウンカウンタを介してチャージポンプに入力する構成を採用することもできる。
また、ＶＣＯ４０には、公知の回路構成を用いることができ、例えば、奇数段の反転増幅器の入出力をループ状に接続したリング発振器や、差動増幅器を複数段接続したリング発振器などを用いることができる。
【００４６】
また、上記実施形態では、分周器初期リセット回路８０として、リセット用分周器８１、スイッチ制御回路８２、リセットスイッチ９０のほか、各分周器５２〜５ｎをリセットするため、スイッチ制御回路８２により順次オンオフする選択スイッチ９２〜９ｎを備えるものを示した。しかし、このような構成に限らず、リセット用分周器８１のリセット信号ＳＳの立ち上がりタイミング毎に各分周器５２〜５ｎを順次リセットできるように構成された回路を用いれば良い。例えば、ｎ−１ヶのフリップフロップを隣のフリップフロップの出力を入力とするように接続して、ｎ−１ビットのシフトレジスタを構成し、各ビットの出力を各分周器５２〜５ｎのリセット端子５２Ｒ〜５ｎＲにそれぞれ入力するようにしておく。そして、初期値を１としたデータを、リセット用分周器８１のリセット信号ＳＳをクロック信号として、出力クロック信号ＳＴのパルス数で・Ｍ／ｎヶ分毎にデータを順次シフトさせることで、各分周器５２〜５ｎを順次リセットしても良い。
【図面の簡単な説明】
【図１】従来の逓倍ＰＬＬ回路の構成を示すブロック図である。
【図２】実施形態にかかる逓倍ＰＬＬ回路の概略構成を示すブロック図である。
【図３】実施形態にかかる逓倍ＰＬＬ回路の構成を示すブロック図である。
【図４】第１〜第ｎ基準クロック信号の変化を示すタイムチャートである。
【図５】第１〜第ｎ分周信号の変化を示すタイムチャートである。
【図６】実施形態にかかる逓倍ＰＬＬ回路の位相比較に関するタイムチャートである。
【図７】実施形態にかかり、分周器初期リセット手段を含む逓倍ＰＬＬ回路の構成を示すブロック図である。
【符号の説明】
１ 逓倍ＰＬＬ回路
２ 多重制御回路
３ 発振回路
１１〜１ｎ 第１〜第ｎ位相比較回路
２０ チャージポンプ
３０ ローパスフィルタ（ＬＰＦ）
４０ 電圧制御発振回路（ＶＣＯ）
５１〜５ｎ 第１〜第ｎ分周器
６０ ディレイロックドループ回路（ＤＬＬ）
７１，７２ 加算回路
８０ 分周器初期リセット回路（分周器初期リセット手段）
８１ リセット用分周器
８２ スイッチ制御回路（順次リセット手段）
９０ リセットスイッチ
９２〜９ｎ 選択スイッチ（順次リセット手段）
ＳＲ レファレンスクロック信号
ＳＴ 出力クロック信号
ＳＢ１〜ＳＢｎ 第１〜第ｎ基準クロック信号
ＳＰ１ｕ〜ＳＰｎｕ 第１〜第ｎアップ信号
ＳＰ１ｄ〜ＳＰｎｄ 第１〜第ｎダウン信号
ＳＤ１〜ＳＤｎ 第１〜第ｎ分周信号
ＳＳ リセット信号（リセット用分周器の分周信号）
ＵＰ アップ信号
ＤＯＷＮ ダウン信号
５１Ｒ〜５ｎＲ，８１Ｒ リセット端子
Claims (10)
- 出力クロック信号を出力する発振回路と、
上記出力クロック信号を分周して第１分周信号ないし第ｎ分周信号（ｎは２以上の整数）を各々出力する第１分周器ないし第ｎ分周器であって、
出力する上記第１分周信号ないし第ｎ分周信号の有効遷移タイミングが互いに異なる
第１分周器ないし第ｎ分周器と、
入力されたレファレンスクロック信号を用いて、互いに位相の異なるｎ種の第１基準クロック信号ないし第ｎ基準クロック信号を生成する基準クロック信号生成回路と、
第ｉ基準クロック信号と第ｉ分周信号（ｉは１〜ｎの整数）との位相を各々比較する第１位相比較回路ないし第ｎ位相比較回路と、
を備え、
上記発振回路における上記出力クロック信号の発振周波数を、上記第１位相比較回路ないし第ｎ位相比較回路の比較結果に基づいて、変化させうるように構成してなる
逓倍ＰＬＬ回路。 - 請求項１に記載の逓倍ＰＬＬ回路であって、
前記第１分周器ないし第ｎ分周器は、同じ分周比１／Ｍ（Ｍは２以上の整数）を有し、
前記第１分周信号の有効遷移タイミングから前記第ｊ分周信号（ｊは２〜ｎの整数）の有効遷移タイミングまでの期間に、前記発振回路から出力される前記出力クロック信号のパルス数をＰｊヶとしたとき、
前記第１基準クロック信号を基準としたときの第ｊ基準クロック信号の位相遅れがＰｊ／Ｍ周期分である
逓倍ＰＬＬ回路。 - 請求項２に記載の逓倍ＰＬＬ回路であって、
この逓倍ＰＬＬ回路への電源投入後、前記発振回路からの出力クロック信号の出力開始を待って、前記基準クロック信号生成回路からの前記第１基準クロック信号の有効遷移タイミングで、前記第１分周器を１回のみリセットし、
残る第２〜第ｎ分周器について、上記第１分周器のリセットの後に前記発振回路から出力される前記出力クロック信号のパルス数が前記Ｐｊヶとなるタイミングで、前記第ｊ分周器を各々１回のみリセットする
分周器初期リセット手段を有する
逓倍ＰＬＬ回路。 - 請求項１に記載の逓倍ＰＬＬ回路であって、
前記第１分周器ないし第ｎ分周器は、同じ分周比１／Ｍ（Ｍは２以上の整数）を有し、
前記第１分周信号の有効遷移タイミングから第ｊ分周信号（ｊは２〜ｎの整数）の有効遷移タイミングまでの期間に、前記発振回路から出力される出力クロック信号のパルス数が、Ｍ・（ｊ−１）／ｎヶであり、
前記第１基準クロック信号を基準としたときの第ｊ基準クロック信号の位相遅れが、（ｊ−１）／ｎ周期分である
逓倍ＰＬＬ回路。 - 請求項４に記載の逓倍ＰＬＬ回路であって、
この逓倍ＰＬＬ回路への電源投入後、前記発振回路からの出力クロック信号の出力開始を待って、前記基準クロック信号生成回路からの前記第１基準クロック信号の有効遷移タイミングで、前記第１分周器を１回のみリセットし、
残る第２〜第ｎ分周器について、上記第１分周器のリセットの後に前記発振回路から出力される前記出力クロック信号のパルス数が前記Ｍ・（ｊ−１）／ｎヶとなるタイミングで、前記第ｊ分周器を各々１回のみリセットする
分周器初期リセット手段を有する
逓倍ＰＬＬ回路。 - 請求項５に記載の逓倍ＰＬＬ回路であって、
前記分周器初期リセット手段は、
前記第１基準クロック信号の有効遷移タイミングで、前記第１分周器と共にリセットされる分周比１／（Ｍ／ｎ）のリセット用分周器と、
このリセット用分周器の分周信号に合わせて、前記第２〜第ｎ分周器のリセットを順次行う順次リセット手段と、を含む
逓倍ＰＬＬ回路。 - 請求項１〜請求項６のいずれか１項に記載の逓倍ＰＬＬ回路であって、
前記発振回路は、電圧制御発振回路であり、
前記第１位相比較回路ないし第ｎ位相比較回路の各比較結果のうち、
第１アップ信号ないし第ｎアップ信号を加算するアップ信号加算回路と、
第１ダウン信号ないし第ｎダウン信号を加算するダウン信号加算回路と、
上記加算されたアップ信号と、上記加算されたダウン信号とを入力するチャージポンプと、
上記チャージポンプの出力信号を平滑化し、平滑化出力を上記電圧制御発振回路に入力するローパスフィルタと、
を備える逓倍ＰＬＬ回路。 - 請求項１〜請求項７のいずれか１項に記載の逓倍ＰＬＬ回路であって、
前記基準クロック信号生成回路は、前記レファレンスクロック信号を遅延させて、前記第１基準クロック信号ないし第ｎ基準クロック信号を生成するディレイロックドループ回路である
逓倍ＰＬＬ回路。 - 発振回路をＰＬＬ制御して、入力されたレファレンスクロック信号を逓倍した出力クロック信号を出力する逓倍ＰＬＬ回路であって、
同じ分周比を有し上記出力クロック信号を分周するｎヶ（ｎは２以上の整数）の分周器と、
これらの分周器とそれぞれ対を成すｎヶの位相比較回路と、
上記レファレンスクロック信号を用いて、互いに位相の異なるｎ種の基準クロック信号を生成する基準クロック信号生成回路と、を含み、
各位相比較回路において、この位相比較回路と上記対を成す分周器からの分周信号と上記ｎ種の基準クロック信号のうちのいずれかとの位相比較により位相比較結果を得、この位相比較結果を用いて、上記レファレンスクロック信号の１周期の期間毎にｎ回ずつ、上記発振回路に対しＰＬＬ制御を行うように構成してなる
逓倍ＰＬＬ回路。 - 入力されたレファレンスクロック信号を逓倍した出力クロック信号を出力する逓倍ＰＬＬ回路であって、
発振回路と、
上記レファレンスクロック信号の１周期の期間毎に２以上の所定回ずつ、上記発振回路に対しＰＬＬ制御を行う多重制御回路と、を備える
逓倍ＰＬＬ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002189084A JP2004032586A (ja) | 2002-06-28 | 2002-06-28 | 逓倍ｐｌｌ回路 |
| US10/606,225 US20040027181A1 (en) | 2002-06-28 | 2003-06-26 | Clock multiplying PLL circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002189084A JP2004032586A (ja) | 2002-06-28 | 2002-06-28 | 逓倍ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004032586A true JP2004032586A (ja) | 2004-01-29 |
Family
ID=31183593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002189084A Pending JP2004032586A (ja) | 2002-06-28 | 2002-06-28 | 逓倍ｐｌｌ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20040027181A1 (ja) |
| JP (1) | JP2004032586A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008027645A3 (en) * | 2006-08-30 | 2008-07-03 | Rapid Bridge Llc | Double data rate system |
| JP2011119903A (ja) * | 2009-12-02 | 2011-06-16 | Mitsubishi Electric Corp | Ｐｌｌ回路 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4729251B2 (ja) * | 2003-11-28 | 2011-07-20 | 株式会社アドバンテスト | 高周波遅延回路、及び試験装置 |
| US7221201B2 (en) * | 2004-08-11 | 2007-05-22 | Micron Technology, Inc. | Fast-locking digital phase locked loop |
| US7253674B1 (en) * | 2005-07-22 | 2007-08-07 | Lattice Semicondutor Corporation | Output clock phase-alignment circuit |
| KR100693895B1 (ko) | 2005-08-16 | 2007-03-12 | 삼성전자주식회사 | 위상동기루프 회로를 구비한 클럭 체배기 |
| US7593496B2 (en) * | 2005-12-27 | 2009-09-22 | Intel Corporation | Phase interpolator |
| FR2957212B1 (fr) * | 2010-03-05 | 2012-11-16 | Commissariat Energie Atomique | Dispositif de synthese de frequence a boucle de retroaction |
| WO2017162275A1 (en) * | 2016-03-22 | 2017-09-28 | Telefonaktiebolaget Lm Ericsson (Publ) | A reference signal system for noise reduction. |
| TWI715229B (zh) * | 2019-10-01 | 2021-01-01 | 瑞昱半導體股份有限公司 | 時脈資料回復裝置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2639315B2 (ja) * | 1993-09-22 | 1997-08-13 | 日本電気株式会社 | Ｐｌｌ回路 |
| WO2000045515A1 (fr) * | 1999-01-29 | 2000-08-03 | Sanyo Electric Co., Ltd. | Appareil a boucle a phase asservie (pll) et dispositif de repartition en frequence variable |
| US6448915B1 (en) * | 2000-08-31 | 2002-09-10 | Xilinx, Inc. | Modulo-M delta sigma circuit |
| US6445232B1 (en) * | 2000-08-31 | 2002-09-03 | Xilinx, Inc. | Digital clock multiplier and divider with output waveform shaping |
-
2002
- 2002-06-28 JP JP2002189084A patent/JP2004032586A/ja active Pending
-
2003
- 2003-06-26 US US10/606,225 patent/US20040027181A1/en not_active Abandoned
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008027645A3 (en) * | 2006-08-30 | 2008-07-03 | Rapid Bridge Llc | Double data rate system |
| US7472304B2 (en) * | 2006-08-30 | 2008-12-30 | Rapid Bridge, Llc | Double data rate system |
| JP2011119903A (ja) * | 2009-12-02 | 2011-06-16 | Mitsubishi Electric Corp | Ｐｌｌ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040027181A1 (en) | 2004-02-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6906562B1 (en) | Counter-based clock multiplier circuits and methods | |
| KR100824791B1 (ko) | 클록 체배기 및 클록 체배 방법 | |
| US10326457B2 (en) | Reference-locked clock generator | |
| Calbaza et al. | A direct digital period synthesis circuit | |
| US6943598B2 (en) | Reduced-size integrated phase-locked loop | |
| JP2004032586A (ja) | 逓倍ｐｌｌ回路 | |
| US11031926B2 (en) | Digital clock circuit for generating high-ratio frequency multiplication clock signal | |
| US7642865B2 (en) | System and method for multiple-phase clock generation | |
| JP3566686B2 (ja) | 逓倍クロック生成回路 | |
| GB2551264A (en) | Method and apparatus for multi-rate clock generation | |
| CN110198162B (zh) | 包括时钟发生电路的半导体器件 | |
| JP2007053685A (ja) | 半導体集積回路装置 | |
| JP2007300486A (ja) | Ｐｌｌシンセサイザ | |
| US11784651B2 (en) | Circuitry and methods for fractional division of high-frequency clock signals | |
| US10236866B2 (en) | Pulse width modulation signal frequency generation | |
| JP2017112458A (ja) | スペクトラム拡散クロック発生回路及びスペクトラム拡散クロック発生方法 | |
| US20120294336A1 (en) | Fractional frequency division or multiplication using an oversampled phase rotator | |
| CN111642138B (zh) | 锁频环、电子设备和频率生成方法 | |
| US10560053B2 (en) | Digital fractional frequency divider | |
| JPH08274629A (ja) | ディジタルｐｌｌ回路 | |
| KR101765306B1 (ko) | 분수형 주파수체배 지연고정루프 | |
| JP2009152886A (ja) | クロック生成回路およびその使用方法 | |
| JP2015222918A (ja) | フラクショナルｐｌｌ回路 | |
| US7643580B2 (en) | Signal generator circuit having multiple output frequencies | |
| JP2002280897A (ja) | フルディジタルｐｌｌ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041124 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060718 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070109 |