KR102002466B1 - 디지털 카운터 - Google Patents

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KR102002466B1
KR102002466B1 KR1020130056417A KR20130056417A KR102002466B1 KR 102002466 B1 KR102002466 B1 KR 102002466B1 KR 1020130056417 A KR1020130056417 A KR 1020130056417A KR 20130056417 A KR20130056417 A KR 20130056417A KR 102002466 B1 KR102002466 B1 KR 102002466B1
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김성묵
최병덕
김종석
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에스케이하이닉스 주식회사
한양대학교 산학협력단
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    • H03K21/023—Input circuits comprising pulse shaping or differentiating circuits

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Abstract

본 기술은 복수의 카운트 신호를 생성하도록 구성된 복수의 플립플롭; 및 클럭 신호 및 카운트 종료 신호에 응답하여 상기 복수의 플립플롭 중에서 최하위 비트의 카운트 신호를 생성하는 플립플롭의 입력단 레벨의 천이를 방지하도록 구성된 제어부를 포함할 수 있다.

Description

디지털 카운터{DIGITAL COUNTER}
본 발명은 반도체 회로에 관한 것으로서, 특히 디지털 카운터에 관한 것이다.
디지털 카운터는 다양한 기술 분야에서 사용되고 있으며, 예를 들어 CMOS 이미지 센서의 균일도 향상을 위한 CDS(Correlated Double Sampling)의 감지 회로에도 사용될 수 있다.
이때 CDS는 아날로그 방식과 디지털 방식으로 구분될 수 있는데, 특히 디지털 방식의 CDS(DDS)가 아날로그 방식에 비해 속도가 빠르고 정확도가 높아 많이 사용되고 있다.
그러나 DDS는 각 채널마다 디지털 카운터를 필요로 하며, 예를 들어, 10 비트 감지 회로를 구성하는 경우 각 채널마다 10개의 디지털 카운터가 사용되고, 전체적으로 수 천 개의 디지털 카운터가 사용된다.
이와 같이, DDS는 많은 수의 디지털 카운터로 인하여 전력 소비가 증가하게 되므로 디지털 카운터의 전력 소비를 감소시키는 것이 필요하다.
도 1은 종래의 기술에 따른 디지털 카운터(10)의 회로도이다.
N 비트 디지털 카운터는 N개의 플립플롭으로 구성될 수 있으며, 도 1은 종래의 기술에 따른 4 비트 디지털 카운터의 예를 든 것으로서, 제 1 내지 제 4 플립플롭(DFF0 - DFF3)을 포함한다.
제 1 내지 제 4 플립플롭(DFF0 - DFF3)은 각각 반전 출력단(Qb)이 입력단(D)과 연결된다.
제 1 플립플롭(DFF0)은 클럭단에 클럭 신호(CLK)를 입력받는다.
제 2 내지 제 4 플립플롭(DFF1 - DFF3)은 각각 이전 플립플롭의 반전 출력단(Qb)이 클럭단에 연결된다.
제 1 내지 제 4 플립플롭(DFF0 - DFF3)은 각각의 출력단(Q)의 신호를 카운트 신호(D<0:3>)로서 출력한다.
도 2는 도 1의 제 1 플립플롭(DFF0)의 내부 구성을 나타낸 회로도이다.
도 2에 도시된 바와 같이, 제 1 플립플롭(DFF0)은 제 1 래치(LT1) 및 제 2 래치(LT2)로 구성된다.
제 1 래치(LT1)는 입력단(D)을 통해 입력된 신호를 래치하여 노드(N1)를 입력단(D)을 통해 입력된 신호 레벨로 유지시키기 위한 구성으로서, 복수의 트랜스미션 게이트 및 복수의 인버터로 구성된다.
제 2 래치(LT2)는 노드(N1)의 레벨을 래치하여 출력단(Q) 및 반전 출력단(Qb)의 레벨을 유지시키기 위한 구성으로서, 복수의 트랜스미션 게이트 및 복수의 인버터로 구성된다.
이때 제 2 내지 제 4 플립플롭(DFF1 - DFF3)은 제 1 플립플롭(DFF0)과 동일하게 구성된다.
도 3은 도 1의 동작 타이밍도이다.
도 3에 도시된 바와 같이, 종래의 기술에 따른 디지털 카운터(10)는 클럭 신호(CLK)에 따라 제 1 내지 제 4 플립플롭(DFF0 - DFF3)의 제 1 래치(LT1)와 제 2 래치(LT2)가 순차적으로 동작함으로써 카운트 신호(D<0:3>)의 논리값을 증가시킨다.
상술한 종래 기술에 따른 디지털 카운터(10)는 도 3과 같이, 카운트 신호(D<0:3>)의 논리값을 증가시키는 동작을 수행함에 있어, 제 1 내지 제 4 플립플롭(DFF0 - DFF3) 각각의 제 1 래치(LT1)와 제 2 래치(LT2)의 출력 신호들의 토글링(Toggling)이 발생하게 되며, 이는 전력 소비의 주요인으로 작용한다.
본 발명의 실시예는 전력 소비를 감소시킬 수 있는 디지털 카운터를 제공한다.
본 발명의 실시예는 복수의 카운트 신호를 생성하도록 구성된 복수의 플립플롭; 및 클럭 신호 및 카운트 종료 신호에 응답하여 상기 복수의 플립플롭 중에서 최하위 비트의 카운트 신호를 생성하는 플립플롭의 입력단 레벨의 천이를 방지하도록 구성된 제어부를 포함할 수 있다.
본 발명의 실시예에서 상기 최하위 비트의 카운트 신호를 생성하는 플립플롭은 입력단을 통해 입력된 입력 신호를 래치하여 내부 노드를 상기 입력 신호 레벨로 유지시키도록 구성된 제 1 래치, 및 상기 내부 노드의 레벨을 래치하여 출력단의 레벨을 유지시키도록 구성된 제 2 래치를 포함할 수 있다.
본 발명의 실시예에서, 상기 카운트 종료 신호가 비 활성화 레벨을 유지하는 동안 상기 제어부에 의해 상기 제 1 래치 및 상기 제 2 래치의 토글링 동작이 차단될 수 있다.
본 발명의 실시예는 클럭 신호 및 카운트 종료 신호를 조합하여 제 1 제어 신호 및 제 2 제어 신호를 생성하도록 구성된 제어부; 상기 제 1 제어 신호를 입력단에 제공받는 제 1 플립플롭; 상기 클럭 신호를 클럭단에 입력받는 제 2 플립플롭; 상기 제 2 제어 신호에 응답하여 상기 제 2 플립플롭의 출력단 또는 반전 출력단을 상기 제 2 플립플롭의 입력단과 연결시키도록 구성된 다중화기를 포함할 수 있다.
본 기술은 디지털 카운터의 전력 소비를 감소시킬 수 있다.
도 1은 종래의 기술에 따른 디지털 카운터(10)의 회로도,
도 2는 도 1의 제 1 플립플롭(DFF0)의 내부 구성을 나타낸 회로도,
도 3은 도 1의 동작 타이밍도,
도 4는 본 발명의 실시예에 따른 디지털 카운터(100)의 회로도,
도 5는 도 4의 제 1 플립플롭(DFF0)의 내부 구성을 나타낸 회로도,
도 6은 도 4의 동작 타이밍도,
도 7은 본 발명의 실시예에 따른 디지털 카운터(200)의 회로도,
도 8은 도 7의 동작 타이밍도이고,
도 9는 카운터 종류별 토글링 횟수 및 전력 소비량을 비교한 표이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 4는 본 발명의 실시예에 따른 디지털 카운터(100)의 회로도이다.
도 4는 4 비트 디지털 카운터의 예를 든 것으로서, 본 발명의 실시예에 따른 디지털 카운터(100)는 제 1 내지 제 4 플립플롭(DFF0 - DFF3) 및 다중화기(110)를 포함한다.
제 1 플립플롭(DFF0)은 입력단(D)에 클럭 신호(CLK)를 입력받고, 클럭단에 카운트 종료 신호(CMP)를 입력 받는다.
제 2 플립플롭(DFF1)은 클럭 신호(CLK)를 클럭단에 입력 받는다.
다중화기(110)는 카운트 종료 신호(CMP)에 응답하여 제 1 입력단(X0)을 통해 입력된 신호 또는 제 2 입력단(X1)을 통해 입력된 신호를 출력단(Y)을 통해 제 2 플립플롭(DFF1)의 입력단(D)에 입력시킨다.
이때 제 2 플립플롭(DFF1)의 출력단(Q)과 반전 출력단(Qb)이 각각 다중화기(110)의 제 1 입력단(X0)과 제 2 입력단(X1)에 입력된다.
다중화기(110)는 카운트 종료 신호(CMP)가 비 활성화 레벨 예를 들어, 로우 레벨이면 제 2 입력단(X1)을 선택하고, 카운트 종료 신호(CMP)가 활성화 레벨 즉, 하이 레벨이면 제 1 입력단(X0)을 선택하여 출력단(Y)을 통해 출력한다.
이때 카운트 종료 신호(CMP)는 디지털 카운터(100)가 설치된 시스템의 제어부(도시 생략)에서 제공될 수 있다.
카운트 종료 신호(CMP)가 비 활성화된 구간 동안 디지털 카운터(100)는 정상적인 카운팅 동작을 수행하고, 카운트 종료 신호(CMP)가 활성화됨에 따라 디지털 카운터(100)의 카운팅 동작이 종료된다.
제 3 및 제 4 플립플롭(DFF2, DFF3)은 각각 반전 출력단(Qb)이 입력단(D)과 연결된다.
제 3 및 제 4 플립플롭(DFF2, DFF3)은 각각 이전 플립플롭의 반전 출력단(Qb)이 클럭단에 연결된다.
제 1 내지 제 4 플립플롭(DFF0 - DFF3)은 각각의 출력단(Q)의 신호를 카운트 신호(D<0:3>)로서 출력한다.
도 5는 도 4의 제 1 플립플롭(DFF0)의 내부 구성을 나타낸 회로도이다.
도 5에 도시된 바와 같이, 제 1 플립플롭(DFF0)은 제 1 래치(LT1) 및 제 2 래치(LT2)로 구성될 수 있다.
제 1 래치(LT1)는 입력단(D)을 통해 입력된 신호를 래치하여 노드(N1)를 입력단(D)을 통해 입력된 신호 레벨로 유지시키기 위한 구성으로서, 복수의 트랜스미션 게이트 및 복수의 인버터로 구성된다.
제 2 래치(LT2)는 노드(N1)의 레벨을 래치하여 출력단(Q) 및 반전 출력단(Qb)의 레벨을 유지시키기 위한 구성으로서, 복수의 트랜스미션 게이트 및 복수의 인버터로 구성된다.
이때 제 2 내지 제 4 플립플롭(DFF1 - DFF3)은 제 1 플립플롭(DFF0)과 동일하게 구성된다.
도 6은 도 4의 동작 타이밍도이다.
카운트 종료 신호(CMP)가 로우 레벨인 경우, 제 1 플립플롭(DFF0)의 카운트 신호(D<0>)는 일정한 값 즉, 로우 레벨로 유지된다.
다중화기(110)는 카운트 종료 신호(CMP)가 로우 레벨이므로 제 2 플립플롭(DFF1)의 반전 출력단(Qb)을 제 2 플립플롭(DFF1)의 입력단(D)과 연결시킨다.
제 2 플립플롭(DFF1)은 클럭 신호(CLK)의 하강 엣지가 발생할 때마다 카운트 신호(D<1>)를 토글(toggle) 시킨다.
제 3 플립플롭(DFF2)은 제 2 플립플롭(DFF1)의 반전 출력단(Qb)의 출력 신호의 하강 엣지가 발생할 때마다 카운트 신호(D<2>)를 토글시킨다.
제 4 플립플롭(DFF3)은 제 3 플립플롭(DFF2)의 반전 출력단(Qb)의 출력 신호의 하강 엣지가 발생할 때마다 카운트 신호(D<3>)를 토글시킨다.
이후, 카운트 종료 신호(CMP)가 하이 레벨로 변함에 따라 제 2 플립플롭(DFF1)의 출력단(Q) 즉, 카운트 신호(D<1>)의 토글링(toggling)이 중지되고 현재 레벨로 유지된다.
다중화기(110)는 카운트 종료 신호(CMP)가 하이 레벨이므로 제 2 플립플롭(DFF1)의 출력단(Q)을 제 2 플립플롭(DFF1)의 입력단(D)과 연결시킨다.
제 2 플립플롭(DFF1)의 출력단(Q)의 토글링이 중지됨에 따라 제 3 플립플롭(DFF2) 및 제 4 플립플롭(DFF3)의 출력단(Q)의 토글링도 중지된다.
이때 도 6에서 알 수 있듯이, 상위 비트의 카운트 신호들(D<1:3>)에 비해 상대적으로 토글링 횟수가 많은 최하위 비트(Least Significant Bit: LSB)의 카운트 신호(D<0>)의 토글링 횟수가 도 3의 종래 기술에 비해 감소됨으로써 소비 전력을 감소시킬 수 있다.
도 7은 본 발명의 실시예에 따른 디지털 카운터(200)의 회로도이다.
도 7은 4 비트 디지털 카운터의 예를 든 것으로서, 본 발명의 실시예에 따른 디지털 카운터(200)는 제어부(210), 제 1 내지 제 4 플립플롭(DFF0 - DFF3) 및 다중화기(220)를 포함한다.
제어부(210)는 클럭 신호(CLK) 및 카운트 종료 신호(CMP)에 응답하여 최하위 비트의 카운트 신호(D<0>)를 생성하는 플립플롭 즉, 제 1 플립플롭(DFF0)의 입력단(D) 레벨의 천이를 방지하도록 구성된다.
제어부(210)는 카운트 종료 신호(CMP)가 비 활성화 레벨 즉, 로우 레벨을 유지하는 동안 클럭 신호(CLK)가 최하위 비트의 카운트 신호(D<0>)를 생성하는 제 1 플립플롭(DFF0)의 입력단(D)에 인가되는 것을 방지하도록 구성된다.
제어부(210)는 로직 게이트(211) 및 지연기(Delay)(212)를 포함한다.
로직 게이트(211)는 클럭 신호(CLK)와 카운트 종료 신호(CMP)를 논리곱하여 제 1 제어 신호(A)를 생성하도록 구성된다.
지연기(212)는 카운트 종료 신호(CMP)의 활성화에 따라 제 1 플립플롭(DFF0)의 셋업 타이밍 마진을 생성하도록 구성된다.
지연기(212)는 카운트 종료 신호(CMP)를 정해진 시간동안 지연시켜 제 2 제어 신호(B)로서 출력하도록 구성된다.
제 1 플립플롭(DFF0)은 입력단(D)에 제 1 제어 신호(A)를 입력받고, 클럭단에 제 2 제어 신호(B)를 입력 받는다.
제 2 플립플롭(DFF1)은 클럭 신호(CLK)를 클럭단에 입력 받는다.
다중화기(220)는 지연된 카운트 종료 신호(CMP) 즉, 제 2 제어 신호(B)에 응답하여 제 2 내지 제 4 플립플롭(DFF1 - DFF3)의 카운트 동작을 중지시키도록 구성된다.
다중화기(220)는 제 2 제어 신호(B)에 응답하여 제 1 입력단(X0)을 통해 입력된 신호(C) 또는 제 2 입력단(X1)을 통해 입력된 신호(D<1>)를 출력단(Y)을 통해 제 2 플립플롭(DFF1)의 입력단(D)에 입력시킨다.
이때 제 2 플립플롭(DFF1)의 출력단(Q)과 반전 출력단(Qb)이 각각 다중화기(220)의 제 1 입력단(X0)과 제 2 입력단(X1)에 입력된다.
다중화기(220)는 제 2 제어 신호(B)가 비 활성화 레벨 예를 들어, 로우 레벨이면 제 2 입력단(X1)을 선택하고, 제 2 제어 신호(B)가 활성화 레벨 즉, 하이 레벨이면 제 1 입력단(X0)을 선택하여 출력단(Y)을 통해 출력한다.
이때 카운트 종료 신호(CMP)는 디지털 카운터(100)가 설치된 시스템의 제어부(도시 생략)에서 제공될 수 있다.
카운트 종료 신호(CMP)가 비 활성화된 구간 동안 디지털 카운터(100)는 정상적인 카운팅 동작을 수행하고, 카운트 종료 신호(CMP)가 활성화됨에 따라 디지털 카운터(100)의 카운팅 동작이 종료된다.
제 3 및 제 4 플립플롭(DFF2, DFF3)은 각각 반전 출력단(Qb)이 자신의 입력단(D)과 연결된다.
제 3 및 제 4 플립플롭(DFF2, DFF3)은 각각 이전 플립플롭의 반전 출력단(Qb)이 자신의 클럭단에 연결된다.
제 1 내지 제 4 플립플롭(DFF0 - DFF3)은 각각의 출력단(Q)의 신호를 카운트 신호(D<0:3>)로서 출력한다.
제 1 내지 제 4 플립플롭(DFF0 - DFF3)은 도 5와 동일하게 구성될 수 있다.
도 8은 도 7의 동작 타이밍도이다.
카운트 종료 신호(CMP)가 로우 레벨인 경우, 제 1 제어 신호(A) 및 제 2 제어 신호(B)는 로우 레벨로 유지된다.
따라서 제 1 플립플롭(DFF0)의 카운트 신호(D<0>)는 일정한 값 즉, 로우 레벨로 유지된다.
다중화기(110)는 제 2 제어 신호(B)가 로우 레벨이므로 제 2 플립플롭(DFF1)의 반전 출력단(Qb)을 제 2 플립플롭(DFF1)의 입력단(D)과 연결시킨다.
제 2 플립플롭(DFF1)은 클럭 신호(CLK)의 하강 엣지가 발생할 때마다 카운트 신호(D<1>)를 토글(toggle) 시킨다.
제 3 플립플롭(DFF2)은 제 2 플립플롭(DFF1)의 반전 출력단(Qb)의 출력 신호의 하강 엣지가 발생할 때마다 카운트 신호(D<2>)를 토글시킨다.
제 4 플립플롭(DFF3)은 제 3 플립플롭(DFF2)의 반전 출력단(Qb)의 출력 신호의 하강 엣지가 발생할 때마다 카운트 신호(D<3>)를 토글시킨다.
이때 도 5를 참조하면, 카운트 종료 신호(CMP)가 로우 레벨을 유지하는 동안 즉, 정상적인 카운팅 동작이 수행되는 동안 최하위 비트의 카운트 신호(D<0>)를 생성하는 제 1 플립플롭(DFF0)의 제 2 래치(LT2)의 출력 신호(D<0>)는 물론이고, 제 1 래치(LT1)의 출력 노드(N1)의 토글링 또한 방지된다.
이후, 카운트 종료 신호(CMP)가 하이 레벨로 변함에 따라 클럭 신호(CLK)가 제 1 제어 신호(A)로서 제 1 플립플롭(DFF0)의 입력단(D)에 제공된다.
따라서 제 1 플립플롭(DFF0)의 카운트 신호(D<0>)가 토글하여 하이 레벨로 유지된다.
정해진 지연시간 후 하이 레벨의 제 2 제어 신호(B)에 따라 다중화기(110)가 제 2 플립플롭(DFF1)의 출력단(Q)을 제 2 플립플롭(DFF1)의 입력단(D)과 연결시킨다.
따라서 제 2 플립플롭(DFF1)의 카운트 신호(D<1>)은 클럭 신호(CLK)와 무관하게 일정한 값 즉, 하이 레벨로 유지된다.
카운트 신호(D<1>)가 하이 레벨로 유지됨에 따라 제 3 플립플롭(DFF2) 및 제 4 플립플롭(DFF3)의 출력단(Q)의 토글링도 중지되고, 카운트 신호(D<2:3>) 또한 하이 레벨로 유지된다.
이때 도 8에서 알 수 있듯이, 상위 비트의 카운트 신호들(D<1:3>)에 비해 상대적으로 토글링 횟수가 많은 최하위 비트(Least Significant Bit: LSB)의 카운트 신호(D<0>)를 생성하는 제 1 플립플롭(DFF0)의 외부 출력 신호는 물론이고 내부 신호의 토글링 횟수를 종래 기술에 비해 감소됨으로써 소비 전력을 감소시킬 수 있다.
도 9는 카운터 종류별 토글링 횟수 및 전력 소비량을 비교한 표이다.
도 9는 도 1, 도 4 및 도 7의 방식에 따른 10 비트 디지털 카운터를 기준으로 각각의 토글링 횟수를 비교한 것이다.
도 9에서 알 수 있듯이, 최하위 비트를 담당하는 플립플롭들(DFF0) 중에서 도 1에 따른 플립플롭의 토글링 횟수는 1025인데 반하여, 도 4에 따른 플립플롭의 토글링 횟수는 513으로 감소되었으며, 도 7에 따른 플립플롭의 토글링 횟수는 2로 감소되었다.
따라서 도 1에 따른 전체 플립플롭들의 토글링 횟수는 2506인데 반하여, 도 4에 따른 전체 플립플롭들의 토글링 횟수는 1544로 감소되었으며, 도 7에 따른 전체 플립플롭들의 토글링 횟수는 1033으로 감소되었다.
즉, 도 1의 디지털 카운터(10)의 소비 전력을 100%로 하였을 때, 도 4의 디지털 카운터(100)의 소비 전력은 75.1% 수준으로 줄일 수 있으며, 도 7의 디지털 카운터(200)의 소비 전력은 50.2% 수준으로 줄일 수 있음을 알 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (16)

  1. 복수의 카운트 신호를 생성하도록 구성된 복수의 플립플롭;
    클럭 신호 및 카운트 종료 신호에 응답하여 상기 복수의 플립플롭 중에서 최하위 비트의 카운트 신호를 생성하는 플립플롭의 입력단 레벨의 천이를 방지하도록 구성된 제어부; 및
    상기 카운트 종료 신호에 응답하여 상기 최하위 비트의 카운트 신호를 생성하는 플립플롭을 제외한 나머지 플립플롭들의 카운트 동작을 중지시키도록 구성된 다중화기를 포함하는 디지털 카운터.
  2. 제 1 항에 있어서,
    상기 복수의 플립플롭 중에서
    상기 최하위 비트의 카운트 신호를 생성하는 플립플롭을 제외한 나머지 플립플롭들은 이전 플립플롭의 반전 출력단이 자신의 클럭단에 연결되는 디지털 카운터.
  3. 제 1 항에 있어서,
    상기 복수의 플립플롭 중에서
    상기 최하위 비트의 카운트 신호를 생성하는 플립플롭을 제외한 나머지 플립플롭들은 각각 자신의 반전 출력단이 자신의 입력단과 연결되는 디지털 카운터.
  4. 제 1 항에 있어서,
    상기 제어부는
    상기 카운트 종료 신호가 비 활성화 레벨을 유지하는 동안 상기 클럭 신호가 상기 최하위 비트의 카운트 신호를 생성하는 플립플롭의 입력단에 인가되는 것을 방지하도록 구성되는 디지털 카운터.
  5. 제 1 항에 있어서,
    상기 제어부는
    상기 클럭 신호와 상기 카운트 종료 신호를 조합하여 상기 최하위 비트의 카운트 신호를 생성하는 플립플롭의 입력단에 제공하도록 구성된 로직 게이트, 및
    상기 카운트 종료 신호를 정해진 시간 동안 지연시켜 출력하도록 구성된 지연기를 포함하는 디지털 카운터.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 다중화기는
    상기 카운트 종료 신호의 활성화에 응답하여 상기 최하위 비트의 카운트 신호를 생성하는 플립플롭 다음 순번의 플립플롭의 카운트 동작을 중지시키도록 구성되는 디지털 카운터.
  8. 제 1 항에 있어서,
    상기 최하위 비트의 카운트 신호를 생성하는 플립플롭은
    입력단을 통해 입력된 입력 신호를 래치하여 내부 노드를 상기 입력 신호 레벨로 유지시키도록 구성된 제 1 래치, 및
    상기 내부 노드의 레벨을 래치하여 출력단의 레벨을 유지시키도록 구성된 제 2 래치를 포함하는 디지털 카운터.
  9. 제 8 항에 있어서,
    상기 카운트 종료 신호가 비 활성화 레벨을 유지하는 동안 상기 제어부에 의해 상기 제 1 래치 및 상기 제 2 래치의 토글링 동작이 차단되도록 구성되는 디지털 카운터.
  10. 클럭 신호 및 카운트 종료 신호를 조합하여 제 1 제어 신호 및 제 2 제어 신호를 생성하도록 구성된 제어부;
    상기 제 1 제어 신호를 입력단에 제공받는 제 1 플립플롭;
    상기 클럭 신호를 클럭단에 입력받는 제 2 플립플롭;
    상기 제 2 제어 신호에 응답하여 상기 제 2 플립플롭의 출력단 또는 반전 출력단을 상기 제 2 플립플롭의 입력단과 연결시키도록 구성된 다중화기를 포함하는 디지털 카운터.
  11. 제 10 항에 있어서,
    상기 제 2 플립플롭의 반전 출력단이 자신의 클럭단에 연결된 제 3 플립플롭을 더 포함하는 디지털 카운터.
  12. 제 10 항에 있어서,
    상기 제어부는
    상기 카운트 종료 신호를 정해진 시간만큼 지연시켜 상기 제 2 제어 신호를 생성하도록 구성되는 디지털 카운터.
  13. 제 10 항에 있어서,
    상기 제 1 플립플롭은
    상기 제 2 제어 신호를 클럭단에 입력받도록 구성되는 디지털 카운터.
  14. 제 11 항에 있어서,
    상기 제 3 플립플롭은
    자신의 반전 출력단이 자신의 입력단에 연결되는 디지털 카운터.
  15. 제 10 항에 있어서,
    상기 제 1 플립플롭은
    입력단을 통해 입력된 입력 신호를 래치하여 내부 노드를 상기 입력 신호 레벨로 유지시키도록 구성된 제 1 래치, 및
    상기 내부 노드의 레벨을 래치하여 출력단의 레벨을 유지시키도록 구성된 제 2 래치를 포함하는 디지털 카운터.
  16. 제 15 항에 있어서,
    상기 카운트 종료 신호가 비 활성화 레벨을 유지하는 동안 상기 제어부에 의해 상기 제 1 래치 및 상기 제 2 래치의 토글링 동작이 차단되도록 구성되는 디지털 카운터.
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