JPH07295921A - データ処理装置 - Google Patents

データ処理装置

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JPH07295921A
JPH07295921A JP6088908A JP8890894A JPH07295921A JP H07295921 A JPH07295921 A JP H07295921A JP 6088908 A JP6088908 A JP 6088908A JP 8890894 A JP8890894 A JP 8890894A JP H07295921 A JPH07295921 A JP H07295921A
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cycle
address
microprocessor
signal
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Kazuhiko Takita
和彦 滝田
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NEC IC Microcomputer Systems Co Ltd
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Abstract

(57)【要約】 【目的】バースト転送周期指定信号で指定された周期に
従ってバースト転送を行うことにより、システムコスト
を抑え、かつデータ転送速度を向上させシステム全体の
性能を向上させる。 【構成】バースト転送周期指定信号１１０によりバスサ
イク単位に指定された周期に従って状態を遷移させ、バ
ースト転送を行うことにより、低速なメモリに対しても
バースト転送を行うことができる。 【効果】バースト転送周期指定信号の周期によって状態
遷移が確定するため、外部からのデータ転送以外の時間
に他の目的で内部バスを使用することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、システム・バスによっ
て接続されたマイクロプロセッサとメモリ間のデータ転
送でバースト転送を行うデータ処理装置に関する。
【０００２】
【従来の技術】マイクロプロセッサは、年々高性能、高
機能化してきており、その動作周波数は２５ＭＨｚ、３
３ＭＨｚ、５０ＭＨｚと高速化してきている。しかし、
マイクロプロセッサに命令やデータを供給するための外
部メモリは、データ転送速度が高速な製品も出現してき
てはいるものの高価であるため、一般的に使用されるも
のはマイクロプロセッサの動作速度に比べてまだまだ低
速である。このためマイクロプロセッサとメモリ間のデ
ータ転送速度が、マイクロプロセッサを使用したシステ
ム全体の性能に大きな影響を与えている。最近の多くの
マイクロプロセッサではキャッシュ・メモリを内蔵し、
頻繁に使用するデータをキャッシュ・メモリへ取り込む
ことによって、メモリとの間のデータ転送速度の差を埋
めようとしているが、その場合も外部メモリから内蔵キ
ャッシュ・メモリへのデータ転送速度が性能低下の問題
となっている。
【０００３】そこでキャッシュ・メモリを内蔵する多く
のマイクロプロセッサでは、キャッシュ・メモリへのデ
ータ転送方法としてバースト転送を行なっている。この
バースト転送とは、アドレスの連続する一連のブロック
に対して、連続的に外部メモリからデータを転送する方
法である。
【０００４】このバースト転送を同期式に行なう例とし
て、特開平０３−１３４７５４号公報に示される「デー
タ処理装置」について、図１１のブロック図により説明
する。このデータ処理装置は、マイクロプロセッサ１０
１、アドレスデコード回路１０２、メモリ制御回路１０
３ａ及びメモリ１４で構成される。
【０００５】このデータ処理装置のタイミング図である
図１２に従ってバースト転送時の動作を説明する。ま
ず、マイクロプロセッサ１０１が有効なアドレス１０５
を出力するとともに、バスサイクル開始表示（ＡＤＳ）
信号１０６、リード／ライト信号Ｒ／Ｗ１０７をアクテ
ィブにする。また、アクセスするアドレス範囲がキャッ
シュ領域の場合には、同期ブロック転送要求信号ＢＬＯ
ＣＫ１０８をアクティブにする。
【０００６】アドレスデコード回路１０２はアドレスを
デコードし、アドレス指定された範囲が高速メモリ領域
であるのか、または中速以下のメモリ領域であるのかを
メモリ制御回路１０３ａへ通知する。一般的に、マイク
ロプロセッサを使用したシステムでは、メモリとしてＥ
ＰＲＯＭ、ＤＲＡＭ、ＳＲＡＭ等を使用し、アドレスで
切分けている。
【０００７】この切分け方法は、アドレスの連続した範
囲で行なうため、アドレスデコード回路１０２の具体例
としては図１３のように、インバータ１４０，１４２、
ＡＮＤ回路１４１，１４３を用いて、アドレスの上位ビ
ットＡ［３０，３１］でメモリ領域（高速，中速，低
速）の判定が行なわれる。
【０００８】また、メモリ制御回路１０３ａでは、ＡＤ
Ｓ信号１０６、ＢＬＯＣＫ信号１０８、Ｒ／Ｗ信号１０
７を入力し、アドレス指定された領域が高速メモリ領域
の場合には、バースト転送許可信号（ＢＬＯＣＫＦ）２
０１をアクティブにすることによってバースト転送を許
可し、マイクロプロセッサと同期して状態を繊維させ、
メモリを制御する。この状態遷移図を図１４に示す。マ
イクロプロセッサもＢＬＯＣＫＦ信号２０１の指示に従
ってバースト転送を行なうため、メモリとマイクロプロ
セッサ間で同期式バースト転送を行なうことができる。
【０００９】アドレス指定された領域が中速以下のメモ
リ領域の場合には、図１５のタイミング図に示すよう
に、バースト転送許可信号ＢＬＯＣＫＦ２０１によって
バースト転送を許可せず、１データずつの非バースト転
送（非同期式データ転送）を行う。非バースト転送で
は、アドレス指定された領域に接続されているメモリの
性能によってメモリ制御回路１０３ａで生成するデータ
確定信号（ＤＳ）２０２を変更し、データ・アクセスま
での時間を調節する。このＤＳ信号２０２は図１６に示
すように、遅延回路１４４，１４５とその切替回路１４
６により、メモリの性能（中速，低速）によってＡＤＳ
信号１０６を遅らせて生成する。
【００１０】この従来例の方式では、非バースト転送に
よってあらゆる性能のメモリにも対応することができ
る。また同期式にバースト転送を行なうため状態遷移の
制御を簡略化することができ、キャッシュアドレスの変
化、及びキャッシュへの書込み信号を高速化できる。
【００１１】次に、バースト転送を非同期式に行なう第
２の従来例として、米国インテル社のマイクロプロセッ
サ「ｉ４８６」の場合を図１７のブロック図により説明
する。まずマイクロプロセッサ１０１が有効なアドレス
１０５を出力すると共に、バスサイクル開始表示信号Ａ
ＤＳ１０６、リード／ライト信号Ｒ／Ｗ１０７をアクテ
ィブにする。アドレスデコード回路１０２はアドレス１
０５をデコードし、アドレスの範囲を判別してメモリ制
御回路１０３ｂへ通知する。
【００１２】メモリ制御回路１０３ｂでは、ＡＤＳ信号
１０６、Ｒ／Ｗ信号１０７を入力し、アドレス指定され
た領域に接続されているメモリ１０４の性能に従って、
バースト時のデータが確定したことを示すＢＲＤＹ信号
２０３の周期を変化させ、メモリ１０２を制御する。マ
イクロプロセッサ１０１は、図１８に示す状態遷移図の
ようにＢＲＤＹ信号２０３の値によって状態を遷移さ
せ、メモリからデータを取り込む。
【００１３】このメモリ制御回路１０３ｂのＢＲＤＹ信
号生成回路２１０の具体例としては、図１９に示すよう
に、アドレスデコード結果からカウンタへ入力する値を
変化させる回路がある。この回路は、遅延値カウント用
のダウンカウンタ２１１と、転送個数カウント用のアッ
プカウンタ２１２、遅延値設定部２１３，遅延回路１４
４，１４５、インバータ１４７，１４８、切替回路１４
９で構成する。
【００１４】まずアドレスデコード結果によって、ダウ
ンカウンタ２１１への入力値を決定する。アップカウン
タ２１２は、バスサイクルが開始するとＡＤＳ信号１０
６で“０”にリセットする。ＡＤＳ信号１０６の１サイ
クル後にダウンカウンタ２１１へ遅延値設定部２１３か
らの遅延値をロードし、さらに１サイクル後にカウント
ダウンを開始し、毎クロックカウントダンウンする。ダ
ウンカウンタ２１１は、“０”になると出力信号をハイ
にし、また遅延値に戻ってカウントを継続する。このダ
ウンカウンタ２１１の出力をインバータ１４８で反転し
てＢＲＤＹ信号２０３を生成する。アップカウンタ２１
２はダウンカンウンタ２１１の出力信号によってカウン
トアップし、“０→１→２→３→４”と転送個数をカウ
ントして“４”になると出力信号をハイにし、ダウンカ
ウンタ２１１をストップする。このようにＢＲＤＹ信号
２０３の値によってマイクロプロセッサの状態が変化す
るため、マイクロプロセッサとメモリとのデータ転送は
非同期式バースト転送となる。
【００１５】この従来例のタイミング図として、図２０
にノーウエイトのバースト転送のタイミングを、図２１
に１ウエイトのバースト転送時のタイミングを示す。Ｂ
ＲＤＹ信号２０３によってバースト転送中のウエイトを
制御することができるため、中速なＤＲＡＭメモリなど
では、ページモードを使用することによりバースト転送
が可能となり、非バースト転送に比べてデータ転送速度
を向上することができる。
【００１６】
【発明が解決しようとする課題】上述した第１の従来例
では、データ転送速度を上げてシステム性能を上げるた
めにはバースト転送可能な高速メモリを増やさなければ
ならず、システムコストが増大してしまう。具体的に
は、マイクロプロセッサ１０１の動作周波数を、３３Ｍ
Ｈｚ（１サイクル３０ｎｓ）、アドレスの出力遅延時間
を１０ｎｓ、データの入力設定時間を１０ｎｓとする
と、メモリ１０４はアクセス時間１０ｎｓ以下の高速を
必要とするので、高価なＳＲＡＭが必要となってしま
う。このシステムコストを抑えるためには、低速で安価
なメモリを使用し、非バースト転送を行なってデータ転
送を行なうか、または周波数を下げる等の方法がある
が、性能が大幅に低下してしまう。
【００１７】この従来例は、マイクロプロセッサの処理
速度がメモリに対してさほど高速ではない時には有効で
あったが、マイクロプロセッサの処理速度が目覚ましい
勢いで高速化したため、最近の技術トレンドに合わなく
なってきており、そのため第２の従来例が取入れられた
が、やはり問題がある。
【００１８】この第２の従来例では、ＢＲＤＹ信号２０
３の取込み後に次の内部状態を確定するため、データ取
込みからキャッシュへの書込みまでを高速化しようとし
た場合、ノーウエイトの非同期式バースト転送では、図
２０のタイミング図に示すように、図１４の従来例の同
期式と同じタイミングでキャッシュへ書込めるが、ウエ
イトが入った場合には、図２１のタイミング図に示すよ
うにデータ確定待ちで内部データ・バスを占有するサイ
クルが入ってしまう。キャッシュの１ブロックをｍワー
ド、ウエイト数をｎとすると、内部でのデータ確定待ち
サイクル数は（ｍ×ｎ）サイクルとなる。
【００１９】この内部でのデータ確定待ちサイクル（内
部バス占有）を最小に抑えるために、リード・バッファ
を４段持ち、キャッシュ・メモリへの書込みを連続的に
行なおうとすると、図２２に示すタイミング図のように
なってしまい、キャッシュへの書込みを高速化した図２
０の場合と比べると、最後のデータを書込むまでに４サ
イクル遅くなってしまう。また非同期式バースト転送で
は、データ確定信号を周期に変化させるためのカウンタ
回路が外部に必要となる。
【００２０】本発明の目的は、これらの問題を解決し、
データ転送速度を高速化したデータ処理装置を提供する
ことにある。
【００２１】
【課題を解決するための手段】本発明のデータ処理装置
の構成は、バースト転送機能をもつマイクロプロセッサ
と、このマイクロプロセッサから出力されるアドレスに
対するデータを出力するメモリと、前記マイクロプロセ
ッサから出力されるアドレスをデコードするアドレスデ
コード回路と、前記アドレスデコーダの出力および前記
マイクロプロセッサからの制御信号を受け前記メモリを
制御するメモリ制御回路とを備え、前記マイクロプロセ
ッサには、前記バースと転送の周期を指定するバースト
転送周期指定信号を生成する回路とを有し、前記バース
ト転送時に前記バースト転送周期指定信号で指定された
周期に従って同期式バースト転送を行ないデータを取込
むことを特徴とする。
【００２２】本発明において、バースト転送の周期を指
定する手段が、複数ｎ本のバースト転送周期指定入力端
子を有し、所定タイミングで一度に取込んだ前記各バー
スト転送周期指定信号に従って１〜２ｎ通りの周期で同
期式バースト転送を行なうことができ、またバースト転
送の周期を指定する手段が、１本のバースト転送周期指
定入力端子を有し、連続する数クロック間に前記バース
ト転送周期指定信号を変化させることにより、そのバー
スト転送の周期を指定し、同期式バースト転送を行なう
こともできる。さらにバースト転送周期指定手段を含む
内部のバス・インタフェース・ユニットが、その状態遷
移を確定することにより、バースト転送中の内部バスの
空き時間に他のユニットに内部バスを開放することもで
きる。
【００２３】
【実施例】図１は本発明の一実施例のマイクロプロセッ
サを使用したデータ処理装置の基本構成図である。ここ
では、バースト転送周期指定信号１１０として２本の信
号を設けた場合を想定している。本実施例の１クロック
周期のバースト転送時のタイミング図を図２に、２クロ
ック周期のバースト転送時のタイミング図を図３に示
す。
【００２４】本実施例においては、マイクロプロセッサ
１０１が、有効なアドレス１０５を出力すると同時に、
バスサイクル開始表示（ＡＤＳ）信号１０６、リード／
ライト信号（Ｒ／Ｗ）１０７をアクティブにする。アド
レスデコード回路１０２は、アドレスをデコードして指
定されたアドレスの範囲を判別し、接続されているメモ
リ１０４の性能に従ってバースト転送の周期をバースト
転送周期指定信号ＢＬＫＷ［１：０］１１０で指定す
る。
【００２５】このアドレスデコード回路１０２は、従来
例と同様にアドレスの上位ビットで決定するが、ＢＬＫ
Ｗ［１：０］信号１１０は２ビットであるため、アドレ
スデコード回路１０２を介さず、アドレスの上位２ビッ
トをそのまま接続することができる。メモリ制御回路１
０３は、ＡＤＳ信号１０６、Ｒ／Ｗ信号１０７を入力
し、メモリ１０４を制御する。
【００２６】マイクロプロセッサ中のバスインタフェー
スユニット１１１としては、図４のブロック図に示す回
路となる。この回路は、フリップフロップ（Ｆ／Ｆ）１
１２，１１３、リードバッファ１４、シーケンサ１１
５、インバータ１２０、ＡＮＤ回路１２１，１２３、Ｏ
Ｒ回路１２２で構成される。この回路は、ＡＤＳ信号１
０６を半クロック遅らせた信号をストローブとして、ア
ドレス１０５の出力の１クロック後のクロックの立上り
でＢＬＫＷ［１：０］信号１１０をＦ／Ｆ１１３に取込
み、状態遷移を制御するシーケンサ１１５に通知し、、
状態遷移に従って外部データ・バス１０９からデータを
取込む。
【００２７】取り込んだＢＬＫＷ［１：０］信号１１０
の値によって状態遷移が一通りに決定するため、シーケ
ンサ１１５での状態遷移はクロックに同期して、図５に
示すようになる。
【００２８】また、アドレス出力からのサイクル数をカ
ウントすることにより、状態遷移は次の表１のようにな
り、メモリ制御回路１０３でもその状態を知ることがで
きる。この表中、Ｓ１，Ｓ２，Ｓ３，Ｓ４はそれぞれデ
ータ０，１，２，３の取り込みサイクル、その他はウエ
イト・サイクルを示す。
【００２９】
【表１】
【００３０】この実施例の場合、データの書込みが予測
できるため、キャッシュ・メモリへの書込み以外のサイ
クルでは、他の目的で内部データ・バス１１６を使用す
ることができる。例えば、命令キャッシュとデータ・キ
ャッシュを同一のバスで接続うることによって、外部か
らのデータをデータ・キャッシュへ書込んでいる時に、
図３に示すように空いているサイクルで命令キャッシュ
を読出すことができるため、マイクロプロセッサ内部の
配線を減少することができる。
【００３１】また、マイクロプロセッサ１０１が４段の
リード・バッファを内蔵した場合には、そのバスインタ
フェースユニット１１１は、図６のブロック図のように
なり、そのタイミングは図７のタイミング図に示すよう
になる。
【００３２】外部からリードしたデータを一旦リード・
バッファ１１４ａに格納し、４つのデータが揃った時点
で必ず連続的にキャッシュ・メモリへ書込めるため、キ
ャッシュ・アクセスの制御を簡略化でき、かつキャッシ
ュへの書込みを高速化できる。
【００３３】図８は、本発明の第二の実施例の構成を示
すブロック図である。この場合、バースト転送周期指定
（ＢＬＫＷＳ）信号１１８として１本の信号を設け、連
続する数クロック間でバースト転送の周期を指定する場
合を想定している。このバースト転送周期指定方法以外
は第１の実施例と同様である。このバースト転送周期指
定信号（ＢＬＫＷＳ）１１８の生成回路の一例として、
図９に示すように、Ｆ／Ｆ１３０，インバータ１３１，
切替回路１３２から構成される。第１の実施例で示した
ＢＬＫＷ［１：０］信号１１０と同様に、アドレスの上
位ビットから生成し、Ａ［３０］信号を１クロック遅ら
せ、ＡＤＳ信号１０６で選択することにより、ＢＬＫＷ
Ｓ信号１１８を生成している。
【００３４】図１０は、本実施例の３クロック周期のバ
ースト転送時のタイミング図を示す。アドレス出力の
０．５，１．５サイクル後にＢＬＫＷＳ信号１１８を取
込み、指定された周期に従って状態を遷移させデータを
取り込む。
【００３５】
【発明の効果】以上説明したように、本発明のデータ処
理装置によれば、メモリの性能に応じてダイナミックに
バースト転送周期を変更できるため、第１の従来例のよ
うに周波数を下げることなくあらゆる性能のメモリにも
対応でき、システムコストを削減することができる。ま
た第２の従来例のような複雑な外部カウンタ回路を必要
とせずに、バースト転送の周期を変更することができる
ため、システムコストを削減することができる。
【００３６】さらに、同期式バースト転送によってデー
タの確定が予測できるため、キャッシュ・メモリへの書
込み以外の時間に内部データ・バスを使用でき、内部配
線の削減ができるとともに、システムの性能を上げるこ
とができる。また、図７に示すように、最後のデータ取
込みに合せてキャッシュ・メモリへの書込みを先行させ
ることができるため、図２２に示す第２の従来例の非同
期式バースト転送と比べると、キャッシュ・メモリへの
書込みを４クロック高速化できるうえ、キャッシュ制御
を簡略化できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の基本構成を示すブロッ
ク図。
【図２】第１の実施例のバースト転送時のタイミング
図。
【図３】第１の実施例のバースト転送時のタイミング
図。
【図４】図１のマイクロプロセッサ内部のバスインタフ
ェースユニットの回路図。
【図５】図１のデータ処理装置の状態遷移図。
【図６】図１のリードバッファを４段にした場合のバス
インタフェースユニットの回路図。
【図７】図１のリードバッファを４段にした場合のタイ
ミング図。
【図８】本発明の第２の実施例の基本構成を示すブロッ
ク図。
【図９】図８のＢＬＫＷＳ信号生成回路の一例の回路
図。
【図１０】図８の動作を説明するタイミング図。
【図１１】第１の従来例の基本構成を示すブロック図。
【図１２】図１１の同期式バースト転送時のタイミング
図。
【図１３】図１１のアドレスデコード回路の一例の回路
図。
【図１４】図１１の状態遷移図。
【図１５】図１１の非バースト転送時のタイミング図
【図１６】図１１のＤＳ信号生成回路の一例の回路図。
【図１７】第２の従来例の基本構成を示すブロック図。
【図１８】図１７の状態遷移図。
【図１９】図１７のＢＲＤＹ信号生成回路の一例の回路
図。
【図２０】図１７の非同期式バースト転送時のタイミン
グ図。
【図２１】図１７の非同期式バースト転送時のタイミン
グ図。
【図２２】図１７でキャッシュ書込みを連続化した場合
のタイミング図。
【符号の説明】
１０１ マイクロプロセッサ １０２，１０２ａ アドレスデコード回路 １０３，１０３ａ，１０３ｂ メモリ制御回路 １０４ メモリ １０５ アドレス １０６，２００ バスサイクル開始指示信号 １０７ リード／ライト信号 １０８ バーストリード指示信号 １０９ データ・バス １１０，１１８ バースト転送周期指定信号 １１１ バス・インタフェース・ユニット １１２，１１３，１３０ Ｆ／Ｆ １１４，１１４ａ リードバッファ １１５ シーケンサ １１６ 内部データバス １１７ ＢＬＫＷラッチ信号 １２０，１３１，１４０，１４２，１４７，１４８
インバータ １２１，１２３，１２４，１４１，１４３ ＡＮＤ回
路 １２２ ＯＲ回路 １２５，１３２，１４９ 切替回路 １４４，１４５ 遅延回路 ２０１ バースト転送許可信号（ＢＬＯＣＫＦ） ２０２ データ確定信号（ＤＳ） ２０３ バーストデータ確定信号（ＢＲＤＹ） ２１０ バースト・データ確定信号生成回路 ２１１ ダウンカウンタ ２１２ アップカウンタ ２１３ 遅延値設定部
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１１月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】
【課題を解決するための手段】本発明のデータ処理装置
の構成は、バースト転送機能をもつマイクロプロセッサ
と、このマイクロプロセッサから出力されるアドレスに
対するデータを出力するメモリと、前記マイクロプロセ
ッサから出力されるアドレスをデコードするアドレスデ
コード回路と、前記アドレスデコーダの出力および前記
マイクロプロセッサからの制御信号を受け前記メモリを
制御するメモリ制御回路と、前記バースと転送の周期を
指定するバースト転送周期指定信号を生成する回路とを
備え、前記バースト転送時に前記バースト転送周期指定
信号で指定された周期に従って同期式バースト転送を行
ないデータを取込むことを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】本発明において、バースト転送の周期を指
定する手段が、複数ｎ本のバースト転送周期指定入力端
子を有し、所定タイミングで一度に取込んだ前記各バー
スト転送周期指定信号に従って１〜２ｎ通りの周期で同
期式バースト転送を行なうことができ、またバースト転
送の周期を指定する手段が、１本のバースト転送周期指
定入力端子を有し、連続する数クロック間に前記バース
ト転送周期指定信号を変化させることにより、そのバー
スト転送の周期を指定し、同期式バースト転送を行なう
こともできる。さらにバースト転送周期指定手段に従っ
て、内部のバス・インタフェース・ユニットがその状態
遷移を確定することにより、バースト転送中の内部バス
の空き時間に他のユニットに内部バスを開放することも
できる。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 バースト転送機能をもつマイクロプロセ
    ッサと、このマイクロプロセッサから出力されるアドレ
    スに対するデータを出力するメモリと、前記マイクロプ
    ロセッサから出力されるアドレスをデコードするアドレ
    スデコード回路と、前記アドレスデコーダの出力および
    前記マイクロプロセッサからの制御信号を受け前記メモ
    リを制御するメモリ制御回路とを備え、前記マイクロプ
    ロセッサには、前記バースト転送の周期を指定するバー
    スト転送周期指定信号を生成する回路を有し、前記バー
    スト転送時に前記バースト転送周期指定信号で指定され
    た周期に従って同期式バースト転送を行ないデータを取
    込むことを特徴とするデータ処理装置。
  2. 【請求項２】 バースト転送の周期を指定する手段が、
    複数ｎ本のバースト転送周期指定入力端子を有し、所定
    タイミングで一度に取込んだ前記各バースト転送周期指
    定信号に従って１〜２n 通りの周期で同期式バースト転
    送を行なうことを特徴とする請求項１記載のデータ処理
    装置。
  3. 【請求項３】 バースト転送の周期を指定する手段が、
    １本のバースト転送周期指定入力端子を有し、連続する
    数クロック間に前記バースト転送周期指定信号を変化さ
    せることにより、そのバースト転送の周期を指定し、同
    期式バースト転送を行なうことを特徴とする請求項１記
    載のデータ処理装置。
  4. 【請求項４】 バースト転送周期指定手段を含む内部の
    バス・インタフェース・ユニットが、その状態遷移を確
    定することにより、バースト転送中の内部バスの空き時
    間に他のユニットに内部バスを開放することを特徴とす
    る請求項１記載のデータ処理装置。
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