JPH07295921A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH07295921A JPH07295921A JP6088908A JP8890894A JPH07295921A JP H07295921 A JPH07295921 A JP H07295921A JP 6088908 A JP6088908 A JP 6088908A JP 8890894 A JP8890894 A JP 8890894A JP H07295921 A JPH07295921 A JP H07295921A
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- 230000001360 synchronised effect Effects 0.000 claims abstract description 15
- 238000012545 processing Methods 0.000 claims description 15
- 230000007704 transition Effects 0.000 claims description 15
- 230000006870 function Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 27
- 238000000034 method Methods 0.000 description 17
- 238000012790 confirmation Methods 0.000 description 9
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- 239000000872 buffer Substances 0.000 description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 230000003213 activating effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000007334 memory performance Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】バースト転送周期指定信号で指定された周期に
従ってバースト転送を行うことにより、システムコスト
を抑え、かつデータ転送速度を向上させシステム全体の
性能を向上させる。 【構成】バースト転送周期指定信号110によりバスサ
イク単位に指定された周期に従って状態を遷移させ、バ
ースト転送を行うことにより、低速なメモリに対しても
バースト転送を行うことができる。 【効果】バースト転送周期指定信号の周期によって状態
遷移が確定するため、外部からのデータ転送以外の時間
に他の目的で内部バスを使用することができる。
従ってバースト転送を行うことにより、システムコスト
を抑え、かつデータ転送速度を向上させシステム全体の
性能を向上させる。 【構成】バースト転送周期指定信号110によりバスサ
イク単位に指定された周期に従って状態を遷移させ、バ
ースト転送を行うことにより、低速なメモリに対しても
バースト転送を行うことができる。 【効果】バースト転送周期指定信号の周期によって状態
遷移が確定するため、外部からのデータ転送以外の時間
に他の目的で内部バスを使用することができる。
Description
【0001】
【産業上の利用分野】本発明は、システム・バスによっ
て接続されたマイクロプロセッサとメモリ間のデータ転
送でバースト転送を行うデータ処理装置に関する。
て接続されたマイクロプロセッサとメモリ間のデータ転
送でバースト転送を行うデータ処理装置に関する。
【0002】
【従来の技術】マイクロプロセッサは、年々高性能、高
機能化してきており、その動作周波数は25MHz、3
3MHz、50MHzと高速化してきている。しかし、
マイクロプロセッサに命令やデータを供給するための外
部メモリは、データ転送速度が高速な製品も出現してき
てはいるものの高価であるため、一般的に使用されるも
のはマイクロプロセッサの動作速度に比べてまだまだ低
速である。このためマイクロプロセッサとメモリ間のデ
ータ転送速度が、マイクロプロセッサを使用したシステ
ム全体の性能に大きな影響を与えている。最近の多くの
マイクロプロセッサではキャッシュ・メモリを内蔵し、
頻繁に使用するデータをキャッシュ・メモリへ取り込む
ことによって、メモリとの間のデータ転送速度の差を埋
めようとしているが、その場合も外部メモリから内蔵キ
ャッシュ・メモリへのデータ転送速度が性能低下の問題
となっている。
機能化してきており、その動作周波数は25MHz、3
3MHz、50MHzと高速化してきている。しかし、
マイクロプロセッサに命令やデータを供給するための外
部メモリは、データ転送速度が高速な製品も出現してき
てはいるものの高価であるため、一般的に使用されるも
のはマイクロプロセッサの動作速度に比べてまだまだ低
速である。このためマイクロプロセッサとメモリ間のデ
ータ転送速度が、マイクロプロセッサを使用したシステ
ム全体の性能に大きな影響を与えている。最近の多くの
マイクロプロセッサではキャッシュ・メモリを内蔵し、
頻繁に使用するデータをキャッシュ・メモリへ取り込む
ことによって、メモリとの間のデータ転送速度の差を埋
めようとしているが、その場合も外部メモリから内蔵キ
ャッシュ・メモリへのデータ転送速度が性能低下の問題
となっている。
【0003】そこでキャッシュ・メモリを内蔵する多く
のマイクロプロセッサでは、キャッシュ・メモリへのデ
ータ転送方法としてバースト転送を行なっている。この
バースト転送とは、アドレスの連続する一連のブロック
に対して、連続的に外部メモリからデータを転送する方
法である。
のマイクロプロセッサでは、キャッシュ・メモリへのデ
ータ転送方法としてバースト転送を行なっている。この
バースト転送とは、アドレスの連続する一連のブロック
に対して、連続的に外部メモリからデータを転送する方
法である。
【0004】このバースト転送を同期式に行なう例とし
て、特開平03−134754号公報に示される「デー
タ処理装置」について、図11のブロック図により説明
する。このデータ処理装置は、マイクロプロセッサ10
1、アドレスデコード回路102、メモリ制御回路10
3a及びメモリ14で構成される。
て、特開平03−134754号公報に示される「デー
タ処理装置」について、図11のブロック図により説明
する。このデータ処理装置は、マイクロプロセッサ10
1、アドレスデコード回路102、メモリ制御回路10
3a及びメモリ14で構成される。
【0005】このデータ処理装置のタイミング図である
図12に従ってバースト転送時の動作を説明する。ま
ず、マイクロプロセッサ101が有効なアドレス105
を出力するとともに、バスサイクル開始表示(ADS)
信号106、リード/ライト信号R/W107をアクテ
ィブにする。また、アクセスするアドレス範囲がキャッ
シュ領域の場合には、同期ブロック転送要求信号BLO
CK108をアクティブにする。
図12に従ってバースト転送時の動作を説明する。ま
ず、マイクロプロセッサ101が有効なアドレス105
を出力するとともに、バスサイクル開始表示(ADS)
信号106、リード/ライト信号R/W107をアクテ
ィブにする。また、アクセスするアドレス範囲がキャッ
シュ領域の場合には、同期ブロック転送要求信号BLO
CK108をアクティブにする。
【0006】アドレスデコード回路102はアドレスを
デコードし、アドレス指定された範囲が高速メモリ領域
であるのか、または中速以下のメモリ領域であるのかを
メモリ制御回路103aへ通知する。一般的に、マイク
ロプロセッサを使用したシステムでは、メモリとしてE
PROM、DRAM、SRAM等を使用し、アドレスで
切分けている。
デコードし、アドレス指定された範囲が高速メモリ領域
であるのか、または中速以下のメモリ領域であるのかを
メモリ制御回路103aへ通知する。一般的に、マイク
ロプロセッサを使用したシステムでは、メモリとしてE
PROM、DRAM、SRAM等を使用し、アドレスで
切分けている。
【0007】この切分け方法は、アドレスの連続した範
囲で行なうため、アドレスデコード回路102の具体例
としては図13のように、インバータ140,142、
AND回路141,143を用いて、アドレスの上位ビ
ットA[30,31]でメモリ領域(高速,中速,低
速)の判定が行なわれる。
囲で行なうため、アドレスデコード回路102の具体例
としては図13のように、インバータ140,142、
AND回路141,143を用いて、アドレスの上位ビ
ットA[30,31]でメモリ領域(高速,中速,低
速)の判定が行なわれる。
【0008】また、メモリ制御回路103aでは、AD
S信号106、BLOCK信号108、R/W信号10
7を入力し、アドレス指定された領域が高速メモリ領域
の場合には、バースト転送許可信号(BLOCKF)2
01をアクティブにすることによってバースト転送を許
可し、マイクロプロセッサと同期して状態を繊維させ、
メモリを制御する。この状態遷移図を図14に示す。マ
イクロプロセッサもBLOCKF信号201の指示に従
ってバースト転送を行なうため、メモリとマイクロプロ
セッサ間で同期式バースト転送を行なうことができる。
S信号106、BLOCK信号108、R/W信号10
7を入力し、アドレス指定された領域が高速メモリ領域
の場合には、バースト転送許可信号(BLOCKF)2
01をアクティブにすることによってバースト転送を許
可し、マイクロプロセッサと同期して状態を繊維させ、
メモリを制御する。この状態遷移図を図14に示す。マ
イクロプロセッサもBLOCKF信号201の指示に従
ってバースト転送を行なうため、メモリとマイクロプロ
セッサ間で同期式バースト転送を行なうことができる。
【0009】アドレス指定された領域が中速以下のメモ
リ領域の場合には、図15のタイミング図に示すよう
に、バースト転送許可信号BLOCKF201によって
バースト転送を許可せず、1データずつの非バースト転
送(非同期式データ転送)を行う。非バースト転送で
は、アドレス指定された領域に接続されているメモリの
性能によってメモリ制御回路103aで生成するデータ
確定信号(DS)202を変更し、データ・アクセスま
での時間を調節する。このDS信号202は図16に示
すように、遅延回路144,145とその切替回路14
6により、メモリの性能(中速,低速)によってADS
信号106を遅らせて生成する。
リ領域の場合には、図15のタイミング図に示すよう
に、バースト転送許可信号BLOCKF201によって
バースト転送を許可せず、1データずつの非バースト転
送(非同期式データ転送)を行う。非バースト転送で
は、アドレス指定された領域に接続されているメモリの
性能によってメモリ制御回路103aで生成するデータ
確定信号(DS)202を変更し、データ・アクセスま
での時間を調節する。このDS信号202は図16に示
すように、遅延回路144,145とその切替回路14
6により、メモリの性能(中速,低速)によってADS
信号106を遅らせて生成する。
【0010】この従来例の方式では、非バースト転送に
よってあらゆる性能のメモリにも対応することができ
る。また同期式にバースト転送を行なうため状態遷移の
制御を簡略化することができ、キャッシュアドレスの変
化、及びキャッシュへの書込み信号を高速化できる。
よってあらゆる性能のメモリにも対応することができ
る。また同期式にバースト転送を行なうため状態遷移の
制御を簡略化することができ、キャッシュアドレスの変
化、及びキャッシュへの書込み信号を高速化できる。
【0011】次に、バースト転送を非同期式に行なう第
2の従来例として、米国インテル社のマイクロプロセッ
サ「i486」の場合を図17のブロック図により説明
する。まずマイクロプロセッサ101が有効なアドレス
105を出力すると共に、バスサイクル開始表示信号A
DS106、リード/ライト信号R/W107をアクテ
ィブにする。アドレスデコード回路102はアドレス1
05をデコードし、アドレスの範囲を判別してメモリ制
御回路103bへ通知する。
2の従来例として、米国インテル社のマイクロプロセッ
サ「i486」の場合を図17のブロック図により説明
する。まずマイクロプロセッサ101が有効なアドレス
105を出力すると共に、バスサイクル開始表示信号A
DS106、リード/ライト信号R/W107をアクテ
ィブにする。アドレスデコード回路102はアドレス1
05をデコードし、アドレスの範囲を判別してメモリ制
御回路103bへ通知する。
【0012】メモリ制御回路103bでは、ADS信号
106、R/W信号107を入力し、アドレス指定され
た領域に接続されているメモリ104の性能に従って、
バースト時のデータが確定したことを示すBRDY信号
203の周期を変化させ、メモリ102を制御する。マ
イクロプロセッサ101は、図18に示す状態遷移図の
ようにBRDY信号203の値によって状態を遷移さ
せ、メモリからデータを取り込む。
106、R/W信号107を入力し、アドレス指定され
た領域に接続されているメモリ104の性能に従って、
バースト時のデータが確定したことを示すBRDY信号
203の周期を変化させ、メモリ102を制御する。マ
イクロプロセッサ101は、図18に示す状態遷移図の
ようにBRDY信号203の値によって状態を遷移さ
せ、メモリからデータを取り込む。
【0013】このメモリ制御回路103bのBRDY信
号生成回路210の具体例としては、図19に示すよう
に、アドレスデコード結果からカウンタへ入力する値を
変化させる回路がある。この回路は、遅延値カウント用
のダウンカウンタ211と、転送個数カウント用のアッ
プカウンタ212、遅延値設定部213,遅延回路14
4,145、インバータ147,148、切替回路14
9で構成する。
号生成回路210の具体例としては、図19に示すよう
に、アドレスデコード結果からカウンタへ入力する値を
変化させる回路がある。この回路は、遅延値カウント用
のダウンカウンタ211と、転送個数カウント用のアッ
プカウンタ212、遅延値設定部213,遅延回路14
4,145、インバータ147,148、切替回路14
9で構成する。
【0014】まずアドレスデコード結果によって、ダウ
ンカウンタ211への入力値を決定する。アップカウン
タ212は、バスサイクルが開始するとADS信号10
6で“0”にリセットする。ADS信号106の1サイ
クル後にダウンカウンタ211へ遅延値設定部213か
らの遅延値をロードし、さらに1サイクル後にカウント
ダウンを開始し、毎クロックカウントダンウンする。ダ
ウンカウンタ211は、“0”になると出力信号をハイ
にし、また遅延値に戻ってカウントを継続する。このダ
ウンカウンタ211の出力をインバータ148で反転し
てBRDY信号203を生成する。アップカウンタ21
2はダウンカンウンタ211の出力信号によってカウン
トアップし、“0→1→2→3→4”と転送個数をカウ
ントして“4”になると出力信号をハイにし、ダウンカ
ウンタ211をストップする。このようにBRDY信号
203の値によってマイクロプロセッサの状態が変化す
るため、マイクロプロセッサとメモリとのデータ転送は
非同期式バースト転送となる。
ンカウンタ211への入力値を決定する。アップカウン
タ212は、バスサイクルが開始するとADS信号10
6で“0”にリセットする。ADS信号106の1サイ
クル後にダウンカウンタ211へ遅延値設定部213か
らの遅延値をロードし、さらに1サイクル後にカウント
ダウンを開始し、毎クロックカウントダンウンする。ダ
ウンカウンタ211は、“0”になると出力信号をハイ
にし、また遅延値に戻ってカウントを継続する。このダ
ウンカウンタ211の出力をインバータ148で反転し
てBRDY信号203を生成する。アップカウンタ21
2はダウンカンウンタ211の出力信号によってカウン
トアップし、“0→1→2→3→4”と転送個数をカウ
ントして“4”になると出力信号をハイにし、ダウンカ
ウンタ211をストップする。このようにBRDY信号
203の値によってマイクロプロセッサの状態が変化す
るため、マイクロプロセッサとメモリとのデータ転送は
非同期式バースト転送となる。
【0015】この従来例のタイミング図として、図20
にノーウエイトのバースト転送のタイミングを、図21
に1ウエイトのバースト転送時のタイミングを示す。B
RDY信号203によってバースト転送中のウエイトを
制御することができるため、中速なDRAMメモリなど
では、ページモードを使用することによりバースト転送
が可能となり、非バースト転送に比べてデータ転送速度
を向上することができる。
にノーウエイトのバースト転送のタイミングを、図21
に1ウエイトのバースト転送時のタイミングを示す。B
RDY信号203によってバースト転送中のウエイトを
制御することができるため、中速なDRAMメモリなど
では、ページモードを使用することによりバースト転送
が可能となり、非バースト転送に比べてデータ転送速度
を向上することができる。
【0016】
【発明が解決しようとする課題】上述した第1の従来例
では、データ転送速度を上げてシステム性能を上げるた
めにはバースト転送可能な高速メモリを増やさなければ
ならず、システムコストが増大してしまう。具体的に
は、マイクロプロセッサ101の動作周波数を、33M
Hz(1サイクル30ns)、アドレスの出力遅延時間
を10ns、データの入力設定時間を10nsとする
と、メモリ104はアクセス時間10ns以下の高速を
必要とするので、高価なSRAMが必要となってしま
う。このシステムコストを抑えるためには、低速で安価
なメモリを使用し、非バースト転送を行なってデータ転
送を行なうか、または周波数を下げる等の方法がある
が、性能が大幅に低下してしまう。
では、データ転送速度を上げてシステム性能を上げるた
めにはバースト転送可能な高速メモリを増やさなければ
ならず、システムコストが増大してしまう。具体的に
は、マイクロプロセッサ101の動作周波数を、33M
Hz(1サイクル30ns)、アドレスの出力遅延時間
を10ns、データの入力設定時間を10nsとする
と、メモリ104はアクセス時間10ns以下の高速を
必要とするので、高価なSRAMが必要となってしま
う。このシステムコストを抑えるためには、低速で安価
なメモリを使用し、非バースト転送を行なってデータ転
送を行なうか、または周波数を下げる等の方法がある
が、性能が大幅に低下してしまう。
【0017】この従来例は、マイクロプロセッサの処理
速度がメモリに対してさほど高速ではない時には有効で
あったが、マイクロプロセッサの処理速度が目覚ましい
勢いで高速化したため、最近の技術トレンドに合わなく
なってきており、そのため第2の従来例が取入れられた
が、やはり問題がある。
速度がメモリに対してさほど高速ではない時には有効で
あったが、マイクロプロセッサの処理速度が目覚ましい
勢いで高速化したため、最近の技術トレンドに合わなく
なってきており、そのため第2の従来例が取入れられた
が、やはり問題がある。
【0018】この第2の従来例では、BRDY信号20
3の取込み後に次の内部状態を確定するため、データ取
込みからキャッシュへの書込みまでを高速化しようとし
た場合、ノーウエイトの非同期式バースト転送では、図
20のタイミング図に示すように、図14の従来例の同
期式と同じタイミングでキャッシュへ書込めるが、ウエ
イトが入った場合には、図21のタイミング図に示すよ
うにデータ確定待ちで内部データ・バスを占有するサイ
クルが入ってしまう。キャッシュの1ブロックをmワー
ド、ウエイト数をnとすると、内部でのデータ確定待ち
サイクル数は(m×n)サイクルとなる。
3の取込み後に次の内部状態を確定するため、データ取
込みからキャッシュへの書込みまでを高速化しようとし
た場合、ノーウエイトの非同期式バースト転送では、図
20のタイミング図に示すように、図14の従来例の同
期式と同じタイミングでキャッシュへ書込めるが、ウエ
イトが入った場合には、図21のタイミング図に示すよ
うにデータ確定待ちで内部データ・バスを占有するサイ
クルが入ってしまう。キャッシュの1ブロックをmワー
ド、ウエイト数をnとすると、内部でのデータ確定待ち
サイクル数は(m×n)サイクルとなる。
【0019】この内部でのデータ確定待ちサイクル(内
部バス占有)を最小に抑えるために、リード・バッファ
を4段持ち、キャッシュ・メモリへの書込みを連続的に
行なおうとすると、図22に示すタイミング図のように
なってしまい、キャッシュへの書込みを高速化した図2
0の場合と比べると、最後のデータを書込むまでに4サ
イクル遅くなってしまう。また非同期式バースト転送で
は、データ確定信号を周期に変化させるためのカウンタ
回路が外部に必要となる。
部バス占有)を最小に抑えるために、リード・バッファ
を4段持ち、キャッシュ・メモリへの書込みを連続的に
行なおうとすると、図22に示すタイミング図のように
なってしまい、キャッシュへの書込みを高速化した図2
0の場合と比べると、最後のデータを書込むまでに4サ
イクル遅くなってしまう。また非同期式バースト転送で
は、データ確定信号を周期に変化させるためのカウンタ
回路が外部に必要となる。
【0020】本発明の目的は、これらの問題を解決し、
データ転送速度を高速化したデータ処理装置を提供する
ことにある。
データ転送速度を高速化したデータ処理装置を提供する
ことにある。
【0021】
【課題を解決するための手段】本発明のデータ処理装置
の構成は、バースト転送機能をもつマイクロプロセッサ
と、このマイクロプロセッサから出力されるアドレスに
対するデータを出力するメモリと、前記マイクロプロセ
ッサから出力されるアドレスをデコードするアドレスデ
コード回路と、前記アドレスデコーダの出力および前記
マイクロプロセッサからの制御信号を受け前記メモリを
制御するメモリ制御回路とを備え、前記マイクロプロセ
ッサには、前記バースと転送の周期を指定するバースト
転送周期指定信号を生成する回路とを有し、前記バース
ト転送時に前記バースト転送周期指定信号で指定された
周期に従って同期式バースト転送を行ないデータを取込
むことを特徴とする。
の構成は、バースト転送機能をもつマイクロプロセッサ
と、このマイクロプロセッサから出力されるアドレスに
対するデータを出力するメモリと、前記マイクロプロセ
ッサから出力されるアドレスをデコードするアドレスデ
コード回路と、前記アドレスデコーダの出力および前記
マイクロプロセッサからの制御信号を受け前記メモリを
制御するメモリ制御回路とを備え、前記マイクロプロセ
ッサには、前記バースと転送の周期を指定するバースト
転送周期指定信号を生成する回路とを有し、前記バース
ト転送時に前記バースト転送周期指定信号で指定された
周期に従って同期式バースト転送を行ないデータを取込
むことを特徴とする。
【0022】本発明において、バースト転送の周期を指
定する手段が、複数n本のバースト転送周期指定入力端
子を有し、所定タイミングで一度に取込んだ前記各バー
スト転送周期指定信号に従って1〜2n通りの周期で同
期式バースト転送を行なうことができ、またバースト転
送の周期を指定する手段が、1本のバースト転送周期指
定入力端子を有し、連続する数クロック間に前記バース
ト転送周期指定信号を変化させることにより、そのバー
スト転送の周期を指定し、同期式バースト転送を行なう
こともできる。さらにバースト転送周期指定手段を含む
内部のバス・インタフェース・ユニットが、その状態遷
移を確定することにより、バースト転送中の内部バスの
空き時間に他のユニットに内部バスを開放することもで
きる。
定する手段が、複数n本のバースト転送周期指定入力端
子を有し、所定タイミングで一度に取込んだ前記各バー
スト転送周期指定信号に従って1〜2n通りの周期で同
期式バースト転送を行なうことができ、またバースト転
送の周期を指定する手段が、1本のバースト転送周期指
定入力端子を有し、連続する数クロック間に前記バース
ト転送周期指定信号を変化させることにより、そのバー
スト転送の周期を指定し、同期式バースト転送を行なう
こともできる。さらにバースト転送周期指定手段を含む
内部のバス・インタフェース・ユニットが、その状態遷
移を確定することにより、バースト転送中の内部バスの
空き時間に他のユニットに内部バスを開放することもで
きる。
【0023】
【実施例】図1は本発明の一実施例のマイクロプロセッ
サを使用したデータ処理装置の基本構成図である。ここ
では、バースト転送周期指定信号110として2本の信
号を設けた場合を想定している。本実施例の1クロック
周期のバースト転送時のタイミング図を図2に、2クロ
ック周期のバースト転送時のタイミング図を図3に示
す。
サを使用したデータ処理装置の基本構成図である。ここ
では、バースト転送周期指定信号110として2本の信
号を設けた場合を想定している。本実施例の1クロック
周期のバースト転送時のタイミング図を図2に、2クロ
ック周期のバースト転送時のタイミング図を図3に示
す。
【0024】本実施例においては、マイクロプロセッサ
101が、有効なアドレス105を出力すると同時に、
バスサイクル開始表示(ADS)信号106、リード/
ライト信号(R/W)107をアクティブにする。アド
レスデコード回路102は、アドレスをデコードして指
定されたアドレスの範囲を判別し、接続されているメモ
リ104の性能に従ってバースト転送の周期をバースト
転送周期指定信号BLKW[1:0]110で指定す
る。
101が、有効なアドレス105を出力すると同時に、
バスサイクル開始表示(ADS)信号106、リード/
ライト信号(R/W)107をアクティブにする。アド
レスデコード回路102は、アドレスをデコードして指
定されたアドレスの範囲を判別し、接続されているメモ
リ104の性能に従ってバースト転送の周期をバースト
転送周期指定信号BLKW[1:0]110で指定す
る。
【0025】このアドレスデコード回路102は、従来
例と同様にアドレスの上位ビットで決定するが、BLK
W[1:0]信号110は2ビットであるため、アドレ
スデコード回路102を介さず、アドレスの上位2ビッ
トをそのまま接続することができる。メモリ制御回路1
03は、ADS信号106、R/W信号107を入力
し、メモリ104を制御する。
例と同様にアドレスの上位ビットで決定するが、BLK
W[1:0]信号110は2ビットであるため、アドレ
スデコード回路102を介さず、アドレスの上位2ビッ
トをそのまま接続することができる。メモリ制御回路1
03は、ADS信号106、R/W信号107を入力
し、メモリ104を制御する。
【0026】マイクロプロセッサ中のバスインタフェー
スユニット111としては、図4のブロック図に示す回
路となる。この回路は、フリップフロップ(F/F)1
12,113、リードバッファ14、シーケンサ11
5、インバータ120、AND回路121,123、O
R回路122で構成される。この回路は、ADS信号1
06を半クロック遅らせた信号をストローブとして、ア
ドレス105の出力の1クロック後のクロックの立上り
でBLKW[1:0]信号110をF/F113に取込
み、状態遷移を制御するシーケンサ115に通知し、、
状態遷移に従って外部データ・バス109からデータを
取込む。
スユニット111としては、図4のブロック図に示す回
路となる。この回路は、フリップフロップ(F/F)1
12,113、リードバッファ14、シーケンサ11
5、インバータ120、AND回路121,123、O
R回路122で構成される。この回路は、ADS信号1
06を半クロック遅らせた信号をストローブとして、ア
ドレス105の出力の1クロック後のクロックの立上り
でBLKW[1:0]信号110をF/F113に取込
み、状態遷移を制御するシーケンサ115に通知し、、
状態遷移に従って外部データ・バス109からデータを
取込む。
【0027】取り込んだBLKW[1:0]信号110
の値によって状態遷移が一通りに決定するため、シーケ
ンサ115での状態遷移はクロックに同期して、図5に
示すようになる。
の値によって状態遷移が一通りに決定するため、シーケ
ンサ115での状態遷移はクロックに同期して、図5に
示すようになる。
【0028】また、アドレス出力からのサイクル数をカ
ウントすることにより、状態遷移は次の表1のようにな
り、メモリ制御回路103でもその状態を知ることがで
きる。この表中、S1,S2,S3,S4はそれぞれデ
ータ0,1,2,3の取り込みサイクル、その他はウエ
イト・サイクルを示す。
ウントすることにより、状態遷移は次の表1のようにな
り、メモリ制御回路103でもその状態を知ることがで
きる。この表中、S1,S2,S3,S4はそれぞれデ
ータ0,1,2,3の取り込みサイクル、その他はウエ
イト・サイクルを示す。
【0029】
【表1】
【0030】この実施例の場合、データの書込みが予測
できるため、キャッシュ・メモリへの書込み以外のサイ
クルでは、他の目的で内部データ・バス116を使用す
ることができる。例えば、命令キャッシュとデータ・キ
ャッシュを同一のバスで接続うることによって、外部か
らのデータをデータ・キャッシュへ書込んでいる時に、
図3に示すように空いているサイクルで命令キャッシュ
を読出すことができるため、マイクロプロセッサ内部の
配線を減少することができる。
できるため、キャッシュ・メモリへの書込み以外のサイ
クルでは、他の目的で内部データ・バス116を使用す
ることができる。例えば、命令キャッシュとデータ・キ
ャッシュを同一のバスで接続うることによって、外部か
らのデータをデータ・キャッシュへ書込んでいる時に、
図3に示すように空いているサイクルで命令キャッシュ
を読出すことができるため、マイクロプロセッサ内部の
配線を減少することができる。
【0031】また、マイクロプロセッサ101が4段の
リード・バッファを内蔵した場合には、そのバスインタ
フェースユニット111は、図6のブロック図のように
なり、そのタイミングは図7のタイミング図に示すよう
になる。
リード・バッファを内蔵した場合には、そのバスインタ
フェースユニット111は、図6のブロック図のように
なり、そのタイミングは図7のタイミング図に示すよう
になる。
【0032】外部からリードしたデータを一旦リード・
バッファ114aに格納し、4つのデータが揃った時点
で必ず連続的にキャッシュ・メモリへ書込めるため、キ
ャッシュ・アクセスの制御を簡略化でき、かつキャッシ
ュへの書込みを高速化できる。
バッファ114aに格納し、4つのデータが揃った時点
で必ず連続的にキャッシュ・メモリへ書込めるため、キ
ャッシュ・アクセスの制御を簡略化でき、かつキャッシ
ュへの書込みを高速化できる。
【0033】図8は、本発明の第二の実施例の構成を示
すブロック図である。この場合、バースト転送周期指定
(BLKWS)信号118として1本の信号を設け、連
続する数クロック間でバースト転送の周期を指定する場
合を想定している。このバースト転送周期指定方法以外
は第1の実施例と同様である。このバースト転送周期指
定信号(BLKWS)118の生成回路の一例として、
図9に示すように、F/F130,インバータ131,
切替回路132から構成される。第1の実施例で示した
BLKW[1:0]信号110と同様に、アドレスの上
位ビットから生成し、A[30]信号を1クロック遅ら
せ、ADS信号106で選択することにより、BLKW
S信号118を生成している。
すブロック図である。この場合、バースト転送周期指定
(BLKWS)信号118として1本の信号を設け、連
続する数クロック間でバースト転送の周期を指定する場
合を想定している。このバースト転送周期指定方法以外
は第1の実施例と同様である。このバースト転送周期指
定信号(BLKWS)118の生成回路の一例として、
図9に示すように、F/F130,インバータ131,
切替回路132から構成される。第1の実施例で示した
BLKW[1:0]信号110と同様に、アドレスの上
位ビットから生成し、A[30]信号を1クロック遅ら
せ、ADS信号106で選択することにより、BLKW
S信号118を生成している。
【0034】図10は、本実施例の3クロック周期のバ
ースト転送時のタイミング図を示す。アドレス出力の
0.5,1.5サイクル後にBLKWS信号118を取
込み、指定された周期に従って状態を遷移させデータを
取り込む。
ースト転送時のタイミング図を示す。アドレス出力の
0.5,1.5サイクル後にBLKWS信号118を取
込み、指定された周期に従って状態を遷移させデータを
取り込む。
【0035】
【発明の効果】以上説明したように、本発明のデータ処
理装置によれば、メモリの性能に応じてダイナミックに
バースト転送周期を変更できるため、第1の従来例のよ
うに周波数を下げることなくあらゆる性能のメモリにも
対応でき、システムコストを削減することができる。ま
た第2の従来例のような複雑な外部カウンタ回路を必要
とせずに、バースト転送の周期を変更することができる
ため、システムコストを削減することができる。
理装置によれば、メモリの性能に応じてダイナミックに
バースト転送周期を変更できるため、第1の従来例のよ
うに周波数を下げることなくあらゆる性能のメモリにも
対応でき、システムコストを削減することができる。ま
た第2の従来例のような複雑な外部カウンタ回路を必要
とせずに、バースト転送の周期を変更することができる
ため、システムコストを削減することができる。
【0036】さらに、同期式バースト転送によってデー
タの確定が予測できるため、キャッシュ・メモリへの書
込み以外の時間に内部データ・バスを使用でき、内部配
線の削減ができるとともに、システムの性能を上げるこ
とができる。また、図7に示すように、最後のデータ取
込みに合せてキャッシュ・メモリへの書込みを先行させ
ることができるため、図22に示す第2の従来例の非同
期式バースト転送と比べると、キャッシュ・メモリへの
書込みを4クロック高速化できるうえ、キャッシュ制御
を簡略化できる。
タの確定が予測できるため、キャッシュ・メモリへの書
込み以外の時間に内部データ・バスを使用でき、内部配
線の削減ができるとともに、システムの性能を上げるこ
とができる。また、図7に示すように、最後のデータ取
込みに合せてキャッシュ・メモリへの書込みを先行させ
ることができるため、図22に示す第2の従来例の非同
期式バースト転送と比べると、キャッシュ・メモリへの
書込みを4クロック高速化できるうえ、キャッシュ制御
を簡略化できる。
【図1】本発明の第1の実施例の基本構成を示すブロッ
ク図。
ク図。
【図2】第1の実施例のバースト転送時のタイミング
図。
図。
【図3】第1の実施例のバースト転送時のタイミング
図。
図。
【図4】図1のマイクロプロセッサ内部のバスインタフ
ェースユニットの回路図。
ェースユニットの回路図。
【図5】図1のデータ処理装置の状態遷移図。
【図6】図1のリードバッファを4段にした場合のバス
インタフェースユニットの回路図。
インタフェースユニットの回路図。
【図7】図1のリードバッファを4段にした場合のタイ
ミング図。
ミング図。
【図8】本発明の第2の実施例の基本構成を示すブロッ
ク図。
ク図。
【図9】図8のBLKWS信号生成回路の一例の回路
図。
図。
【図10】図8の動作を説明するタイミング図。
【図11】第1の従来例の基本構成を示すブロック図。
【図12】図11の同期式バースト転送時のタイミング
図。
図。
【図13】図11のアドレスデコード回路の一例の回路
図。
図。
【図14】図11の状態遷移図。
【図15】図11の非バースト転送時のタイミング図
【図16】図11のDS信号生成回路の一例の回路図。
【図17】第2の従来例の基本構成を示すブロック図。
【図18】図17の状態遷移図。
【図19】図17のBRDY信号生成回路の一例の回路
図。
図。
【図20】図17の非同期式バースト転送時のタイミン
グ図。
グ図。
【図21】図17の非同期式バースト転送時のタイミン
グ図。
グ図。
【図22】図17でキャッシュ書込みを連続化した場合
のタイミング図。
のタイミング図。
101 マイクロプロセッサ 102,102a アドレスデコード回路 103,103a,103b メモリ制御回路 104 メモリ 105 アドレス 106,200 バスサイクル開始指示信号 107 リード/ライト信号 108 バーストリード指示信号 109 データ・バス 110,118 バースト転送周期指定信号 111 バス・インタフェース・ユニット 112,113,130 F/F 114,114a リードバッファ 115 シーケンサ 116 内部データバス 117 BLKWラッチ信号 120,131,140,142,147,148
インバータ 121,123,124,141,143 AND回
路 122 OR回路 125,132,149 切替回路 144,145 遅延回路 201 バースト転送許可信号(BLOCKF) 202 データ確定信号(DS) 203 バーストデータ確定信号(BRDY) 210 バースト・データ確定信号生成回路 211 ダウンカウンタ 212 アップカウンタ 213 遅延値設定部
インバータ 121,123,124,141,143 AND回
路 122 OR回路 125,132,149 切替回路 144,145 遅延回路 201 バースト転送許可信号(BLOCKF) 202 データ確定信号(DS) 203 バーストデータ確定信号(BRDY) 210 バースト・データ確定信号生成回路 211 ダウンカウンタ 212 アップカウンタ 213 遅延値設定部
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成6年11月21日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】請求項1
【補正方法】変更
【補正内容】
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】請求項4
【補正方法】変更
【補正内容】
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0021
【補正方法】変更
【補正内容】
【0021】
【課題を解決するための手段】本発明のデータ処理装置
の構成は、バースト転送機能をもつマイクロプロセッサ
と、このマイクロプロセッサから出力されるアドレスに
対するデータを出力するメモリと、前記マイクロプロセ
ッサから出力されるアドレスをデコードするアドレスデ
コード回路と、前記アドレスデコーダの出力および前記
マイクロプロセッサからの制御信号を受け前記メモリを
制御するメモリ制御回路と、前記バースと転送の周期を
指定するバースト転送周期指定信号を生成する回路とを
備え、前記バースト転送時に前記バースト転送周期指定
信号で指定された周期に従って同期式バースト転送を行
ないデータを取込むことを特徴とする。
の構成は、バースト転送機能をもつマイクロプロセッサ
と、このマイクロプロセッサから出力されるアドレスに
対するデータを出力するメモリと、前記マイクロプロセ
ッサから出力されるアドレスをデコードするアドレスデ
コード回路と、前記アドレスデコーダの出力および前記
マイクロプロセッサからの制御信号を受け前記メモリを
制御するメモリ制御回路と、前記バースと転送の周期を
指定するバースト転送周期指定信号を生成する回路とを
備え、前記バースト転送時に前記バースト転送周期指定
信号で指定された周期に従って同期式バースト転送を行
ないデータを取込むことを特徴とする。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0022
【補正方法】変更
【補正内容】
【0022】本発明において、バースト転送の周期を指
定する手段が、複数n本のバースト転送周期指定入力端
子を有し、所定タイミングで一度に取込んだ前記各バー
スト転送周期指定信号に従って1〜2n通りの周期で同
期式バースト転送を行なうことができ、またバースト転
送の周期を指定する手段が、1本のバースト転送周期指
定入力端子を有し、連続する数クロック間に前記バース
ト転送周期指定信号を変化させることにより、そのバー
スト転送の周期を指定し、同期式バースト転送を行なう
こともできる。さらにバースト転送周期指定手段に従っ
て、内部のバス・インタフェース・ユニットがその状態
遷移を確定することにより、バースト転送中の内部バス
の空き時間に他のユニットに内部バスを開放することも
できる。
定する手段が、複数n本のバースト転送周期指定入力端
子を有し、所定タイミングで一度に取込んだ前記各バー
スト転送周期指定信号に従って1〜2n通りの周期で同
期式バースト転送を行なうことができ、またバースト転
送の周期を指定する手段が、1本のバースト転送周期指
定入力端子を有し、連続する数クロック間に前記バース
ト転送周期指定信号を変化させることにより、そのバー
スト転送の周期を指定し、同期式バースト転送を行なう
こともできる。さらにバースト転送周期指定手段に従っ
て、内部のバス・インタフェース・ユニットがその状態
遷移を確定することにより、バースト転送中の内部バス
の空き時間に他のユニットに内部バスを開放することも
できる。
Claims (4)
- 【請求項1】 バースト転送機能をもつマイクロプロセ
ッサと、このマイクロプロセッサから出力されるアドレ
スに対するデータを出力するメモリと、前記マイクロプ
ロセッサから出力されるアドレスをデコードするアドレ
スデコード回路と、前記アドレスデコーダの出力および
前記マイクロプロセッサからの制御信号を受け前記メモ
リを制御するメモリ制御回路とを備え、前記マイクロプ
ロセッサには、前記バースト転送の周期を指定するバー
スト転送周期指定信号を生成する回路を有し、前記バー
スト転送時に前記バースト転送周期指定信号で指定され
た周期に従って同期式バースト転送を行ないデータを取
込むことを特徴とするデータ処理装置。 - 【請求項2】 バースト転送の周期を指定する手段が、
複数n本のバースト転送周期指定入力端子を有し、所定
タイミングで一度に取込んだ前記各バースト転送周期指
定信号に従って1〜2n 通りの周期で同期式バースト転
送を行なうことを特徴とする請求項1記載のデータ処理
装置。 - 【請求項3】 バースト転送の周期を指定する手段が、
1本のバースト転送周期指定入力端子を有し、連続する
数クロック間に前記バースト転送周期指定信号を変化さ
せることにより、そのバースト転送の周期を指定し、同
期式バースト転送を行なうことを特徴とする請求項1記
載のデータ処理装置。 - 【請求項4】 バースト転送周期指定手段を含む内部の
バス・インタフェース・ユニットが、その状態遷移を確
定することにより、バースト転送中の内部バスの空き時
間に他のユニットに内部バスを開放することを特徴とす
る請求項1記載のデータ処理装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6088908A JP2704113B2 (ja) | 1994-04-26 | 1994-04-26 | データ処理装置 |
DE69525098T DE69525098T2 (de) | 1994-04-26 | 1995-04-26 | Datenverarbeitungssystem zur Datenübertragung zwischen Mikroprozessor und Speicher im Stoss-Betrieb |
US08/429,088 US5634139A (en) | 1994-04-26 | 1995-04-26 | Microprocessor using feedback memory address to internally generate bust mode transfer period signal for controlling burst mode data transfer to external memory |
EP95106271A EP0679997B1 (en) | 1994-04-26 | 1995-04-26 | Data processing system having a function of data transfer between microprocessor and memory in burst mode |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6088908A JP2704113B2 (ja) | 1994-04-26 | 1994-04-26 | データ処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07295921A true JPH07295921A (ja) | 1995-11-10 |
JP2704113B2 JP2704113B2 (ja) | 1998-01-26 |
Family
ID=13956050
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6088908A Expired - Fee Related JP2704113B2 (ja) | 1994-04-26 | 1994-04-26 | データ処理装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5634139A (ja) |
EP (1) | EP0679997B1 (ja) |
JP (1) | JP2704113B2 (ja) |
DE (1) | DE69525098T2 (ja) |
Families Citing this family (12)
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JP2970513B2 (ja) * | 1996-01-30 | 1999-11-02 | 日本電気株式会社 | 半導体記憶装置およびその制御方法 |
US5898815A (en) * | 1996-02-13 | 1999-04-27 | National Semiconductor Corporation | I/O bus interface recovery counter dependent upon minimum bus clocks to prevent overrun and ratio of execution core clock frequency to system bus clock frequency |
JPH10124447A (ja) * | 1996-10-18 | 1998-05-15 | Fujitsu Ltd | データ転送制御方法及び装置 |
US5835704A (en) * | 1996-11-06 | 1998-11-10 | Intel Corporation | Method of testing system memory |
KR100229897B1 (ko) * | 1997-01-10 | 1999-11-15 | 윤종용 | 직접 메모리 억세스 전송방법에 따른 타이밍 모드선택장치 |
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US6327175B1 (en) * | 1999-09-13 | 2001-12-04 | Cypress Semiconductor Corporation | Method and apparatus for controlling a memory array with a programmable register |
DE60041263D1 (de) * | 2000-10-18 | 2009-02-12 | St Microelectronics Srl | Verschachtelte Speichereinrichtung mit willkürlichem und sequentiellem Zugriff |
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TW578101B (en) * | 2002-09-11 | 2004-03-01 | Sunplus Technology Co Ltd | Method and structure for adaptively accessing command and data |
US8266405B2 (en) | 2006-12-13 | 2012-09-11 | Cypress Semiconductor Corporation | Memory interface configurable for asynchronous and synchronous operation and for accessing storage from any clock domain |
CN101625625B (zh) * | 2008-07-11 | 2011-11-30 | 鸿富锦精密工业(深圳)有限公司 | 信号中继装置及利用该装置访问外部存储器的方法 |
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JPH0520253A (ja) * | 1991-07-12 | 1993-01-29 | Matsushita Electric Ind Co Ltd | データ処理装置 |
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US5291580A (en) * | 1991-10-04 | 1994-03-01 | Bull Hn Information Systems Inc. | High performance burst read data transfer operation |
-
1994
- 1994-04-26 JP JP6088908A patent/JP2704113B2/ja not_active Expired - Fee Related
-
1995
- 1995-04-26 EP EP95106271A patent/EP0679997B1/en not_active Expired - Lifetime
- 1995-04-26 US US08/429,088 patent/US5634139A/en not_active Expired - Fee Related
- 1995-04-26 DE DE69525098T patent/DE69525098T2/de not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63308656A (ja) * | 1987-06-10 | 1988-12-16 | Fujitsu Ltd | ブロックアクセス制御装置 |
JPH0520253A (ja) * | 1991-07-12 | 1993-01-29 | Matsushita Electric Ind Co Ltd | データ処理装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2704113B2 (ja) | 1998-01-26 |
EP0679997B1 (en) | 2002-01-23 |
EP0679997A1 (en) | 1995-11-02 |
US5634139A (en) | 1997-05-27 |
DE69525098T2 (de) | 2002-09-05 |
DE69525098D1 (de) | 2002-03-14 |
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