JPH1115740A - メモリテストパタン生成回路 - Google Patents
メモリテストパタン生成回路Info
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- JPH1115740A JPH1115740A JP9169947A JP16994797A JPH1115740A JP H1115740 A JPH1115740 A JP H1115740A JP 9169947 A JP9169947 A JP 9169947A JP 16994797 A JP16994797 A JP 16994797A JP H1115740 A JPH1115740 A JP H1115740A
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- test
- memory
- test pattern
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- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
な高速メモリ用テストパタン生成回路を提供する。 【解決手段】テストパタン生成回路100は、2個のア
ドレスカウンタ116と、1個のデータレジスタ117
と、プログラムカウンタ112と、8個の命令レジスタ
111と、この命令で操作される制御レジスタとして、
ループカウンタ115、2個のワークカウンタ118、
最大ワードアドレス格納レジスタ113を備えている。
さらに、命令レジスタをはじめとする、各レジスタおよ
びカウンタを構成する全てのフリップフロップは、テス
トクロック101によってクロックされ、また、スキャ
ンクロック102によりスキャンインおよびスキャンア
ウトが可能である。
Description
査に係るものであり、より詳細にはメモリ回路のテスト
用回路に関する。
プ上にメモリとロジックを搭載することが一般的になっ
ている。このようなチップ上のメモリ回路を検査するた
めには、チップの一次ピンと内部メモリのピン間の経路
を活性化する手段を用意し、検査時に内部メモリのピン
をチップの一次ピンと対応づけてテスタからアルゴリズ
ミックなパタンを用いてテストする外部テスト方法があ
るが、内部メモリのピン数が大きい場合や、内部メモリ
から外部ピンまでの論理が深い場合に、前記活性化のた
めの回路および配線の面積やディレイオーバーヘッドが
大きくなる、アクセスパスが長くなり高速なテストが困
難、外部でテストを生成するため高価なテスタが必要な
どの問題があった。
組込み型自己検査あるいはBIST(Built−In
Self−Test)と呼ばれる非検査回路と同一チ
ップ上に検査のための回路を埋設する手法が知られてい
る。
特開平6−325600号公報では全メモリセルを一回
アクセスする操作をステップと表現し、このステップ単
位に2進カウンタの出力を加工する手段を有するメモリ
用テストパタン生成回路が示されている。
040号公報では、超LSIチップ上に配置され、チッ
プ製造後も指示のコードを介してデータパタンが選択可
能な決定性のデータパタン生成器が示されている。
グラムをチップ上に検査用回路として埋設する方法も考
えられる。
記の如き、外部テスト手法の問題を軽減するが、一方、
テスト回路がハードウェアとして組込まれるため、製造
後にメモリの故障原因から、特定のテストアルゴリズム
を追加あるいは変更できない問題があった。
は、ギャロッピングやウォーキングのようなアドレス変
化が2系統以上あるような複雑なテストは実行できな
い。また、あらかじめテスト生成のアルゴリズムがハー
ドウェアとして実現されているため、チップ製造後にア
ルゴリズムの変更ができないという問題があった。
は、やはり、決定性のパタン生成器であるためアルゴリ
ズムが固定されているか、手順が固定されてしまい、ア
ルゴリズム変更の自由度が小さいという問題があった。
プ上に検査用回路として埋設する方法では、前記のよう
な複雑なテストができるとしても、そのコストやハード
ウェアオーバヘッドが大きくなること、メモリへのアク
セスと制御のための命令が複数ステップで複数クロック
サイクルに渡ってしまい、高速なテストが困難である等
の問題があった。
技術の問題点を解決し、BISTに好適なコンパクトで
プログラマブルな高速メモリ用テストパタン生成回路を
提供するものである。
め、本発明の一手段では、単一あるいは複数個のメモリ
アクセス用のアドレスカウンタと、単一あるいは複数個
のメモリアクセス用のデータレジスタと、実行ステップ
管理用のプログラムカウンタと、命令語を格納する複数
の命令レジスタと、該命令で操作される単一あるいは複
数個の制御レジスタを有するテストパタン生成回路が提
供される。該命令レジスタには、メモリに対する1回の
アクセスを1ステップとして、この1ステップ単位に、
該メモリへのアクセス指示と、該メモリへの書き込みあ
るいは読み出しアドレスおよび書き込みあるいは読み出
し期待データの操作と、命令実行制御変数の操作を同時
に表現する命令によって構成されたメモリテスト用アル
ゴリズムを実現するプログラムが格納される。
トパタン生成回路において、命令レジスタの部分を、R
AMあるいはROMなど別の記憶素子で置き換えるよう
構成する。
前記テストパタン生成回路を、被試験メモリと同一の半
導体集積回路上に埋設し、前記テストパタン生成回路内
部の命令レジスタを含む各FFに半導体回路の一次入力
から直接あるいは間接的に値を設定可能なように構成す
る。
ド×2ビットのSRAMとしたときの本発明の第一の実
施例を図1に示す。
0は、2個のアドレスカウンタ(以下AC)116と、
1個のデータレジスタ(以下DR)117と、プログラ
ムカウンタ(以下PC)112と、8個の命令レジスタ
(以下IR)111と、該命令で操作される制御レジス
タ類として、ループカウンタ(以下LC)115、2個
のワークカウンタ(以下WC)118、最大ワードアド
レス格納レジスタ(以下MAR)113を備えている。
さらに、各レジスタおよびカウンタを構成する全てのフ
リップフロップ(以下FF)は、テストクロック(以下
TC)101によってクロックされ、また、スキャンク
ロック(以下SC)102に同期したシフト動作によ
る、スキャンインデータ(以下SI)からのスキャンイ
ンおよびスキャンアウトデータ(以下SO)へのスキャ
ンアウトが可能である。なお、PC112はIR111
が8個のため、2の対数より3ビット、AC 119と
WC 118とMAR113は全て最大ワードアドレス
3(アドレス数4)を表現できるよう、2の対数より2
ビットからなる。LC115は最大2回のループを前提
として2ビットである。
回路の実現例である。
8個あるIR111の0〜7のいずれかを選択出力す
る。
持ち、各ビット111a〜111iは図3に示す意味を
持つ。
易にするため、この機械語表現の命令を図4のようなニ
モニック表現で示すことにする。
ットINS0およびINS1ビット111aはその命令
の種類を命令デコーダ114bでデコードされ、書き込
み命令では書き込みインジケータW106、読み込み命
令では読み込みモードインジケータR105、NOPお
よびLOOP命令では、マスクモードインジケータM1
07が各々1となる。
同期してデクリメント処理を行い、内容が0になるとZ
ERO端子が1となる。
EC端子が1となり、TCの印加に同期してLCの値が
デクリメントされる。
11bの値でアドレス処理器114c内のセレクタは、
指示されたAC0またはAC1を選択する。さらに、こ
の結果は、選択されたIR111の補数アドレス指示ビ
ット111eの値が0あるいは1により、114c内の
補数器が各々非補数あるいは補数値に変更されて端子A
108に出力される。
同期してインクリメント処理を行い、インクリメント処
理でオーバーフローすると、また、0に戻るものであ
る。
算ビット111cの値が0または1かにより、TCの印
加に同期してAC0は各々現在の値を保持またはインク
リメントする。
ビット111dの値が0または1かにより、TCの印加
に同期してAC1は各々現在の値を保持またはインクリ
メントする。
ト111fの値は0か1かにより、114d内のセレク
タが現在のDRの値の非反転か反転値を選択し、その結
果が、TCの印加に同期してDRに記憶される。
の印加に同期してデクリメント処理を行い、内容が0に
なるとZERO端子が1となる。
算指示ビット111gの値が1の場合、WC0のDEC
端子が1となり、TCの印加に同期してWC0の値はデ
クリメントされる。
ット111hの値が1の場合、WC1のDEC端子が1
となり、TCの印加に同期してWC1の値はデクリメン
トされる。
に同期してD端子の値をロードし、INC端子が1のと
きはTCの印加に同期してインクリメンタル処理を行
う。
ット111gの値が1でかつ現在のWC0が0であるこ
とを示すWC0のZERO出力端子が1、あるいは、選
択されたIR111のWC1減算指示ビット111hの
値が1でかつ現在のWC1が0であることを示すWC1
のZERO出力端子が1の少なくともいずれか1つが成
り立つとき、ワークカウンタ処理器114e内のORゲ
ートの非反転出力は1となり、PCのINC端子が1と
なるので、TCの印加に同期してPCの値はインクリメ
ントされる。
ット111gの値が0または現在のWC0のZERO出
力端子が0、かつ、選択されたIR111のWC1減算
指示ビット111hの値が0または現在のWC1のZE
RO出力端子が0が同時に成り立つとき、ワークカウン
タ処理器114e内のORゲートの反転出力が1とな
り、PCのL端子が1となるので、TCの印加に同期し
て選択されたIR111の次の実行ステップno.ビッ
ト111iの3ビットの値がPCにロードされる。
ているが、テストパタン生成回路100内部のすべての
FFは、よく知られているシフトスキャン構造を持って
おり、SC102に同期してSI103からのスキャン
インおよびSO110へのスキャンアウトが可能であ
る。
で実現でき、汎用のMPU等を使用する場合に比べれば
大幅に少ない回路規模ですむ。
の中で使用している記号パラメタのうち、P0は各命令
につけた0からのステップ番号である。P1はアドレス
カウンタ(AC)を指示する。ただし、反転記号(〜)
が付いている場合は、ACの補数値を示す。この補数値
は、ACの示す値が昇順の値を採るとき、実際にメモリ
に与えられるアドレスが降順の値を採ることを意味す
る。P2はデータの編集(この実施例では反転)の有無
を指示する。P3は、インクリメント対象のACを指示
する。P4はデクリメント対象のワークカウンタ(W
C)を指示する。P5は次に処理するステップ番号を指
示する。
象メモリに対し、P1の示す現在のACが示すアドレス
に、現在のDRのデータを書き込む、また、後述の命令
共通処理を行う。RD命令はテスト対象メモリに対し、
P1の示す現在のACが示すアドレスのデータを読み出
し、現在のDRのデータを期待値として比較し、また、
後述の命令共通処理を行う。NP命令はテスト対象メモ
リに対するアクセスは行わず、後述の命令共通処理のみ
を行う。LP命令はNO命令と同じく命令共通処理を行
い、さらに、ループカウンタ(LC)のデクリメント処
理を行う。この結果LCが0であると処理の終了を示す
E信号を真(1)とする。全ての命令に共通の処理とし
てP2指示に従うデータの編集、P3に従うACのイン
クリメント、P4に従うWCのデクリメントが行われ
る。WCのデクリメント指示があった場合、該WCが本
命令実行時に0ならばプログラムカウンタ(以下PCと
呼ぶ)は現在のPCの内容+1となり、でなければ、P
5がPCに代入される。
処理手順としては、最初にテスト生成の準備として、テ
ストパタン生成器の全てのFFがスキャン動作により初
期化される。この時、アドレスレジスタは0、ワークカ
ウンタは最大ワードアドレスである3、プログラムカウ
ンタは0とされる。ループカウンタは、今回は2を設定
する。この後、実際のテストクロックが送出されると、
テスト生成動作となる。最後に、テスト生成回路からE
信号に1が送出されるとテストエンドである。
より、具体的な説明として、図5のマーチプログラムを
例に回路動作を説明する。
ップ0がINC<0−1>=’00’、SAC=’
0’、INC0=’1’、INC1=’0’、CA=’
0’、INVD=’1’、DW0=’1’、DW1=’
0’、NS<0−2>=’000’、ステップ1がIN
C<0−1>=’01’、SAC=’0’、INC0
=’1’、INC1=’0’、CA=’0’、INVD
=’1’、DW0=’1’、DW1=’0’、NS<0
−2>=’001’、ステップ2がINC<0−1>
=’11’、SAC=’0’、INC0=’0’、IN
C1=’0’、CA=’0’、INVD=’1’、DW
0=’0’、DW1=’0’、NS<0−2>=’00
0’、となる。
AC1=PC=0、WC0=WC1=3、LC=2、D
R=’00’を設定する。この初期値は、TCを0の状
態でSI103端子に回路100内のFFのシフト順序
を考慮したデータを順次設定しSC102を印加してい
くことによって設定できることは公知の技術として容易
に理解できるであろう。その後、図6の順序でTCに同
期して図6に示すごとく処理が実行される。なお、図6
は、1行目に前記初期状態を、2行目以降にTC101
に同期したサイクルごとの処理順序で、被テスト対象メ
モリへのアクセスの種類、アクセスするアドレスおよび
そのアドレスを決めるAC、以下、AC0、AC1、D
R、WC0、WC1、PC、LCの値を記述している。
AC0からLCについては、各行の上段にTC印加前、
下段にTC印加後の値を示している。
なくり返しを行いながら、しかも、各サイクルでデータ
の反転を実現している。このように、カウンタとデータ
編集とループを巧みに使うことにより、わずか、3ステ
ップの命令でマーチテスト生成が記述できている。
の説明>もう少し、複雑な例として図7のギャロッピン
グプログラムの場合の動作を図8を用いて説明する。初
期値としては、マーチの場合と同様AC0=AC1=P
C=0、WC0=WC1=3、LC=2、DR=’0
0’を設定する。図8は、図6とほぼ同じだが、紙面の
関係で、DRとLCの欄については処理順序1〜38対
応の値をA欄に39〜76対応の値をB欄に記載した。
他の欄は、処理順序1〜38対応の値と39〜76対応
の値は同じであるため片方で代表している。図8の処理
順序1〜4では、マーチ同様AC0とWC0を用いて全
アドレスを0クリアしている。処理手順5でDRを反転
した後、手順6〜38では、AC0,AC1、WC0,
WC1を工夫して使用することによって、主アドレス
(Xとする)を0〜3へ変化させながら、その中で各X
について従アドレス(Yとする)をX+1〜X−1まで
変化させるような、複雑なフローを実現している。ただ
し、ここでアドレスのインクリメントは0、1、2、
3、0、1、というようにサイクリックであることを前
提にしている。本実施例によればこのような複雑なフロ
ーもわずか7ステップの命令で記述できている。しか
も、テスト生成器のハードウェアを変更することなく、
命令語の変更を含めた、初期設定だけで、生成されるテ
ストパタンを変更できている。他にも、類似の手法のプ
ログラムを書くことで、ウォーキングパタン等も発生で
きる。このことは、ハードに変更を加えることなく、チ
ップ作成後にかなり複雑なパタン生成アルゴリズムをプ
ログラムできることを示しており、本発明の重要な特徴
の一つである。
ビット幅および値をもっと大きくすれば、必要回数だけ
ループを回してのバーンインもできる。
などで、特定の信号がくるまで、LCをデクリメントし
ない等の回路変更をくわえることも可能である。
レス数が2のべき乗の例であったが、そうでない場合
は、カウンタの内容をワードアドレスと比較する回路を
追加する、あるいは、あらかじめ最大アドレスを格納し
ておいてデクリメント結果が0となることを判定するな
どの対策をとればよい。
反転回路を取り上げたが、メモリテスト側の要請によ
り、サイクル毎にシフトさせるようなパタンも場合によ
り必要となるかも知れない。このような場合には、命令
語の中に、データ編集の種類を表現するビットを追加す
ることも可能である。
境下でのメモリ用テストパタン生成器として利用する場
合の回路接続例を図9に示す。テストパタン生成器10
0は被テスト対象であるメモリ208と同一のチップ2
00上に埋設され、チップのテスト制御回路201の管
理下に置かれる。被テストメモリとは通常論理動作時の
READ信号202とテスト時READ信号、通常論理
動作時のWRITE信号203とテスト時WRITE信
号、通常論理動作時のアドレス信号204とテスト時ア
ドレス信号、通常論理動作時のデータ信号205とテス
ト時データ信号がテスト時に各々テスト側信号を選択す
るようなマルチプレクサ207を介して接続されてい
る。また、メモリ出力結果はそのファンアウト信号をテ
スト生成器の出力するデータ信号と比較器210で比較
する接続となっている。さらに、テスト生成器の出力す
るマスク信号はこの比較器210の出力結果を無条件一
致とさせるべく働く。テスト制御回路201は、チップ
200のテスト用入力ピン群211により外部から動作
を制御され、また、その結果が、テスト用出力ピン群2
12に出力される。典型的な例では、入力ピン群211
は、そのまま、テストパタン生成回路100の101、
102、103、104、およびMUX207の選択信
号206と接続し、また、出力ピン群212がテストパ
タン生成回路100のテスト終了インジケータE104
および比較器210の出力211と直結させればよい。
この接続の場合、テストパタン生成回路100の動作
は、前記実施例1と同様であり、本実施例では、初期状
態設定後に、206をテスト論理選択側に設定しておく
こと、および、比較器が211で不一致を報告するかど
うかを212で監視することだけが変わる。
蓄積して、テスト終了後に観測するなどの手段も可能で
ある。
にも、本発明の範囲内で、例えば、テスタのテストパタ
ン発生回路として本回路を利用すること、あるいは、テ
スタとの接続冶具上に本回路を利用すること、本回路
を、テスト対象メモリとは別のチップに搭載して、他の
チップ上のメモリをテストすること等もできる。
モリテストにおける前記従来技術の問題点を解決し、B
ISTに好適なコンパクトでプログラマブルな高速メモ
リ用テストパタン生成回路を得ることができる。
タン生成回路の概略ブロック図である。
タン生成回路のより詳な回路構成を示すブロック図であ
る。
成ビットの仕様である。
の仕様である。
生成プログラムの記述例である。
態を含めてトレースした動作例である。
グパタン生成プログラムの記述例である。
態を含めてトレースした動作例である。
ストパタン生成器として利用する場合の回路接続例であ
る。
クロック(TC)、102…スキャンクロック(S
C)、 103…スキャンインデータ(SI)、104
…テスト終了インジジケータ(E)、105…読み込み
モードインジケータ(R)、106…書き込みインジケ
ータ(W)、107…マスクモードインジケータ
(M)、108…アドレス出力(A)、 109
…データ出力(D)、110…スキャンアウトデータ
(SO)、111…命令レジスタ(IR)、 11
1a…命令(INS<0−1>)、111b…AC選択
(SAC)、 111c…AC0加算(INC
0)、111d…AC1加算(INC1)、 111e
…補数アドレス指示(CA)、111f…DR反転指示
(INVD)、111g…WR0減算(DW0)、11
1h…WR1減算(DW1)、111i…次実行ステッ
プ番号(NS<0−2>)、112…プログラムカウン
タ(PC)、113…最大ワードアドレス格納レジス
タ、114…制御回路(CL)、 114a…
セレクタ、114b…命令デコーダ、 11
4c…アドレス処理器、114d…データ処理器、
114e…ワークカウンタ処理器、115…ル
ープカウンタ(LC)、 116…アドレスカウンタ
(AC)、117…データレジスタ(DR)、 11
8…ワークカウンタ(WC)、118a…ワークカウン
タ(WC0)、118b…ワークカウンタ(WC1)、
200…チップ、201…チップテスト制御回路、20
2…通常論理動作時のREAD信号、203…通常論理
動作時のWRITE信号、204…通常論理動作時のア
ドレス信号、205…通常論理動作時のデータ信号、
206…テストモード信号、207…マルチプレク
サ、 208…被テストメモリ、209
…メモリ出力、 210…比較器、
211…比較結果、 212…テ
スト用入力ピン群、213…テスト用出力ピン群。
Claims (4)
- 【請求項1】メモリ用のテストパタンの生成に関し、該
メモリに対する1回のアクセスを1ステップとして、こ
の1ステップ単位に、該メモリへのアクセス指示と、該
メモリへ供給するアドレスの操作と、該メモリへ供給す
るあるいは該メモリから読み出されることを期待するデ
ータの操作と、命令の実行制御変数の操作を同時に表現
する命令を格納する命令レジスタと、該命令の実行ステ
ップを示すプログラムカウンタと、該命令で制御および
選択され前記メモリに供給するアドレスを記憶するアド
レスカウンタと、該命令で制御され前記メモリに供給す
るあるいは該メモリから出力されるべき期待値データを
記憶するデータレジスタと、該命令で操作される制御カ
ウンタを有するテストパタン生成回路。 - 【請求項2】前記請求項1のテストパタン生成回路にお
いて、命令レジスタをRAMあるいはROMなど別の記
憶素子で置き換えたテストパタン生成回路。 - 【請求項3】前記請求項1または請求項2のテストパタ
ン生成回路を、被試験メモリと同一の半導体集積回路上
に埋設し、前記テストパタン生成回路内部の命令レジス
タを含む各記憶素子に半導体回路の一次入力から直接あ
るいは間接的に値を設定する手段を持つことを特徴とす
るテストパタン生成回路。 - 【請求項4】前記請求項1または請求項2のテストパタ
ン生成回路を、被試験メモリと少なくともテスト時に接
続された半導体集積回路上に埋設し、前記テストパタン
生成回路内部の命令レジスタを含む各記憶素子に半導体
回路の一次入力から直接あるいは間接的に値を設定する
手段を持つことを特徴とするテストパタン生成回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16994797A JP3972416B2 (ja) | 1997-06-26 | 1997-06-26 | メモリテストパタン生成回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16994797A JP3972416B2 (ja) | 1997-06-26 | 1997-06-26 | メモリテストパタン生成回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1115740A true JPH1115740A (ja) | 1999-01-22 |
JP3972416B2 JP3972416B2 (ja) | 2007-09-05 |
Family
ID=15895833
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16994797A Expired - Lifetime JP3972416B2 (ja) | 1997-06-26 | 1997-06-26 | メモリテストパタン生成回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3972416B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7096396B2 (en) | 2002-02-19 | 2006-08-22 | Fujitsu Limited | Test system for circuits |
US9575861B2 (en) | 2013-09-09 | 2017-02-21 | Samsung Electronics Co., Ltd. | System on chip including built-in self test circuit and built-in self test method thereof |
-
1997
- 1997-06-26 JP JP16994797A patent/JP3972416B2/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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US7096396B2 (en) | 2002-02-19 | 2006-08-22 | Fujitsu Limited | Test system for circuits |
US9575861B2 (en) | 2013-09-09 | 2017-02-21 | Samsung Electronics Co., Ltd. | System on chip including built-in self test circuit and built-in self test method thereof |
Also Published As
Publication number | Publication date |
---|---|
JP3972416B2 (ja) | 2007-09-05 |
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