JPH10133965A - 並直列インタフェース及びインタフェースシステム内のメモリを試験する方法 - Google Patents
並直列インタフェース及びインタフェースシステム内のメモリを試験する方法Info
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- JPH10133965A JPH10133965A JP9257187A JP25718797A JPH10133965A JP H10133965 A JPH10133965 A JP H10133965A JP 9257187 A JP9257187 A JP 9257187A JP 25718797 A JP25718797 A JP 25718797A JP H10133965 A JPH10133965 A JP H10133965A
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- H—ELECTRICITY
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- H04L12/40—Bus networks
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 インタフェースに要求される入力/出力ピン
の数を増加することなく、また試験目的のため入力/出
力ピンを再定義することなく、並列ホストバスを直列バ
スへ結合するインタフェース内のメモリの試験をする。 【解決手段】 インタフェース0は、並列ホストバス3
0か直列バス20かいずれかから受けるデータを一時的
に記憶するための複数の記憶場所を持つ単一ポート・ク
ロックドRAM70及び試験ユニット60を含む。試験
ユニット60は、並列ホストバス30から受ける制御信
号に基づいてRAM70の制御を選択的に獲得し、RA
M70内の各記憶場所に対するアドレスを内部的に発生
し、内部的に発生したアドレスに関連した各記憶場所か
らの並列データが試験のため並列ホストバス30へ送信
されるのを制御し、またRAM70の制御を選択的に放
棄して直列バス20と並列ホストバス30の間のデータ
の送信を許す。
の数を増加することなく、また試験目的のため入力/出
力ピンを再定義することなく、並列ホストバスを直列バ
スへ結合するインタフェース内のメモリの試験をする。 【解決手段】 インタフェース0は、並列ホストバス3
0か直列バス20かいずれかから受けるデータを一時的
に記憶するための複数の記憶場所を持つ単一ポート・ク
ロックドRAM70及び試験ユニット60を含む。試験
ユニット60は、並列ホストバス30から受ける制御信
号に基づいてRAM70の制御を選択的に獲得し、RA
M70内の各記憶場所に対するアドレスを内部的に発生
し、内部的に発生したアドレスに関連した各記憶場所か
らの並列データが試験のため並列ホストバス30へ送信
されるのを制御し、またRAM70の制御を選択的に放
棄して直列バス20と並列ホストバス30の間のデータ
の送信を許す。
Description
【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置の分野
に関し、より詳しくは、並直列インタフェース及びイン
タフェースシステム内のメモリを試験する方法に関す
る。
に関し、より詳しくは、並直列インタフェース及びイン
タフェースシステム内のメモリを試験する方法に関す
る。
【0002】
【従来の技術】単一ポート・クロックド(クロックを受
ける)RAMは、従来からIEEE1394直列バスと
並列ホストバスとの間のインタフェースにおける先入れ
先出し(FIFO)メモリとして使用されている。この
RAMは、IEEE1394直列バスへの送信のため又
は並列ホストバスによる受信のためデータを一時的に記
憶するため使用される。このRAMは、論理的に送信F
IFORAMと受信FIFORAMとに分割される。送
信FIFORAMは、IEEE1394直列バスへの送
信のため、並列ホストバスにより提供されるデータを一
時的に記憶する。受信FIFORAMは、並列ホストバ
スへの送信のため、IEEE1394直列バスにより提
供されるデータを一時的に記憶する。
ける)RAMは、従来からIEEE1394直列バスと
並列ホストバスとの間のインタフェースにおける先入れ
先出し(FIFO)メモリとして使用されている。この
RAMは、IEEE1394直列バスへの送信のため又
は並列ホストバスによる受信のためデータを一時的に記
憶するため使用される。このRAMは、論理的に送信F
IFORAMと受信FIFORAMとに分割される。送
信FIFORAMは、IEEE1394直列バスへの送
信のため、並列ホストバスにより提供されるデータを一
時的に記憶する。受信FIFORAMは、並列ホストバ
スへの送信のため、IEEE1394直列バスにより提
供されるデータを一時的に記憶する。
【0003】IEEE1394直列バスと並列ホストバ
スとの間のインタフェースにおいて使用されるRAMを
完全に試験することは困難である。従来のIEEE13
94直列バスと並列ホストバスとの間のインタフェース
においては、RAM内の特定の場所は、IEEE139
4直列バスによっても、ホストバスによってもアドレス
指定されない。むしろこのRAMは、先入れ先出しメモ
リとして使用され、データはRAM内の次に利用できる
場所に書込まれ又はこの場所から読出される。従って、
従来は、RAM内の特定の場所は、メモリを試験するた
め、ここから読出され又はここへ書込まれることはでき
ない。加えて、IEEE1394直列バスと並列ホスト
バスとの間のインタフェースに使用されるFIFORA
Mは、論理的に送信FIFORAMと受信FIFORA
Mとに分割されているので、全体のRAMの一部分だけ
が、ホストバスかIEEE1394直列バスかどちらか
を通じてアクセスされることができる。並列ホストバス
は、データを送信FIFORAMだけに供給し、データ
を受信FIFORAMだけから受けることができる。I
EEE1394直列バスは、データを受信FIFORA
Mだけに供給し、データを送信FIFORAMだけから
受けることができる。従って、たとえRAM内の特定の
場所が並列ホストバスかIEEE1394直列バスかど
ちらかを通じてアドレス指定できたとしても、各記憶場
所からの読出し及びここへの書込みには、IEEE13
94直列バスと並列ホストバスの両方を通じてデータを
読出しかつ書込むことが必要であろう。これに加えて、
並列から直列へ及び直列から並列への変換が必要であろ
う。並列から直列へ及び直列から並列への変換は、RA
Mを完全に試験するのに要する時間を増加する。
スとの間のインタフェースにおいて使用されるRAMを
完全に試験することは困難である。従来のIEEE13
94直列バスと並列ホストバスとの間のインタフェース
においては、RAM内の特定の場所は、IEEE139
4直列バスによっても、ホストバスによってもアドレス
指定されない。むしろこのRAMは、先入れ先出しメモ
リとして使用され、データはRAM内の次に利用できる
場所に書込まれ又はこの場所から読出される。従って、
従来は、RAM内の特定の場所は、メモリを試験するた
め、ここから読出され又はここへ書込まれることはでき
ない。加えて、IEEE1394直列バスと並列ホスト
バスとの間のインタフェースに使用されるFIFORA
Mは、論理的に送信FIFORAMと受信FIFORA
Mとに分割されているので、全体のRAMの一部分だけ
が、ホストバスかIEEE1394直列バスかどちらか
を通じてアクセスされることができる。並列ホストバス
は、データを送信FIFORAMだけに供給し、データ
を受信FIFORAMだけから受けることができる。I
EEE1394直列バスは、データを受信FIFORA
Mだけに供給し、データを送信FIFORAMだけから
受けることができる。従って、たとえRAM内の特定の
場所が並列ホストバスかIEEE1394直列バスかど
ちらかを通じてアドレス指定できたとしても、各記憶場
所からの読出し及びここへの書込みには、IEEE13
94直列バスと並列ホストバスの両方を通じてデータを
読出しかつ書込むことが必要であろう。これに加えて、
並列から直列へ及び直列から並列への変換が必要であろ
う。並列から直列へ及び直列から並列への変換は、RA
Mを完全に試験するのに要する時間を増加する。
【0004】従来のIEEE1394仕様書は、いかな
るデータのパケットも見出しサイクル冗長検査(CR
C)を含まなければならないことを規定する。IEEE
1394直列バスと並列ホストバスの間のインタフェー
スにおけるRAMは、従来はこの様な見出しサイクル冗
長検査の使用を通じて検査される。典型的には、データ
がIEEE1394直列バスと並列ホストバスとの間で
送信されると、情報もまたそれと共に送信され、RAM
は予期される見出しCRCを発生できる。この予期され
る見出しCRCは、送信された見出しCRCと比較され
る。もし送信された見出しCRCと予期される見出しC
RCがマッチせずに誤り状態に相当すると、並列ホスト
バスはデータを読出すことは許されない。
るデータのパケットも見出しサイクル冗長検査(CR
C)を含まなければならないことを規定する。IEEE
1394直列バスと並列ホストバスの間のインタフェー
スにおけるRAMは、従来はこの様な見出しサイクル冗
長検査の使用を通じて検査される。典型的には、データ
がIEEE1394直列バスと並列ホストバスとの間で
送信されると、情報もまたそれと共に送信され、RAM
は予期される見出しCRCを発生できる。この予期され
る見出しCRCは、送信された見出しCRCと比較され
る。もし送信された見出しCRCと予期される見出しC
RCがマッチせずに誤り状態に相当すると、並列ホスト
バスはデータを読出すことは許されない。
【0005】IEEE1394直列バスと並列ホストバ
スの間のインタフェースにおけるRAMの完全性を評価
するためCRCを使用すると、幾つかの不利益がある。
データパケットに対する特定のIEEE1394様式に
従わなければならないので、RAM内の総てのビットは
必ずしもトグルされない。RAM内の総てのビットをト
グルすることが、RAM全体の完全性を十分に評価する
ために一般に要求される。加えて、並列バスがデータを
読出すことができないと、デバッグ目的のためいかなる
誤りの原因も決定することは困難である。典型的には、
決定できる総てのことは、両方の見出しCRCがマッチ
しないことである。更に、IEEE1394直列バスと
並列バスの間のデータの送信には、直列から並列へ及び
並列から直列への変換が必要である。これらの変換を行
うと試験に要する時間を増加する。
スの間のインタフェースにおけるRAMの完全性を評価
するためCRCを使用すると、幾つかの不利益がある。
データパケットに対する特定のIEEE1394様式に
従わなければならないので、RAM内の総てのビットは
必ずしもトグルされない。RAM内の総てのビットをト
グルすることが、RAM全体の完全性を十分に評価する
ために一般に要求される。加えて、並列バスがデータを
読出すことができないと、デバッグ目的のためいかなる
誤りの原因も決定することは困難である。典型的には、
決定できる総てのことは、両方の見出しCRCがマッチ
しないことである。更に、IEEE1394直列バスと
並列バスの間のデータの送信には、直列から並列へ及び
並列から直列への変換が必要である。これらの変換を行
うと試験に要する時間を増加する。
【0006】RAMの内容を直接読出しできる、内部R
AM試験の他の方法には、走査チェーン及び並列モジュ
ール試験(PMT)が含まれる。走査チェーンでは、デ
ータを直列様式でメモリへ及びメモリから送信する。P
MTでは、データは並列様式でメモリへ及びメモリから
転送される。
AM試験の他の方法には、走査チェーン及び並列モジュ
ール試験(PMT)が含まれる。走査チェーンでは、デ
ータを直列様式でメモリへ及びメモリから送信する。P
MTでは、データは並列様式でメモリへ及びメモリから
転送される。
【0007】走査チェーン試験には数個の外部信号が必
要であり、これらは走査入り、走査出、試験モード制御
信号及び走査クロックである。それは総ての必要なアド
レス、入力データ、及びチップ制御信号を直列様式で内
部RAMの中へシフトする。走査チェーン試験の使用
は、IEEE1394直列バスと並列バスの間のインタ
フェース内で使用されるRAMを試験するには適当でな
いかも知れない。例えば、データは直列様式で送信され
るので、試験は遅い。加えて、RAMの送信FIFOR
AMと受信FIFORAMへの論理的分割に起因して、
RAM内の全部の記憶場所が並列ホストバスからアドレ
スされるとは限らない。更に、RAM内の特別のアドレ
スは、ホストバスかIEEE1394直列バスのいずれ
を通じても外部源により特定されることはできない。む
しろ、インタフェースは、先入れ、先出しに基づいての
みRAMからの書込み及び読出しを許す。
要であり、これらは走査入り、走査出、試験モード制御
信号及び走査クロックである。それは総ての必要なアド
レス、入力データ、及びチップ制御信号を直列様式で内
部RAMの中へシフトする。走査チェーン試験の使用
は、IEEE1394直列バスと並列バスの間のインタ
フェース内で使用されるRAMを試験するには適当でな
いかも知れない。例えば、データは直列様式で送信され
るので、試験は遅い。加えて、RAMの送信FIFOR
AMと受信FIFORAMへの論理的分割に起因して、
RAM内の全部の記憶場所が並列ホストバスからアドレ
スされるとは限らない。更に、RAM内の特別のアドレ
スは、ホストバスかIEEE1394直列バスのいずれ
を通じても外部源により特定されることはできない。む
しろ、インタフェースは、先入れ、先出しに基づいての
みRAMからの書込み及び読出しを許す。
【0008】RAMのPMT型式の試験では、総ての内
部RAM信号は、多重論理で外部入力/出力ピンヘ接続
される。試験中は、これら入力/出力ピンは再定義され
る。試験は、入力/出力ピンからRAM信号へ直接アク
セスすることにより並列様式で行われる。もし内部RA
Mが、利用できる入力/出力ピンより多くの信号を持っ
ていれば、PMTは使用できない。例えば、典型的な5
12x32クロックドSRAMは、アドレスの9ビッ
ト、データ入力の32ビット、データ出力の32ビッ
ト、3本の制御ライン、及び1個のクロックを持ち、こ
れらは77個の入力/出力ピンを必要とする。これに加
えて、PMTは、一般に製造中のみ使用できる。最終利
用者にとって、彼等のアプリケションにおけるRAMの
試験にPMTを使用することは実際的ではないが、それ
は、入力/出力ピンの定義は製造後は再定義できないか
らである。従って、最終利用者は、装置の電力増加中は
IEEE1394直列バスと並列ホストバスの間のイン
タフェースを利用してRAMを試験するためにPMTを
使用することはできない。
部RAM信号は、多重論理で外部入力/出力ピンヘ接続
される。試験中は、これら入力/出力ピンは再定義され
る。試験は、入力/出力ピンからRAM信号へ直接アク
セスすることにより並列様式で行われる。もし内部RA
Mが、利用できる入力/出力ピンより多くの信号を持っ
ていれば、PMTは使用できない。例えば、典型的な5
12x32クロックドSRAMは、アドレスの9ビッ
ト、データ入力の32ビット、データ出力の32ビッ
ト、3本の制御ライン、及び1個のクロックを持ち、こ
れらは77個の入力/出力ピンを必要とする。これに加
えて、PMTは、一般に製造中のみ使用できる。最終利
用者にとって、彼等のアプリケションにおけるRAMの
試験にPMTを使用することは実際的ではないが、それ
は、入力/出力ピンの定義は製造後は再定義できないか
らである。従って、最終利用者は、装置の電力増加中は
IEEE1394直列バスと並列ホストバスの間のイン
タフェースを利用してRAMを試験するためにPMTを
使用することはできない。
【0009】
【発明が解決しようとする課題】従って、従来の装置及
び方法に関連する不利益及び問題点を本質的に除去又は
削減するメモリを試験する方法及びシステムに対する要
求が生じている。
び方法に関連する不利益及び問題点を本質的に除去又は
削減するメモリを試験する方法及びシステムに対する要
求が生じている。
【0010】本発明は、並列ホストバスを直列バスに結
合するインタフェースシステムにおけるメモリを試験す
る方法及びシステムを含む。この方法は、インタフェー
スシステム内で、試験制御信号をホストバスから受け、
この制御信号に基づいてメモリの制御を選択的に獲得す
ることを含む。この方法は更に、複数の並列データ値を
複数のホストバスから受け、インタフェース内で内部的
に各並列データ値に対する書込みアドレスを発生するこ
とを含む。各並列データ値は、その並列データ値に関連
した書込みアドレスに関連したメモリ内の場所に書込ま
れる。各並列データ値は、メモリの正しい動作をベリフ
ァイするため、書込まれた並列データ値と比較するため
メモリから読出される。この方法は更に、メモリの制御
を選択的に放棄することを含む。メモリは、インタフェ
ースが並列ホストバスと直列バスの両方に結合されてい
る間に試験のため選択的にアクセスされ、並列ホストバ
スと直列バスの間のデータの送信を許すためにメモリの
制御は選択的に放棄される。
合するインタフェースシステムにおけるメモリを試験す
る方法及びシステムを含む。この方法は、インタフェー
スシステム内で、試験制御信号をホストバスから受け、
この制御信号に基づいてメモリの制御を選択的に獲得す
ることを含む。この方法は更に、複数の並列データ値を
複数のホストバスから受け、インタフェース内で内部的
に各並列データ値に対する書込みアドレスを発生するこ
とを含む。各並列データ値は、その並列データ値に関連
した書込みアドレスに関連したメモリ内の場所に書込ま
れる。各並列データ値は、メモリの正しい動作をベリフ
ァイするため、書込まれた並列データ値と比較するため
メモリから読出される。この方法は更に、メモリの制御
を選択的に放棄することを含む。メモリは、インタフェ
ースが並列ホストバスと直列バスの両方に結合されてい
る間に試験のため選択的にアクセスされ、並列ホストバ
スと直列バスの間のデータの送信を許すためにメモリの
制御は選択的に放棄される。
【0011】本発明の別の実施例によれば、並列ホスト
バスをIEEE1394直列バスに接続するための並列
から直列へのインタフェースは、並列ホストバスかIE
EE1394直列バスかいずれかから受けたデータを一
時的に記憶するための複数の記憶場所をもつランダムア
クセスメモリを含み、このランダムアクセスメモリは、
送信メモリ部分と受信メモリ部分とに論理的に分割され
ている。このインタフェースはまた、並列ホストバスか
ら直列バスへのデータの送信を制御する為に動作する送
信制御ユニットを含み、この送信制御ユニットは、更に
ランダムアクセスメモリの送信メモリ部分にアクセスす
るため動作できる。インタフェースはまた、IEEE1
394直列バスからの並列バスによるデータの受信を制
御するため動作できる受信制御ユニットを含み、受信制
御ユニットは、更にランダムアクセスメモリの受信メモ
リ部分にアクセスするため動作できる。インタフェース
は更に、並列ホストバスから受信した制御信号に基づい
てランダムアクセスメモリの制御を選択的に獲得するた
め動作する試験ユニットを含み、この試験ユニットは、
またランダムアクセスメモリ内の各記憶場所に対するア
ドレスを内部的に発生し、内部的に発生したアドレスに
関連した各記憶場所からの並列データを検査のため並列
ホストバスへ送信するのを制御し、また直列バスと並列
バスとの間のデータの送信を許すためランダムアクセス
メモリの制御を選択的に放棄するため動作する。
バスをIEEE1394直列バスに接続するための並列
から直列へのインタフェースは、並列ホストバスかIE
EE1394直列バスかいずれかから受けたデータを一
時的に記憶するための複数の記憶場所をもつランダムア
クセスメモリを含み、このランダムアクセスメモリは、
送信メモリ部分と受信メモリ部分とに論理的に分割され
ている。このインタフェースはまた、並列ホストバスか
ら直列バスへのデータの送信を制御する為に動作する送
信制御ユニットを含み、この送信制御ユニットは、更に
ランダムアクセスメモリの送信メモリ部分にアクセスす
るため動作できる。インタフェースはまた、IEEE1
394直列バスからの並列バスによるデータの受信を制
御するため動作できる受信制御ユニットを含み、受信制
御ユニットは、更にランダムアクセスメモリの受信メモ
リ部分にアクセスするため動作できる。インタフェース
は更に、並列ホストバスから受信した制御信号に基づい
てランダムアクセスメモリの制御を選択的に獲得するた
め動作する試験ユニットを含み、この試験ユニットは、
またランダムアクセスメモリ内の各記憶場所に対するア
ドレスを内部的に発生し、内部的に発生したアドレスに
関連した各記憶場所からの並列データを検査のため並列
ホストバスへ送信するのを制御し、また直列バスと並列
バスとの間のデータの送信を許すためランダムアクセス
メモリの制御を選択的に放棄するため動作する。
【0012】本発明は、種々の技術的な利点を提供す
る。例えば、一つの技術的な利点は、メモリは、インタ
フェースに要求される入力/出力ピンの数を増加するこ
となく、かつ試験目的のために入力/出力ピンを再定義
することなくメモリが直接読み出される得ることであ
る。別の技術的な利点は、本発明は、データが並列様式
で書込みと読出しの両方がされるため、メモリを迅速に
試験する方法を提供することである。別の技術的な利点
は、最終利用者は、メモリにおける各場所へ直接書き込
みかつこれから読出すことによりメモリの試験を行うこ
とができ、従って、RAMの完全な検証ができる。別の
技術的な利点は、最終利用者は、メモリを組み込んだ装
置の電力増強中にメモリの試験を行うことができること
である。
る。例えば、一つの技術的な利点は、メモリは、インタ
フェースに要求される入力/出力ピンの数を増加するこ
となく、かつ試験目的のために入力/出力ピンを再定義
することなくメモリが直接読み出される得ることであ
る。別の技術的な利点は、本発明は、データが並列様式
で書込みと読出しの両方がされるため、メモリを迅速に
試験する方法を提供することである。別の技術的な利点
は、最終利用者は、メモリにおける各場所へ直接書き込
みかつこれから読出すことによりメモリの試験を行うこ
とができ、従って、RAMの完全な検証ができる。別の
技術的な利点は、最終利用者は、メモリを組み込んだ装
置の電力増強中にメモリの試験を行うことができること
である。
【0013】
【発明の実施の形態】本発明の実施例及びその利点は、
図1から図5を参照することにより最も良く理解でき、
種々の図面において同様な部品及び対応する部品には同
様な参照符号が用いられる。図1は、本発明の教示によ
る一例であるインタフェース10をブロック図型式で示
す。インタフェース10は、IEEE1394直列バス
20と並列ホストバス30との間のデータの送信及び受
信を調整する。インタフェース10は、単一の集積回路
を用いて形成してもよい。
図1から図5を参照することにより最も良く理解でき、
種々の図面において同様な部品及び対応する部品には同
様な参照符号が用いられる。図1は、本発明の教示によ
る一例であるインタフェース10をブロック図型式で示
す。インタフェース10は、IEEE1394直列バス
20と並列ホストバス30との間のデータの送信及び受
信を調整する。インタフェース10は、単一の集積回路
を用いて形成してもよい。
【0014】並列ホストバス30は、データ及び制御信
号を並列型式で供給しかつ受信する。IEEE1394
直列バス20は、データ及び制御信号をIEEE139
4仕様書に従い直列型式で供給しかつ受信する。インタ
フェース10は、IEEE1394直列バス20か並列
ホストバス30かどちらかから受けたデータを一時的に
記憶するための単一ポート・クロックド(クロックを受
ける)RAM70を含む。単一ポート・クロックドRA
M70は、並列ホストバス30からIEEE1394直
列バス20へ送信されているデータを一時的に記憶する
ための送信先入れ先出し(FIFO)メモリとIEEE
1394直列バス20から並列ホストバス30により受
信されているデータを一時的に記憶するための受信FI
FOメモリとに論理的に分割されている。送信FIFO
メモリは、送信FIFO制御ユニット40を通じてアク
セスできる。受信FIFOメモリは、受信FIFO制御
ユニット50を通じてアクセスできる。
号を並列型式で供給しかつ受信する。IEEE1394
直列バス20は、データ及び制御信号をIEEE139
4仕様書に従い直列型式で供給しかつ受信する。インタ
フェース10は、IEEE1394直列バス20か並列
ホストバス30かどちらかから受けたデータを一時的に
記憶するための単一ポート・クロックド(クロックを受
ける)RAM70を含む。単一ポート・クロックドRA
M70は、並列ホストバス30からIEEE1394直
列バス20へ送信されているデータを一時的に記憶する
ための送信先入れ先出し(FIFO)メモリとIEEE
1394直列バス20から並列ホストバス30により受
信されているデータを一時的に記憶するための受信FI
FOメモリとに論理的に分割されている。送信FIFO
メモリは、送信FIFO制御ユニット40を通じてアク
セスできる。受信FIFOメモリは、受信FIFO制御
ユニット50を通じてアクセスできる。
【0015】送信FIFO制御ユニット40は、並列ホ
ストバス30から単一ポート・クロックドRAM70へ
与えられるデータの送信を制御するため制御論理を提供
する。送信FIFO制御ユニット40は、また単一ポー
ト・クロックドRAM70に記憶されているデータの送
信データバッファ90を経てIEEE1394直列バス
20への移動を制御できる。一つの実施例においては、
送信データバッファ90は、単一ポート・クロックドR
AM70から32ビットデータを並列様式で受け、それ
を直列様式でIEEE1394直列バス20へ送信す
る。
ストバス30から単一ポート・クロックドRAM70へ
与えられるデータの送信を制御するため制御論理を提供
する。送信FIFO制御ユニット40は、また単一ポー
ト・クロックドRAM70に記憶されているデータの送
信データバッファ90を経てIEEE1394直列バス
20への移動を制御できる。一つの実施例においては、
送信データバッファ90は、単一ポート・クロックドR
AM70から32ビットデータを並列様式で受け、それ
を直列様式でIEEE1394直列バス20へ送信す
る。
【0016】受信FIFO制御ユニット50は、IEE
E1394直列バス20から受信データバッファ80を
経て単一ポート・クロックドRAM70の中へ送信され
るデータを制御する。一つの実施例においては、受信デ
ータバッファ80は直列データを直列バス20から受
け、そのデータを、受信データバッファ80が充満して
いる時は並列様式で送信する。同じ実施例において受信
データバッファ80は、それが32ビットデータを含む
時は充満している。ホストデータ出力バッファ100
は、並列データを単一ポート・クロックドRAM70か
ら受け、そのデータを並列様式で並列ホストバス30へ
送信する。連合制御回路160は、インタフェース10
において使用される追加の回路を含む。
E1394直列バス20から受信データバッファ80を
経て単一ポート・クロックドRAM70の中へ送信され
るデータを制御する。一つの実施例においては、受信デ
ータバッファ80は直列データを直列バス20から受
け、そのデータを、受信データバッファ80が充満して
いる時は並列様式で送信する。同じ実施例において受信
データバッファ80は、それが32ビットデータを含む
時は充満している。ホストデータ出力バッファ100
は、並列データを単一ポート・クロックドRAM70か
ら受け、そのデータを並列様式で並列ホストバス30へ
送信する。連合制御回路160は、インタフェース10
において使用される追加の回路を含む。
【0017】RAM試験制御ユニット60は、インタフ
ェース10の様なインタフェース内のメモリをベリファ
イし、試験する。RAM試験制御ユニット60は、単一
ポート・クロックドRAM70の制御を獲得し、単一ポ
ート・クロックドRAM70の総ての記憶場所から及び
ここへのデータの読出し及び書込みを制御し、また並列
ホストバス30から与えられるデータの書込み又は読出
しのため場所を特定するためのアドレスを内部的に発生
する様に動作する。このRAM試験制御ユニット60
が、単一ポート・クロックドRAM70の制御を獲得す
ると、送信FIFO制御ユニット40及び受信FIFO
制御ユニット50は不能にされる。送信FIFO制御ユ
ニット40及び受信FIFO制御ユニット50が不能に
なると、データは、並列ホストバス30により単一ポー
ト・クロックドRAM70内の全部の場所へ供給される
ことができ、またデータは、単一ポート・クロックドR
AM70内の全部の場所から並列ホストバス30により
受信されることができる。RAM試験制御ユニット60
は、単一ポート・クロックドRAM70内へデータを書
込み又は読出すための場所を特定するアドレスを内部的
に発生する。アドレスは内部的にインタフェース10内
で発生されるので、データは単一ポート・クロックドR
AM70内の特定の場所へ書込み、ここから読出すこと
ができる。データは、単一ポート・クロックドRAM7
0内の特定の場所へ書込み、ここから読出すことができ
るので、単一ポート・クロックドRAM70内の特定の
場所へ書込まれたデータの値は、単一ポート・クロック
ドRAM70内の特定の同じ場所から読出されたデータ
の値と比較できる。単一ポート・クロックドRAM70
内の同じ場所に書込まれ、かつここから読出されたこれ
らのデータの値を比較して、単一ポート・クロックドR
AM70の完全性を評価できる。データは、並列ホスト
バス30により並列様式で書込まれ又は受信できるの
で、迅速な試験が行われる。
ェース10の様なインタフェース内のメモリをベリファ
イし、試験する。RAM試験制御ユニット60は、単一
ポート・クロックドRAM70の制御を獲得し、単一ポ
ート・クロックドRAM70の総ての記憶場所から及び
ここへのデータの読出し及び書込みを制御し、また並列
ホストバス30から与えられるデータの書込み又は読出
しのため場所を特定するためのアドレスを内部的に発生
する様に動作する。このRAM試験制御ユニット60
が、単一ポート・クロックドRAM70の制御を獲得す
ると、送信FIFO制御ユニット40及び受信FIFO
制御ユニット50は不能にされる。送信FIFO制御ユ
ニット40及び受信FIFO制御ユニット50が不能に
なると、データは、並列ホストバス30により単一ポー
ト・クロックドRAM70内の全部の場所へ供給される
ことができ、またデータは、単一ポート・クロックドR
AM70内の全部の場所から並列ホストバス30により
受信されることができる。RAM試験制御ユニット60
は、単一ポート・クロックドRAM70内へデータを書
込み又は読出すための場所を特定するアドレスを内部的
に発生する。アドレスは内部的にインタフェース10内
で発生されるので、データは単一ポート・クロックドR
AM70内の特定の場所へ書込み、ここから読出すこと
ができる。データは、単一ポート・クロックドRAM7
0内の特定の場所へ書込み、ここから読出すことができ
るので、単一ポート・クロックドRAM70内の特定の
場所へ書込まれたデータの値は、単一ポート・クロック
ドRAM70内の特定の同じ場所から読出されたデータ
の値と比較できる。単一ポート・クロックドRAM70
内の同じ場所に書込まれ、かつここから読出されたこれ
らのデータの値を比較して、単一ポート・クロックドR
AM70の完全性を評価できる。データは、並列ホスト
バス30により並列様式で書込まれ又は受信できるの
で、迅速な試験が行われる。
【0018】単一ポート・クロックドRAM70内の特
定の場所へのデータの書込み及びここからの読出しは、
IEEE1394直列バスと並列ホストバスの間のイン
タフェースの従来の使用及び試験とは異なる。例えば、
IEEE1394直列バスと並列ホストバスの間の従来
のインタフェースは、並列ホストバスかIEEE139
4直列バスかいずれかからアドレスをRAMへ送信する
方法を包含していない。むしろ、RAMは、並列ホスト
バスとIEEE1394直列バスとの間で送信されるデ
ータを単に一時的に記憶するために使用されるので、従
来はデータは先入れ、先出し様式で一つのバスにより書
込まれ、かつ他のバスにより読出される。従って、従来
は、メモリ内の特別の場所はデータの読出し又は書込み
のために特定されず、従って、インタフェース上のどの
ピンもアドレスを受けるために割り当てられない。メモ
リ内の特別の場所は特定されることができないので、メ
モリ内の特別の場所に書込まれるデータの値は、同じ場
所から読出されるデータの値と比較することはできな
い。従って、従来は、IEEE1394直列バスと並列
ホストバスの間のインタフェース内のメモリの完全性は
十分に試験することはできない。
定の場所へのデータの書込み及びここからの読出しは、
IEEE1394直列バスと並列ホストバスの間のイン
タフェースの従来の使用及び試験とは異なる。例えば、
IEEE1394直列バスと並列ホストバスの間の従来
のインタフェースは、並列ホストバスかIEEE139
4直列バスかいずれかからアドレスをRAMへ送信する
方法を包含していない。むしろ、RAMは、並列ホスト
バスとIEEE1394直列バスとの間で送信されるデ
ータを単に一時的に記憶するために使用されるので、従
来はデータは先入れ、先出し様式で一つのバスにより書
込まれ、かつ他のバスにより読出される。従って、従来
は、メモリ内の特別の場所はデータの読出し又は書込み
のために特定されず、従って、インタフェース上のどの
ピンもアドレスを受けるために割り当てられない。メモ
リ内の特別の場所は特定されることができないので、メ
モリ内の特別の場所に書込まれるデータの値は、同じ場
所から読出されるデータの値と比較することはできな
い。従って、従来は、IEEE1394直列バスと並列
ホストバスの間のインタフェース内のメモリの完全性は
十分に試験することはできない。
【0019】図2には、インタフェース10の例示的実
施例の追加の詳細が示される。単一ポート・クロックド
RAM70は、データの記憶又は検索において使用され
るべき記憶場所を受信するためのアドレス入力ポート7
2を含む。より詳細に以下に論じる様に、アドレス入力
ポート72は、送信FIFO制御ユニット40か受信F
IFO制御ユニット50かRAM試験制御ユニット60
かいずれかから信号を受ける。単一ポート・クロックド
RAM70は、また並列ホストバス30かIEEE13
94直列バス20かいずれかからデータを受けるデータ
入力ポート74を含む。単一ポート・クロックドRAM
70の読出し書込み入力ポート76は、単一ポート・ク
ロックドRAM70がデータを読出す又は書込むかを決
定する。読出し書込み入力ポート76は、また送信FI
FO制御ユニット40か受信FIFO制御ユニット50
かRAM試験制御ユニット60かいずれかにより制御さ
れる。単一ポート・クロックドRAM70のデータ出力
ポート77は、アドレス入力ポート72で単一ポート・
クロックドRAM70に特定された記憶場所からのデー
タをIEEE1394直列バス20か並列ホストバス3
0かいずれかに供給する。このデータは、先ず送信デー
タバッファ90かホストデータバッファ100かいずれ
かを通過する。単一ポート・クロックドRAM70は、
またシステムクロック(明白には示されず)からクロッ
ク信号206を受けるためのクロック入力78を含む。
施例の追加の詳細が示される。単一ポート・クロックド
RAM70は、データの記憶又は検索において使用され
るべき記憶場所を受信するためのアドレス入力ポート7
2を含む。より詳細に以下に論じる様に、アドレス入力
ポート72は、送信FIFO制御ユニット40か受信F
IFO制御ユニット50かRAM試験制御ユニット60
かいずれかから信号を受ける。単一ポート・クロックド
RAM70は、また並列ホストバス30かIEEE13
94直列バス20かいずれかからデータを受けるデータ
入力ポート74を含む。単一ポート・クロックドRAM
70の読出し書込み入力ポート76は、単一ポート・ク
ロックドRAM70がデータを読出す又は書込むかを決
定する。読出し書込み入力ポート76は、また送信FI
FO制御ユニット40か受信FIFO制御ユニット50
かRAM試験制御ユニット60かいずれかにより制御さ
れる。単一ポート・クロックドRAM70のデータ出力
ポート77は、アドレス入力ポート72で単一ポート・
クロックドRAM70に特定された記憶場所からのデー
タをIEEE1394直列バス20か並列ホストバス3
0かいずれかに供給する。このデータは、先ず送信デー
タバッファ90かホストデータバッファ100かいずれ
かを通過する。単一ポート・クロックドRAM70は、
またシステムクロック(明白には示されず)からクロッ
ク信号206を受けるためのクロック入力78を含む。
【0020】データ入力ポート74は、32ビット並列
データを受けるための32個の入力端子を含むが、どの
様な他の適当な数の入力端子も使用できる。データ出力
ポート77は、データを32ビット並列型式で送信デー
タバッファ90に与える。送信データバッファ90は、
並列データを直列様式でIEEE1394直列バス20
へ送信する。データ出力ポート77は、また32ビット
並列データをホストデータバッファ100に与える。ホ
ストデータバッファ100は、データを並列にホストバ
ス30へ送信する。データ入力ポート74は、並列ホス
トバス30かIEEE1394直列バス20かいずれか
から発信されるデータを受ける。もしデータがIEEE
1394直列バス20から受けられると、それは先ず受
信データバッファ80を経て通過し、次に並列型式でデ
ータ入力ポート74へ与えられる。
データを受けるための32個の入力端子を含むが、どの
様な他の適当な数の入力端子も使用できる。データ出力
ポート77は、データを32ビット並列型式で送信デー
タバッファ90に与える。送信データバッファ90は、
並列データを直列様式でIEEE1394直列バス20
へ送信する。データ出力ポート77は、また32ビット
並列データをホストデータバッファ100に与える。ホ
ストデータバッファ100は、データを並列にホストバ
ス30へ送信する。データ入力ポート74は、並列ホス
トバス30かIEEE1394直列バス20かいずれか
から発信されるデータを受ける。もしデータがIEEE
1394直列バス20から受けられると、それは先ず受
信データバッファ80を経て通過し、次に並列型式でデ
ータ入力ポート74へ与えられる。
【0021】並列ホストバス30からの並列データのI
EEE1394直列バス20への送信は、送信FIFO
制御ユニット40により制御される。送信FIFO制御
ユニット40は、並列ホストバス30からの並列データ
の単一ポート・クロックドRAM70のデータ入力ポー
ト74への送信を制御する。送信FIFO制御ユニット
40は、加えて、単一ポート・クロックドRAM70に
記憶されているデータのデータ出力ポート77から送信
データバッファ90への書込みを制御する。送信FIF
O制御ユニット40は、アドレス出力信号42、読出し
書込み出力信号44、及び要求出力信号46を発生す
る。これらの出力信号は、並列ホストバス30及びIE
EE1394直列バス20により与えられる制御信号に
基づいて従来の技術で送信FIFO制御ユニット40に
より発生される。アドレス出力信号42は、先入れ先出
しに基づいて単一ポート・クロックドRAM70の送信
FIFO部分内のアドレスを特定する。従って、送信F
IFO制御ユニット40は、単一ポート・クロックドR
AM70の送信FIFO部分内の次に使用できる記憶場
所のアドレスを特定するアドレス出力信号42を生成す
る。
EEE1394直列バス20への送信は、送信FIFO
制御ユニット40により制御される。送信FIFO制御
ユニット40は、並列ホストバス30からの並列データ
の単一ポート・クロックドRAM70のデータ入力ポー
ト74への送信を制御する。送信FIFO制御ユニット
40は、加えて、単一ポート・クロックドRAM70に
記憶されているデータのデータ出力ポート77から送信
データバッファ90への書込みを制御する。送信FIF
O制御ユニット40は、アドレス出力信号42、読出し
書込み出力信号44、及び要求出力信号46を発生す
る。これらの出力信号は、並列ホストバス30及びIE
EE1394直列バス20により与えられる制御信号に
基づいて従来の技術で送信FIFO制御ユニット40に
より発生される。アドレス出力信号42は、先入れ先出
しに基づいて単一ポート・クロックドRAM70の送信
FIFO部分内のアドレスを特定する。従って、送信F
IFO制御ユニット40は、単一ポート・クロックドR
AM70の送信FIFO部分内の次に使用できる記憶場
所のアドレスを特定するアドレス出力信号42を生成す
る。
【0022】送信FIFO制御ユニット40のアドレス
出力信号42は、マルチプレクサ120に供給される。
マルチプレクサ120の出力は、アドレスを単一ポート
・クロックドRAM70のアドレス入力ポート72に与
える。この送信FIFO制御ユニット40の読出し書込
み出力信号44は、マルチプレクサ140に供給され
る。マルチプレクサ140の出力は、データが単一ポー
ト・クロックドRAM70から読出されるか又はここに
書込まれるかを特定するため単一ポート・クロックドR
AM70の読出し書込み入力ポート76に供給される。
要求出力信号46は、アービタ110に与えられる。ア
クティブである時、要求出力信号46は、送信FIFO
制御ユニット40が単一ポート・クロックドRAM70
を制御することは許されるべきであると要求する。アー
ビタ110は、送信FIFO制御ユニット40が単一ポ
ート・クロックドRAM70を制御することは許される
かを決定する。アービタ110については、以下に詳細
に述べる。
出力信号42は、マルチプレクサ120に供給される。
マルチプレクサ120の出力は、アドレスを単一ポート
・クロックドRAM70のアドレス入力ポート72に与
える。この送信FIFO制御ユニット40の読出し書込
み出力信号44は、マルチプレクサ140に供給され
る。マルチプレクサ140の出力は、データが単一ポー
ト・クロックドRAM70から読出されるか又はここに
書込まれるかを特定するため単一ポート・クロックドR
AM70の読出し書込み入力ポート76に供給される。
要求出力信号46は、アービタ110に与えられる。ア
クティブである時、要求出力信号46は、送信FIFO
制御ユニット40が単一ポート・クロックドRAM70
を制御することは許されるべきであると要求する。アー
ビタ110は、送信FIFO制御ユニット40が単一ポ
ート・クロックドRAM70を制御することは許される
かを決定する。アービタ110については、以下に詳細
に述べる。
【0023】受信FIFO制御ユニット50は、IEE
E1394直列バス20からのデータの単一ポート・ク
ロックドRAM70による受信を制御し、更に並列ホス
トバス30による受信のため単一ポート・クロックドR
AM70からのデータの読出しを制御する。受信FIF
O制御ユニット50は、本質的に送信FIFO制御ユニ
ット40と同様なやり方で動作する。受信FIFO制御
ユニット50は、アドレス出力信号52、読出し書込み
出力信号54、及び要求出力信号56を含む。これらの
出力信号は、並列ホストバス30及びIEEE1394
直列バス20により与えられる制御信号に基づいて従来
の技術で受信FIFO制御ユニット50により発生す
る。アドレス出力信号52は、先入れ先出しに基づいて
単一ポート・クロックドRAM70の受信FIFO部分
内のアドレスを特定する。従って、受信FIFO制御ユ
ニット50は、単一ポート・クロックドRAM70の受
信FIFO部分内の次に使用できる記憶場所のアドレス
を特定するアドレス出力信号52を生成する。
E1394直列バス20からのデータの単一ポート・ク
ロックドRAM70による受信を制御し、更に並列ホス
トバス30による受信のため単一ポート・クロックドR
AM70からのデータの読出しを制御する。受信FIF
O制御ユニット50は、本質的に送信FIFO制御ユニ
ット40と同様なやり方で動作する。受信FIFO制御
ユニット50は、アドレス出力信号52、読出し書込み
出力信号54、及び要求出力信号56を含む。これらの
出力信号は、並列ホストバス30及びIEEE1394
直列バス20により与えられる制御信号に基づいて従来
の技術で受信FIFO制御ユニット50により発生す
る。アドレス出力信号52は、先入れ先出しに基づいて
単一ポート・クロックドRAM70の受信FIFO部分
内のアドレスを特定する。従って、受信FIFO制御ユ
ニット50は、単一ポート・クロックドRAM70の受
信FIFO部分内の次に使用できる記憶場所のアドレス
を特定するアドレス出力信号52を生成する。
【0024】受信FIFO制御ユニット50のアドレス
出力信号52は、マルチプレクサ120に与えられる。
マルチプレクサ120の出力は、単一ポート・クロック
ドRAM70のアドレス入力ポート72へアドレスを供
給する。受信FIFO制御ユニット50の読出し書込み
出力信号54は、マルチプレクサ140に与えられる。
マルチプレクサ140の出力は、データが単一ポート・
クロックドRAM70から読出され又は書込まれるかを
特定するため単一ポート・クロックドRAM70の読出
し書込み入力76へ与えられる。要求出力信号56は、
アービタ110に与えられる。要求出力信号56は、受
信FIFO制御ユニット50が単一ポート・クロックド
RAM70を制御することは許されるべきであると要求
する。アービタ110は、受信FIFO制御ユニット5
0が単一ポート・クロックドRAM70を制御すること
は許されるかを決定する。アービタ110については、
以下に詳細に述べる。
出力信号52は、マルチプレクサ120に与えられる。
マルチプレクサ120の出力は、単一ポート・クロック
ドRAM70のアドレス入力ポート72へアドレスを供
給する。受信FIFO制御ユニット50の読出し書込み
出力信号54は、マルチプレクサ140に与えられる。
マルチプレクサ140の出力は、データが単一ポート・
クロックドRAM70から読出され又は書込まれるかを
特定するため単一ポート・クロックドRAM70の読出
し書込み入力76へ与えられる。要求出力信号56は、
アービタ110に与えられる。要求出力信号56は、受
信FIFO制御ユニット50が単一ポート・クロックド
RAM70を制御することは許されるべきであると要求
する。アービタ110は、受信FIFO制御ユニット5
0が単一ポート・クロックドRAM70を制御すること
は許されるかを決定する。アービタ110については、
以下に詳細に述べる。
【0025】RAM試験制御ユニット60は、単一ポー
ト・クロックドRAM70のメモリの試験中に単一ポー
ト・クロックドRAM70からの読出し及びこれへの書
込みを制御する。RAM試験制御ユニット60は、デー
タを読出し又は書込むための単一ポート・クロックドR
AM70におけるアドレスを特定するアドレス出力信号
62を発生する。アドレス出力信号62はマルチプレク
サ120により受けられる。マルチプレクサ120の出
力は、アドレス入力ポート72へ供給される。RAM試
験制御ユニット60は、またデータが単一ポート・クロ
ックドRAM70から読出され又は書込まれるかを特定
するための読出し書込み出力信号64を発生する。読出
し書込み出力信号64は、マルチプレクサ140により
受けられる。マルチプレクサ140の出力は、単一ポー
ト・クロックドRAM70の読出し書込み入力76へ与
えられる。RAM試験制御ユニット60は、また要求出
力信号66を発生する。要求出力信号66は、単一ポー
ト・クロックドRAM70の制御のためRAM試験制御
ユニット60からの要求をアービタ110へ伝達する。
ト・クロックドRAM70のメモリの試験中に単一ポー
ト・クロックドRAM70からの読出し及びこれへの書
込みを制御する。RAM試験制御ユニット60は、デー
タを読出し又は書込むための単一ポート・クロックドR
AM70におけるアドレスを特定するアドレス出力信号
62を発生する。アドレス出力信号62はマルチプレク
サ120により受けられる。マルチプレクサ120の出
力は、アドレス入力ポート72へ供給される。RAM試
験制御ユニット60は、またデータが単一ポート・クロ
ックドRAM70から読出され又は書込まれるかを特定
するための読出し書込み出力信号64を発生する。読出
し書込み出力信号64は、マルチプレクサ140により
受けられる。マルチプレクサ140の出力は、単一ポー
ト・クロックドRAM70の読出し書込み入力76へ与
えられる。RAM試験制御ユニット60は、また要求出
力信号66を発生する。要求出力信号66は、単一ポー
ト・クロックドRAM70の制御のためRAM試験制御
ユニット60からの要求をアービタ110へ伝達する。
【0026】アービタ110は、従来の優先順位エンコ
ーダを含んでもよく、単一ポート・クロックドRAM7
0の制御に対する要求の管理と優先順位付けを行う。そ
れぞれの要求は、送信FIFO制御ユニット40、受信
FIFO制御ユニット50及びRAM試験制御ユニット
60の要求信号46、56、及び66によりそれぞれ伝
達される。アービタ110は、RAM試験制御ユニット
60からの要求を最初に、受信FIFO制御ユニット5
0からの要求を第2に、送信FIFO制御ユニット40
からの要求を最後に処理する。従って、もし送信FIF
O制御ユニット40、受信FIFO制御ユニット50、
及びRAM試験制御ユニット60が全部同じクロックサ
イクル中に単一ポート・クロックドRAM70の制御を
要求すると、制御はRAM試験制御ユニット60に許さ
れるであろう。もし制御が受信FIFO制御ユニット5
0及び送信FIFO制御ユニット40により同じクロッ
クサイクル中に要求されると、制御は受信FIFO制御
ユニット50に許されるであろう。
ーダを含んでもよく、単一ポート・クロックドRAM7
0の制御に対する要求の管理と優先順位付けを行う。そ
れぞれの要求は、送信FIFO制御ユニット40、受信
FIFO制御ユニット50及びRAM試験制御ユニット
60の要求信号46、56、及び66によりそれぞれ伝
達される。アービタ110は、RAM試験制御ユニット
60からの要求を最初に、受信FIFO制御ユニット5
0からの要求を第2に、送信FIFO制御ユニット40
からの要求を最後に処理する。従って、もし送信FIF
O制御ユニット40、受信FIFO制御ユニット50、
及びRAM試験制御ユニット60が全部同じクロックサ
イクル中に単一ポート・クロックドRAM70の制御を
要求すると、制御はRAM試験制御ユニット60に許さ
れるであろう。もし制御が受信FIFO制御ユニット5
0及び送信FIFO制御ユニット40により同じクロッ
クサイクル中に要求されると、制御は受信FIFO制御
ユニット50に許されるであろう。
【0027】アービタ110は、3つの出力信号11
2、114、及び116を含む。アービタ出力112、
114、及び116の各々は、マルチプレクサに対する
セレクタである。選択アドレス出力信号112は、マル
チプレクサ120へ与えられる。マルチプレクサ120
は、アドレス信号を、送信FIFO制御ユニット40か
受信FIFO制御ユニット50かRAM試験制御ユニッ
ト60かいずれかから選択する。選択読出し書込み出力
信号114は、マルチプレクサ140へ与えられる。マ
ルチプレクサ140は、読出し書込み信号を、送信FI
FO制御ユニット40か受信FIFO制御ユニット50
かRAM試験制御ユニット60かいずれかから選択す
る。選択データ出力信号116は、マルチプレクサ13
0へ与えられる。マルチプレクサ130は、データが並
列ホストバス30から又はIEEE1394直列バス2
0から受信されたかを決定する。もしRAM試験制御ユ
ニット60か送信FIFO制御ユニット40かいずれか
が単一ポート・クロックドRAM70の制御を要求する
と、アービタ110は、データ入力ポート74により受
けるため並列ホストバス30により供給されるデータを
選択する。もし受信FIFO制御ユニット50が、単一
ポート・クロックドRAM70の制御を要求すると、ア
ービタ110は、データ入力ポート74により受けるた
めIEEE1394直列バス20からのデータを選択す
る。
2、114、及び116を含む。アービタ出力112、
114、及び116の各々は、マルチプレクサに対する
セレクタである。選択アドレス出力信号112は、マル
チプレクサ120へ与えられる。マルチプレクサ120
は、アドレス信号を、送信FIFO制御ユニット40か
受信FIFO制御ユニット50かRAM試験制御ユニッ
ト60かいずれかから選択する。選択読出し書込み出力
信号114は、マルチプレクサ140へ与えられる。マ
ルチプレクサ140は、読出し書込み信号を、送信FI
FO制御ユニット40か受信FIFO制御ユニット50
かRAM試験制御ユニット60かいずれかから選択す
る。選択データ出力信号116は、マルチプレクサ13
0へ与えられる。マルチプレクサ130は、データが並
列ホストバス30から又はIEEE1394直列バス2
0から受信されたかを決定する。もしRAM試験制御ユ
ニット60か送信FIFO制御ユニット40かいずれか
が単一ポート・クロックドRAM70の制御を要求する
と、アービタ110は、データ入力ポート74により受
けるため並列ホストバス30により供給されるデータを
選択する。もし受信FIFO制御ユニット50が、単一
ポート・クロックドRAM70の制御を要求すると、ア
ービタ110は、データ入力ポート74により受けるた
めIEEE1394直列バス20からのデータを選択す
る。
【0028】従って、RAM試験制御ユニット60は、
要求信号をアービタ110へ送ることにより単一ポート
・クロックドRAM70の制御を獲得できる。RAM試
験制御ユニット60は、単一ポート・クロックドRAM
70の制御を獲得できるので、データは、RAM試験制
御ユニット60により特定される単一ポート・クロック
ドRAM70内の場所へ書込まれ、かつここから読出さ
れる。受信FIFO制御ユニット50及び送信FIFO
制御ユニット40とは対照的に、RAM試験制御ユニッ
ト60は、単一ポート・クロックドRAM70の受信F
IFO部分又は単一ポート・クロックドRAM70の送
信FIFO部分の様な、単一ポート・クロックドRAM
70の一部分だけの記憶場所へのアクセスの制御に限定
されない。RAM試験制御ユニット60は、単一ポート
・クロックドRAM70内のいかなる場所への書込み及
びここからの読出しも制御できる。RAM試験制御ユニ
ット60は、単一ポート・クロックドRAM70内のい
かなる場所への書込み及びここからの読出しも制御でき
るので、単一ポート・クロックドRAM70の全体の完
全性をベリファイすることができる。
要求信号をアービタ110へ送ることにより単一ポート
・クロックドRAM70の制御を獲得できる。RAM試
験制御ユニット60は、単一ポート・クロックドRAM
70の制御を獲得できるので、データは、RAM試験制
御ユニット60により特定される単一ポート・クロック
ドRAM70内の場所へ書込まれ、かつここから読出さ
れる。受信FIFO制御ユニット50及び送信FIFO
制御ユニット40とは対照的に、RAM試験制御ユニッ
ト60は、単一ポート・クロックドRAM70の受信F
IFO部分又は単一ポート・クロックドRAM70の送
信FIFO部分の様な、単一ポート・クロックドRAM
70の一部分だけの記憶場所へのアクセスの制御に限定
されない。RAM試験制御ユニット60は、単一ポート
・クロックドRAM70内のいかなる場所への書込み及
びここからの読出しも制御できる。RAM試験制御ユニ
ット60は、単一ポート・クロックドRAM70内のい
かなる場所への書込み及びここからの読出しも制御でき
るので、単一ポート・クロックドRAM70の全体の完
全性をベリファイすることができる。
【0029】図3には、RAM試験制御ユニット60の
入力及び出力信号が示される。RAM試験制御ユニット
60の入力及び出力信号は、RAM試験制御ユニット6
0で使用される情報を、単一ポート・クロックドRAM
70の試験を開始し、完了するため伝達するのに使用さ
れる。RAM試験制御ユニット60は、データを読出し
又は書込むため単一ポート・クロックドRAM70内の
場所を特定するためアドレス出力信号62を生成する。
RAM試験制御ユニット60は、またデータが、単一ポ
ート・クロックドRAM70から読出され又はここに書
込まれるかを特定するため読出し書込み信号64を生成
する。図1から図5に示す実施例において、読出し書込
み信号64は、単一ポート・クロックドRAM70へ書
込み時は低にセットされ、単一ポート・クロックドRA
M70から読出し時は高にセットされる。RAM試験制
御ユニット60は、また要求信号66を生成する。要求
信号66は、単一ポート・クロックドRAM70の制御
のための要求を伝達するためアービタ110に与えられ
る。
入力及び出力信号が示される。RAM試験制御ユニット
60の入力及び出力信号は、RAM試験制御ユニット6
0で使用される情報を、単一ポート・クロックドRAM
70の試験を開始し、完了するため伝達するのに使用さ
れる。RAM試験制御ユニット60は、データを読出し
又は書込むため単一ポート・クロックドRAM70内の
場所を特定するためアドレス出力信号62を生成する。
RAM試験制御ユニット60は、またデータが、単一ポ
ート・クロックドRAM70から読出され又はここに書
込まれるかを特定するため読出し書込み信号64を生成
する。図1から図5に示す実施例において、読出し書込
み信号64は、単一ポート・クロックドRAM70へ書
込み時は低にセットされ、単一ポート・クロックドRA
M70から読出し時は高にセットされる。RAM試験制
御ユニット60は、また要求信号66を生成する。要求
信号66は、単一ポート・クロックドRAM70の制御
のための要求を伝達するためアービタ110に与えられ
る。
【0030】単一ポート・クロックドRAM70は、並
列ホストバス30から種々の制御信号を受ける。インタ
フェース10の実施例に対して、これら信号の幾つか
は、インタフェース10へピンを追加する必要を回避す
るため従来の技術によりインタフェース10上のレジス
タを経て並列ホストバス30から間接的に受けてもよ
い。RAM試験信号212は、RAM試験制御ユニット
60へ、単一ポート・クロックドRAM70の試験に対
する要求を伝達する。RAM試験信号212は、メモリ
の試験が望まれる時は高にセットされる。クリアアドレ
ス信号210は、また並列ホストバス30により、RA
M試験制御ユニット60へ与えられる。一つの実施例に
おいて、クリアアドレス信号210が高の時は、RAM
試験制御ユニット60内のアドレスカウンタは零にセッ
トされる。RAMアクション信号204は、RAM試験
制御ユニット60により並列ホストバス30から受けら
れる。RAMアクション信号204は、書込みが要求さ
れた時は低にセットされ、読出しが要求された時は高に
セットされる。RAMアクセス要求信号202は、並列
ホストバス30から与えられ、RAM試験制御ユニット
60により受けられる。一つの実施例において、RAM
アクセス信号要求202は、試験目的のため単一ポート
・クロックドRAM70にアクセスするためトグルされ
る。例えば、最初のアクセスのため、RAMアクセス要
求信号202は高にセットされる。第2のアクセスのた
め、RAMアクセス要求信号202は低にセットされ
る。RAM試験制御ユニット60は、また、システムク
ロック信号206及びリセット信号208を受ける。リ
セット信号208が低の時は、以下により詳細に述べる
様に、RAM試験制御ユニット60内の内部フリップフ
ロップは零に初期化される。並列ホストバス30とIE
EE1394直列バス20の間のインタフェースは、並
列ホストバス30とIEEE1394直列バス20の間
に送信されているデータを一時的に記憶するためRAM
内の特別の場所を特定するアドレスを従来から受信しな
いので、RAM内の特別の場所を特定するアドレスを受
信するためインタフェース上で入力ピンは利用出来な
い。従って、並列ホストバス30は、データを書込み又
は読出すための単一ポート・クロックドRAM70内の
場所を特定する特別のアドレスを提供することはできな
い。むしろ、単一ポート・クロックドRAM70内の特
定の場所へデータを書込み又はここから読出すため、R
AM試験制御ユニット60は、データを読出しここに書
込むため単一ポート・クロックドRAM70内の特別の
場所を特定するためのアドレス出力信号62を内部的に
発生する。メモリ内の特別の場所を特定するアドレスの
内部的な発生は、図4と共により詳細に述べる。
列ホストバス30から種々の制御信号を受ける。インタ
フェース10の実施例に対して、これら信号の幾つか
は、インタフェース10へピンを追加する必要を回避す
るため従来の技術によりインタフェース10上のレジス
タを経て並列ホストバス30から間接的に受けてもよ
い。RAM試験信号212は、RAM試験制御ユニット
60へ、単一ポート・クロックドRAM70の試験に対
する要求を伝達する。RAM試験信号212は、メモリ
の試験が望まれる時は高にセットされる。クリアアドレ
ス信号210は、また並列ホストバス30により、RA
M試験制御ユニット60へ与えられる。一つの実施例に
おいて、クリアアドレス信号210が高の時は、RAM
試験制御ユニット60内のアドレスカウンタは零にセッ
トされる。RAMアクション信号204は、RAM試験
制御ユニット60により並列ホストバス30から受けら
れる。RAMアクション信号204は、書込みが要求さ
れた時は低にセットされ、読出しが要求された時は高に
セットされる。RAMアクセス要求信号202は、並列
ホストバス30から与えられ、RAM試験制御ユニット
60により受けられる。一つの実施例において、RAM
アクセス信号要求202は、試験目的のため単一ポート
・クロックドRAM70にアクセスするためトグルされ
る。例えば、最初のアクセスのため、RAMアクセス要
求信号202は高にセットされる。第2のアクセスのた
め、RAMアクセス要求信号202は低にセットされ
る。RAM試験制御ユニット60は、また、システムク
ロック信号206及びリセット信号208を受ける。リ
セット信号208が低の時は、以下により詳細に述べる
様に、RAM試験制御ユニット60内の内部フリップフ
ロップは零に初期化される。並列ホストバス30とIE
EE1394直列バス20の間のインタフェースは、並
列ホストバス30とIEEE1394直列バス20の間
に送信されているデータを一時的に記憶するためRAM
内の特別の場所を特定するアドレスを従来から受信しな
いので、RAM内の特別の場所を特定するアドレスを受
信するためインタフェース上で入力ピンは利用出来な
い。従って、並列ホストバス30は、データを書込み又
は読出すための単一ポート・クロックドRAM70内の
場所を特定する特別のアドレスを提供することはできな
い。むしろ、単一ポート・クロックドRAM70内の特
定の場所へデータを書込み又はここから読出すため、R
AM試験制御ユニット60は、データを読出しここに書
込むため単一ポート・クロックドRAM70内の特別の
場所を特定するためのアドレス出力信号62を内部的に
発生する。メモリ内の特別の場所を特定するアドレスの
内部的な発生は、図4と共により詳細に述べる。
【0031】図4を参照すると、RAM試験制御ユニッ
ト60の例示的な実施例が示される。図4に示す実施例
によると、RAM試験制御ユニット60は、読出し書込
み回路420、ハンドシェーキング回路430、及び内
部アドレス指定回路440を含む。読出し書込み回路4
20、ハンドシェーキング回路430、及び内部アドレ
ス指定回路440は、インタフェース10の様なインタ
フェース内のメモリをベリファイし、試験するために動
作する。読出し書込み回路420は、単一ポート・クロ
ックドRAM70の制御を獲得するためハンドシェーキ
ング回路430と共に動作し、単一ポート・クロックド
RAM70の全部の場所からのデータの読出し及びここ
への書込みを制御する。内部アドレス指定回路440
は、データを書込みここから読出すため単一ポート・ク
ロックドRAM70内の特別の場所を特定するためのア
ドレスを供給する。単一ポート・クロックドRAM70
の全部の場所からのデータの読出し及びここへの書込み
ことにより、書込まれたデータの値を読出されたデータ
の値と比較することにより単一ポート・クロックドRA
M70の試験ができる。
ト60の例示的な実施例が示される。図4に示す実施例
によると、RAM試験制御ユニット60は、読出し書込
み回路420、ハンドシェーキング回路430、及び内
部アドレス指定回路440を含む。読出し書込み回路4
20、ハンドシェーキング回路430、及び内部アドレ
ス指定回路440は、インタフェース10の様なインタ
フェース内のメモリをベリファイし、試験するために動
作する。読出し書込み回路420は、単一ポート・クロ
ックドRAM70の制御を獲得するためハンドシェーキ
ング回路430と共に動作し、単一ポート・クロックド
RAM70の全部の場所からのデータの読出し及びここ
への書込みを制御する。内部アドレス指定回路440
は、データを書込みここから読出すため単一ポート・ク
ロックドRAM70内の特別の場所を特定するためのア
ドレスを供給する。単一ポート・クロックドRAM70
の全部の場所からのデータの読出し及びここへの書込み
ことにより、書込まれたデータの値を読出されたデータ
の値と比較することにより単一ポート・クロックドRA
M70の試験ができる。
【0032】データを書込み又は読出すため単一ポート
・クロックドRAM70内の特別の場所を特定するため
に内部アドレス指定回路440は、アドレス信号224
をラッチするため多重ビットフリップフロップ318を
使用する。多重ビットフリップフロップ318は、デー
タを書込み又は読出すため単一ポート・クロックドRA
M70内の特別の場所を特定するためアドレス出力信号
62を生成する。多重ビットフリップフロップ318
は、入力端子225でアドレス信号224を受け、クロ
ック入力信号206の立ち上がり縁の後、出力端子22
7でアドレス信号224をアドレス出力信号62へコピ
ーする。クロック入力信号206は、システムクロック
から受ける。アドレス信号224とアドレス出力信号6
2は多重ビットを含んでもよい。
・クロックドRAM70内の特別の場所を特定するため
に内部アドレス指定回路440は、アドレス信号224
をラッチするため多重ビットフリップフロップ318を
使用する。多重ビットフリップフロップ318は、デー
タを書込み又は読出すため単一ポート・クロックドRA
M70内の特別の場所を特定するためアドレス出力信号
62を生成する。多重ビットフリップフロップ318
は、入力端子225でアドレス信号224を受け、クロ
ック入力信号206の立ち上がり縁の後、出力端子22
7でアドレス信号224をアドレス出力信号62へコピ
ーする。クロック入力信号206は、システムクロック
から受ける。アドレス信号224とアドレス出力信号6
2は多重ビットを含んでもよい。
【0033】アドレス信号224とアドレス出力信号6
2の新しい値は、アドレス出力信号62の前の値に基づ
いて発生される。この機能は、マルチプレクサ316及
びインクリメンタ314により遂行される。もし要求信
号66が高であれば、インクリメンタ314の出力は、
次のクロックサイクルのためのアドレス信号224とし
て、マルチプレクサ316により与えられる。もし要求
信号66が低であれば、アドレス出力信号62及びアド
レス信号224の前の値は、次のクロックサイクルの間
中維持される。要求信号66の特性は、以下に詳細に述
べる。図4に示す実施例において、インクリメンタ31
4は、その入力の値に1を加算する。インクリメンタ3
14への入力は、アドレス出力信号62である。従っ
て、インクリメンタ314、マルチプレクサ316、及
び多重ビットフリップフロップ318の使用により、メ
モリの順次の場所からデータを読出し又はここへ書込む
ためにアドレス出力信号62が与えられることができ
る。アドレスは、インタフェース内で内部的に発生され
るので、単一ポート・クロックドRAM70の様なメモ
リは、並列ホストバス30かIEEE1394直列バス
20のいずれからもアドレスを外部的に受けることなく
試験されることができ、アドレスを外部的に受けるには
追加のピンが必要であろう。加えて、試験制御ユニット
60は、単一ポート・クロックドRAM70の制御を獲
得するために動作可能であるので、単一ポート・クロッ
クドRAM70の全部の場所は一部分だけでなくアクセ
スされることができる。送信FIFO制御ユニット40
及び受信FIFO制御ユニット50の各々は、単一ポー
ト・クロックドRAM70の一部分にアクセスできるに
過ぎない。
2の新しい値は、アドレス出力信号62の前の値に基づ
いて発生される。この機能は、マルチプレクサ316及
びインクリメンタ314により遂行される。もし要求信
号66が高であれば、インクリメンタ314の出力は、
次のクロックサイクルのためのアドレス信号224とし
て、マルチプレクサ316により与えられる。もし要求
信号66が低であれば、アドレス出力信号62及びアド
レス信号224の前の値は、次のクロックサイクルの間
中維持される。要求信号66の特性は、以下に詳細に述
べる。図4に示す実施例において、インクリメンタ31
4は、その入力の値に1を加算する。インクリメンタ3
14への入力は、アドレス出力信号62である。従っ
て、インクリメンタ314、マルチプレクサ316、及
び多重ビットフリップフロップ318の使用により、メ
モリの順次の場所からデータを読出し又はここへ書込む
ためにアドレス出力信号62が与えられることができ
る。アドレスは、インタフェース内で内部的に発生され
るので、単一ポート・クロックドRAM70の様なメモ
リは、並列ホストバス30かIEEE1394直列バス
20のいずれからもアドレスを外部的に受けることなく
試験されることができ、アドレスを外部的に受けるには
追加のピンが必要であろう。加えて、試験制御ユニット
60は、単一ポート・クロックドRAM70の制御を獲
得するために動作可能であるので、単一ポート・クロッ
クドRAM70の全部の場所は一部分だけでなくアクセ
スされることができる。送信FIFO制御ユニット40
及び受信FIFO制御ユニット50の各々は、単一ポー
ト・クロックドRAM70の一部分にアクセスできるに
過ぎない。
【0034】アドレス出力信号62を零にリセットする
ため、多重ビットフリップフロップ318は、クリア入
力信号218を受ける。クリア入力信号218は、AN
Dゲート312から受ける。ANDゲート312は、入
力として、リセット信号208及びインバータ310か
ら供給されるアドレスクリア信号210の補数を受け
る。多重ビットフリップフロップ318は、クリア入力
信号218が低の時リセットする。従って、多重ビット
フリップフロップ318は、クリア入力信号218が低
の時又はアドレスクリア信号210が高の時リセットす
る。
ため、多重ビットフリップフロップ318は、クリア入
力信号218を受ける。クリア入力信号218は、AN
Dゲート312から受ける。ANDゲート312は、入
力として、リセット信号208及びインバータ310か
ら供給されるアドレスクリア信号210の補数を受け
る。多重ビットフリップフロップ318は、クリア入力
信号218が低の時リセットする。従って、多重ビット
フリップフロップ318は、クリア入力信号218が低
の時又はアドレスクリア信号210が高の時リセットす
る。
【0035】要求信号66の特性は、一部は読出し書込
み回路420により制御される。読出し書込み回路42
0は、RAM試験信号212を受ける。RAM試験信号
212が低の時、RAM試験制御ユニット60は、単一
ポート・クロックドRAM70の制御を要求しない。も
し、RAM試験信号212が高であれば、単一ポート・
クロックドRAM70の制御が要求され、要求信号66
の状態は、RAMアクセス要求信号202及びRAMア
クセス応答信号214により決定される。RAMアクセ
ス要求信号202及びRAMアクセス応答信号214
は、排他的論理和ゲート302への入力である。RAM
試験信号212が高の場合、もし、RAMアクセス要求
信号202及びRAMアクセス応答信号214が、両方
が高か両方が低のいずれかであれば、要求信号66は低
であろう。しかし、もし、RAMアクセス要求信号20
2かRAMアクセス応答信号214かいずれかが低で、
これに対し他方が高であれば、要求信号66は高であろ
う。RAMアクセス応答信号214の特性は以下に述べ
る。
み回路420により制御される。読出し書込み回路42
0は、RAM試験信号212を受ける。RAM試験信号
212が低の時、RAM試験制御ユニット60は、単一
ポート・クロックドRAM70の制御を要求しない。も
し、RAM試験信号212が高であれば、単一ポート・
クロックドRAM70の制御が要求され、要求信号66
の状態は、RAMアクセス要求信号202及びRAMア
クセス応答信号214により決定される。RAMアクセ
ス要求信号202及びRAMアクセス応答信号214
は、排他的論理和ゲート302への入力である。RAM
試験信号212が高の場合、もし、RAMアクセス要求
信号202及びRAMアクセス応答信号214が、両方
が高か両方が低のいずれかであれば、要求信号66は低
であろう。しかし、もし、RAMアクセス要求信号20
2かRAMアクセス応答信号214かいずれかが低で、
これに対し他方が高であれば、要求信号66は高であろ
う。RAMアクセス応答信号214の特性は以下に述べ
る。
【0036】RAMアクセス応答信号214は、ハンド
シェイク回路430により制御される。図4に示される
ハンドシエイク回路430は、単一ビットフリップフロ
ップ308を含む。単一ビットフリップフロップ308
は、クロック信号206の立ち上がり縁の後、その出
力、RAMアクセス応答信号214を、その入力、単一
ビットフリップフロップ入力信号220に等しくセット
する。RAMアクセス応答信号214は、一つの入力を
マルチプレクサ306に与える。マルチプレクサの他方
の入力はRAMアクセス要求信号202である。マルチ
プレクサ306は、要求信号66により選択される。要
求信号66が高の時は、RAMアクセス要求信号202
が選択される。要求信号66が低の時は、RAMアクセ
ス応答信号214が選択される。従って、ハンドシェイ
ク回路430は、要求信号66が高の時、RAMアクセ
ス要求信号202の値をRAMアクセス応答信号214
へコピーする。単一ビットフリップフロップ308は、
また単一ビットフリップフロップ308をリセットする
ためのクリア入力信号208を受ける。
シェイク回路430により制御される。図4に示される
ハンドシエイク回路430は、単一ビットフリップフロ
ップ308を含む。単一ビットフリップフロップ308
は、クロック信号206の立ち上がり縁の後、その出
力、RAMアクセス応答信号214を、その入力、単一
ビットフリップフロップ入力信号220に等しくセット
する。RAMアクセス応答信号214は、一つの入力を
マルチプレクサ306に与える。マルチプレクサの他方
の入力はRAMアクセス要求信号202である。マルチ
プレクサ306は、要求信号66により選択される。要
求信号66が高の時は、RAMアクセス要求信号202
が選択される。要求信号66が低の時は、RAMアクセ
ス応答信号214が選択される。従って、ハンドシェイ
ク回路430は、要求信号66が高の時、RAMアクセ
ス要求信号202の値をRAMアクセス応答信号214
へコピーする。単一ビットフリップフロップ308は、
また単一ビットフリップフロップ308をリセットする
ためのクリア入力信号208を受ける。
【0037】従って、読出し書込み回路420、ハンド
シェイク回路430、及び内部アドレス指定回路440
の使用により、RAM試験制御ユニット60は、単一ポ
ート・クロックドRAM70の制御を獲得するため動作
可能であり、また単一ポート・クロックドRAM70の
全部の記憶場所からのデータの読出し及びここへの書込
みを制御するため動作可能である。加えて、単一ポート
・クロックドRAM70の試験のため使用されるデータ
は、並列ホストバス30により与えられ、かつ受信され
るので、データは並列様式で書込まれ、かつ読出される
ことができる。データは並列様式で書込まれ、かつ読出
されることができるので、試験は迅速に行われる。
シェイク回路430、及び内部アドレス指定回路440
の使用により、RAM試験制御ユニット60は、単一ポ
ート・クロックドRAM70の制御を獲得するため動作
可能であり、また単一ポート・クロックドRAM70の
全部の記憶場所からのデータの読出し及びここへの書込
みを制御するため動作可能である。加えて、単一ポート
・クロックドRAM70の試験のため使用されるデータ
は、並列ホストバス30により与えられ、かつ受信され
るので、データは並列様式で書込まれ、かつ読出される
ことができる。データは並列様式で書込まれ、かつ読出
されることができるので、試験は迅速に行われる。
【0038】図5は、図4に示すRAM試験制御ユニッ
ト60の一部に関連するタイミング図である。図は、ク
ロック信号206、RAM試験信号212、RAMアク
セス要求信号202、要求信号66、及びRAMアクセ
ス応答信号214の波形の例を示す。
ト60の一部に関連するタイミング図である。図は、ク
ロック信号206、RAM試験信号212、RAMアク
セス要求信号202、要求信号66、及びRAMアクセ
ス応答信号214の波形の例を示す。
【0039】図1から図5を参照して、本発明の一つの
実施例の動作を説明する。単一ポート・クロックドRA
M70の試験を希望する時は、適当な制御信号が、並列
ホストバス30を経てRAM試験制御ユニット60へ供
給される。試験は、RAM試験信号212を高にセット
することにより可能となる。RAM試験信号212が高
の元で、RAMアクセス要求信号202とRAMアクセ
ス応答信号214が、図5に示す様に、異なる値を持つ
と、要求信号66は高になる。もし、RAMアクセス要
求信号202とRAMアクセス応答信号214が異なる
値を持つと、RAM試験制御ユニット60は、単一ポー
ト・クロックドRAM70を制御するようにアービタ1
10により選択され、送信FIFO制御ユニット40及
び受信FIFO制御ユニット40からのアクションは阻
止される。RAMアクセス要求信号202の値をトグル
すると、以下に述べる様に、要求信号66は低から高に
変化する。
実施例の動作を説明する。単一ポート・クロックドRA
M70の試験を希望する時は、適当な制御信号が、並列
ホストバス30を経てRAM試験制御ユニット60へ供
給される。試験は、RAM試験信号212を高にセット
することにより可能となる。RAM試験信号212が高
の元で、RAMアクセス要求信号202とRAMアクセ
ス応答信号214が、図5に示す様に、異なる値を持つ
と、要求信号66は高になる。もし、RAMアクセス要
求信号202とRAMアクセス応答信号214が異なる
値を持つと、RAM試験制御ユニット60は、単一ポー
ト・クロックドRAM70を制御するようにアービタ1
10により選択され、送信FIFO制御ユニット40及
び受信FIFO制御ユニット40からのアクションは阻
止される。RAMアクセス要求信号202の値をトグル
すると、以下に述べる様に、要求信号66は低から高に
変化する。
【0040】立上がると、RAMアクセス要求信号20
2とRAMアクセス応答信号214は低である。加え
て、RAM試験制御ユニット60が単一ポート・クロッ
クドRAM70へのアクセスを完了した後、RAMアク
セス要求信号202の値はRAMアクセス応答信号21
4へコピーされる。従って、RAMアクセス要求信号2
02がトグルされるまでは、RAMアクセス要求信号2
02とRAMアクセス応答信号214は、両方共同じ値
を持つであろう。RAMアクセス要求信号202とRA
Mアクセス応答信号214が同じ値を持つ時は、又はR
AM試験信号212が低である時は、要求信号66は低
で、RAM試験制御ユニット60は単一ポート・クロッ
クドRAM70の制御を持たないであろう。しかし、R
AM試験信号212が高である条件の元では、一旦RA
Mアクセス要求信号202がトグルされると、RAMア
クセス要求信号202とRAMアクセス応答信号214
の値は異なり、排他的論理和ゲート302の出力は高と
なり、要求信号66を高にセットするであろう。要求信
号66が高になると、RAM試験制御ユニット60は単
一ポート・クロックドRAM70からの読出し及びここ
への書込みを制御できる。
2とRAMアクセス応答信号214は低である。加え
て、RAM試験制御ユニット60が単一ポート・クロッ
クドRAM70へのアクセスを完了した後、RAMアク
セス要求信号202の値はRAMアクセス応答信号21
4へコピーされる。従って、RAMアクセス要求信号2
02がトグルされるまでは、RAMアクセス要求信号2
02とRAMアクセス応答信号214は、両方共同じ値
を持つであろう。RAMアクセス要求信号202とRA
Mアクセス応答信号214が同じ値を持つ時は、又はR
AM試験信号212が低である時は、要求信号66は低
で、RAM試験制御ユニット60は単一ポート・クロッ
クドRAM70の制御を持たないであろう。しかし、R
AM試験信号212が高である条件の元では、一旦RA
Mアクセス要求信号202がトグルされると、RAMア
クセス要求信号202とRAMアクセス応答信号214
の値は異なり、排他的論理和ゲート302の出力は高と
なり、要求信号66を高にセットするであろう。要求信
号66が高になると、RAM試験制御ユニット60は単
一ポート・クロックドRAM70からの読出し及びここ
への書込みを制御できる。
【0041】データのアドレス指定は次の様にして達成
できる。アドレス出力信号62は、クリアアドレス信号
210を高にセットすることにより零にセットされる。
アドレス出力信号62が零にセットされると、並列ホス
トバス30からのデータは、アクション信号204を高
にセットすることにより書込まれ、読出し書込み信号6
4を低にさせる。読出し書込み信号64が低になると、
並列ホストバス30を経て供給されるデータは、単一ポ
ート・クロックドRAM70に書込まれることができ
る。読出し書込み信号64が高になると、データは、単
一ポート・クロックドRAM70から読出されることが
できる。アドレス出力信号62が零にセットされると、
データは最初に場所零に書込まれる。
できる。アドレス出力信号62は、クリアアドレス信号
210を高にセットすることにより零にセットされる。
アドレス出力信号62が零にセットされると、並列ホス
トバス30からのデータは、アクション信号204を高
にセットすることにより書込まれ、読出し書込み信号6
4を低にさせる。読出し書込み信号64が低になると、
並列ホストバス30を経て供給されるデータは、単一ポ
ート・クロックドRAM70に書込まれることができ
る。読出し書込み信号64が高になると、データは、単
一ポート・クロックドRAM70から読出されることが
できる。アドレス出力信号62が零にセットされると、
データは最初に場所零に書込まれる。
【0042】図4と共に上に述べた様に、要求信号66
が高であると、インクリメンタ314は、1をアドレス
出力信号62へ加算する。従って、RAMアクセス応答
信号214は、RAM試験制御ユニット60が書込みを
終了した後トグルされており、またアドレス出力信号6
2は、次の書込み動作のため1だけインクリメントされ
た。書込みが完了すると、RAMアクセス要求信号20
2の値はRAMアクセス応答信号214の値へコピーさ
れ、要求信号66を高から低へ変化させる。2回目に書
込むため、RAMアクセス要求信号202はトグルさ
れ、要求信号66を高へ変化させて書込みを可能にす
る。データは、そこで、アドレス出力信号62が1だけ
インクリメントされていたので、場所1に書込まれる。
これらのステップは、単一ポート・クロックドRAM7
0が、並列ホストバス30により供給されるデータで充
満されるまで反復してもよい。
が高であると、インクリメンタ314は、1をアドレス
出力信号62へ加算する。従って、RAMアクセス応答
信号214は、RAM試験制御ユニット60が書込みを
終了した後トグルされており、またアドレス出力信号6
2は、次の書込み動作のため1だけインクリメントされ
た。書込みが完了すると、RAMアクセス要求信号20
2の値はRAMアクセス応答信号214の値へコピーさ
れ、要求信号66を高から低へ変化させる。2回目に書
込むため、RAMアクセス要求信号202はトグルさ
れ、要求信号66を高へ変化させて書込みを可能にす
る。データは、そこで、アドレス出力信号62が1だけ
インクリメントされていたので、場所1に書込まれる。
これらのステップは、単一ポート・クロックドRAM7
0が、並列ホストバス30により供給されるデータで充
満されるまで反復してもよい。
【0043】単一ポート・クロックドRAM70がデー
タで充満した後、このデータは、並列ホストバス30を
経て読み戻され、単一ポート・クロックドRAM70の
完全性をベリファイするため、予期されたデータと比較
される。この手順は次の様にして達成される。
タで充満した後、このデータは、並列ホストバス30を
経て読み戻され、単一ポート・クロックドRAM70の
完全性をベリファイするため、予期されたデータと比較
される。この手順は次の様にして達成される。
【0044】クリアアドレス信号210は、アドレス出
力信号62を零にリセットするため、高にセットされ
る。アクシヨン信号204は低にセットされ、単一ポー
ト・クロックドRAM70からの読出しを指定するため
読出し書込み信号64を高にさせる。RAMアクセス要
求信号202は、そこでトグルされ、要求信号66を高
へセットし、場所零でのデータの読出しを可能にする。
要求信号66を高へセットすることは、またアドレス信
号224をインクリメントする。アドレス信号224
は、クロック入力206の立ち上がり縁の後に、出力端
子227で、アドレス出力信号62へコピーされる。従
って、アドレス出力信号62は、次の読出しのため、1
だけインクリメントされる。読出されたデータは、次
に、単一ポート・クロックドRAM70の完全性を確認
するため予期されたデータと比較される。読出しが完了
すると、RAMアクセス要求信号202の値はRAMア
クセス応答信号214の値へコピーされ、要求信号66
を高から低へ変化させる。メモリの次の場所から読出す
ため、RAMアクセス要求信号202はトグルされ、要
求信号66を高へ変え読出しを可能にする。データはそ
こで場所1から読出される。これらのステップは、全部
のデータ場所が検査されるまで反復してもよい。
力信号62を零にリセットするため、高にセットされ
る。アクシヨン信号204は低にセットされ、単一ポー
ト・クロックドRAM70からの読出しを指定するため
読出し書込み信号64を高にさせる。RAMアクセス要
求信号202は、そこでトグルされ、要求信号66を高
へセットし、場所零でのデータの読出しを可能にする。
要求信号66を高へセットすることは、またアドレス信
号224をインクリメントする。アドレス信号224
は、クロック入力206の立ち上がり縁の後に、出力端
子227で、アドレス出力信号62へコピーされる。従
って、アドレス出力信号62は、次の読出しのため、1
だけインクリメントされる。読出されたデータは、次
に、単一ポート・クロックドRAM70の完全性を確認
するため予期されたデータと比較される。読出しが完了
すると、RAMアクセス要求信号202の値はRAMア
クセス応答信号214の値へコピーされ、要求信号66
を高から低へ変化させる。メモリの次の場所から読出す
ため、RAMアクセス要求信号202はトグルされ、要
求信号66を高へ変え読出しを可能にする。データはそ
こで場所1から読出される。これらのステップは、全部
のデータ場所が検査されるまで反復してもよい。
【0045】単一ポート・クロックドRAM70の完全
性をベリファイするための上述のプロセスは、そのビッ
トの全部がトグルされるまで反復してもよい。図1から
図5に記載された単一ポート・クロックドRAM70に
おける全ビットのトグルを達成する一つの方法は、3つ
の組のデータの書込みと読出しを含む。書込まれるデー
タは、(1)単一ポート・クロックドRAM70が正し
くアドレス指定されているのを保証するためアドレスの
値をアドレス場所へ書込み、(2)各記憶場所へAAA
AAAAAHを書込み、そして(3)各記憶場所へ55
555555Hを書込む。単一ポート・クロックドRA
M70内の特別の場所に関連するアドレスは、試験制御
ユニット60により特定できるので、アドレスの値は、
そのアドレスにより特定される記憶場所へ書込むことが
できる。従って、単一ポート・クロックドRAM70の
完全な試験が遂行できる。
性をベリファイするための上述のプロセスは、そのビッ
トの全部がトグルされるまで反復してもよい。図1から
図5に記載された単一ポート・クロックドRAM70に
おける全ビットのトグルを達成する一つの方法は、3つ
の組のデータの書込みと読出しを含む。書込まれるデー
タは、(1)単一ポート・クロックドRAM70が正し
くアドレス指定されているのを保証するためアドレスの
値をアドレス場所へ書込み、(2)各記憶場所へAAA
AAAAAHを書込み、そして(3)各記憶場所へ55
555555Hを書込む。単一ポート・クロックドRA
M70内の特別の場所に関連するアドレスは、試験制御
ユニット60により特定できるので、アドレスの値は、
そのアドレスにより特定される記憶場所へ書込むことが
できる。従って、単一ポート・クロックドRAM70の
完全な試験が遂行できる。
【0046】RAM試験制御ユニット60は、単一ポー
ト・クロックドRAM70の内容を検査するため使用し
てもよい。単一ポート・クロックドRAM70の内容を
検査することは、デバッグ目的に対して有益である。こ
の手順は、並列ホストバス30により与えられるデータ
を書込み、その後でそれを読出す代わりに、並列ホスト
バス30かIEEE1394直列バス20かいずれかへ
の送信のため一時的に記憶されたデータは直接読出され
ることを除いては、上述の単一ポート・クロックドRA
M70の試験と本質的に同様である。単一ポート・クロ
ックドRAM70からのデータの読出しは、RAM試験
信号212を高にセットし、クリアアドレス信号210
を高にセットし、そしてアクシヨン信号204を低にセ
ットして、データは単一ポート・クロックドRAM70
から読出されることを示すことにより達成される。RA
Mアクセス要求信号202は次にトグルされ、要求信号
66を高へセットして単一ポート・クロックドRAM7
0からのデータの読出しを可能にする。場所零から読出
した後、アドレス出力信号62はインクリメントされ、
かつRAMアクセス要求信号202の値はRAMアクセ
ス応答信号214の値へコピーされ、要求信号66を高
から低へ変化させる。データを2回目に読出すため、R
AMアクセス要求信号202はトグルされ、要求信号6
6を高へ変える。データは、そこで場所1から読出され
る。これらのステップは、全部のデータ場所が読出され
るまで反復してもよい。
ト・クロックドRAM70の内容を検査するため使用し
てもよい。単一ポート・クロックドRAM70の内容を
検査することは、デバッグ目的に対して有益である。こ
の手順は、並列ホストバス30により与えられるデータ
を書込み、その後でそれを読出す代わりに、並列ホスト
バス30かIEEE1394直列バス20かいずれかへ
の送信のため一時的に記憶されたデータは直接読出され
ることを除いては、上述の単一ポート・クロックドRA
M70の試験と本質的に同様である。単一ポート・クロ
ックドRAM70からのデータの読出しは、RAM試験
信号212を高にセットし、クリアアドレス信号210
を高にセットし、そしてアクシヨン信号204を低にセ
ットして、データは単一ポート・クロックドRAM70
から読出されることを示すことにより達成される。RA
Mアクセス要求信号202は次にトグルされ、要求信号
66を高へセットして単一ポート・クロックドRAM7
0からのデータの読出しを可能にする。場所零から読出
した後、アドレス出力信号62はインクリメントされ、
かつRAMアクセス要求信号202の値はRAMアクセ
ス応答信号214の値へコピーされ、要求信号66を高
から低へ変化させる。データを2回目に読出すため、R
AMアクセス要求信号202はトグルされ、要求信号6
6を高へ変える。データは、そこで場所1から読出され
る。これらのステップは、全部のデータ場所が読出され
るまで反復してもよい。
【0047】従って、RAM試験制御ユニット60は、
単一ポート・クロックドRAM70の制御を獲得し、単
一ポート・クロックドRAM70の全部の記憶場所から
のデータの読出し及びここへの書込みを制御し、そして
並列ホストバス30から与えられるデータの書込み又は
読出しのための場所を特定するアドレスを内部的に発生
することにより単一ポート・クロックドRAM70の試
験を可能にするように動作する。従って、従来の技術で
可能な試験よりも、より完全で迅速な単一ポート・クロ
ックドRAM70の試験が行われる。加えて、本発明の
教示によれば、単一ポート・クロックドRAM70内の
全部の記憶場所の内容が検査できる。
単一ポート・クロックドRAM70の制御を獲得し、単
一ポート・クロックドRAM70の全部の記憶場所から
のデータの読出し及びここへの書込みを制御し、そして
並列ホストバス30から与えられるデータの書込み又は
読出しのための場所を特定するアドレスを内部的に発生
することにより単一ポート・クロックドRAM70の試
験を可能にするように動作する。従って、従来の技術で
可能な試験よりも、より完全で迅速な単一ポート・クロ
ックドRAM70の試験が行われる。加えて、本発明の
教示によれば、単一ポート・クロックドRAM70内の
全部の記憶場所の内容が検査できる。
【0048】本発明は、上述の詳細な記載により特別に
示され、説明されたが、型式及び細部における種々の変
更が、本発明の精神及び、特許請求の範囲に定義される
本発明の範囲を逸脱することなくなされ得ることは当業
者により理解されるであろう。
示され、説明されたが、型式及び細部における種々の変
更が、本発明の精神及び、特許請求の範囲に定義される
本発明の範囲を逸脱することなくなされ得ることは当業
者により理解されるであろう。
【0049】以上の説明に関して更に以下の項を開示す
る。 (1)並列ホストバスをIEEE1394直列バスに接
続するための並直列インタフェースであって、該インタ
フェースは、並列ホストバスかIEEE1394直列バ
スかどちらかから受けたデータを一時的に記憶する複数
の記憶場所を持ち、論理的に送信メモリ部分と受信メモ
リ部分に分割されているランダムアクセスメモリと、並
列ホストバスから直列バスへのデータの送信を制御する
為に動作し、さらにランダムアクセスメモリの送信メモ
リ部分にアクセスする為に動作する送信制御ユニット
と、並列ホストバスによる、IEEE1394直列バス
からのデータの受信を制御する為に動作し、さらにラン
ダムアクセスメモリの受信メモリ部分にアクセスする為
に動作する受信制御ユニットと、試験ユニットとからな
り、該試験ユニットは、並列ホストバスから受ける制御
信号に基づいてランダムアクセスメモリの制御を選択的
に獲得し、ランダムアクセスメモリ内の各記憶場所に対
するアドレスを内部的に発生し、内部的に発生されるア
ドレスに関連する各記憶場所から、検査のため並列ホス
トバスへの並列データの送信を制御し、またIEEE1
394直列バスと並列ホストバスの間のデータの送信を
許すためランダムアクセスメモリの制御を選択的に放棄
する為に動作する、並直列インタフェース。
る。 (1)並列ホストバスをIEEE1394直列バスに接
続するための並直列インタフェースであって、該インタ
フェースは、並列ホストバスかIEEE1394直列バ
スかどちらかから受けたデータを一時的に記憶する複数
の記憶場所を持ち、論理的に送信メモリ部分と受信メモ
リ部分に分割されているランダムアクセスメモリと、並
列ホストバスから直列バスへのデータの送信を制御する
為に動作し、さらにランダムアクセスメモリの送信メモ
リ部分にアクセスする為に動作する送信制御ユニット
と、並列ホストバスによる、IEEE1394直列バス
からのデータの受信を制御する為に動作し、さらにラン
ダムアクセスメモリの受信メモリ部分にアクセスする為
に動作する受信制御ユニットと、試験ユニットとからな
り、該試験ユニットは、並列ホストバスから受ける制御
信号に基づいてランダムアクセスメモリの制御を選択的
に獲得し、ランダムアクセスメモリ内の各記憶場所に対
するアドレスを内部的に発生し、内部的に発生されるア
ドレスに関連する各記憶場所から、検査のため並列ホス
トバスへの並列データの送信を制御し、またIEEE1
394直列バスと並列ホストバスの間のデータの送信を
許すためランダムアクセスメモリの制御を選択的に放棄
する為に動作する、並直列インタフェース。
【0050】(2)並列ホストバスを直列バスへ結合す
るインタフェースシステム内のメモリを試験する方法で
あって、ホストバスから試験制御信号をインタフェース
システム内で受ける段階と、制御信号に基づいてメモリ
の制御を選択的に獲得する段階と、並列ホストバスから
複数の並列データ値を受ける段階と、各並列データ値に
対する書込みアドレスをインタフェース内で内部的に発
生する段階と、並列データ値に関連する書込みアドレス
に関連するメモリ内の場所へ各並列データ値を書込む段
階と、メモリの正しい動作をベリファイするため書込ま
れた並列データ値と比較するため各並列データ値をメモ
リから読出す段階と、メモリの制御を選択的に放棄する
段階とからなり、該メモリは、インタフェースが並列ホ
ストバスと直列バスの両方に結合されている間試験の為
に選択的にアクセスされ、またメモリの制御は、ホスト
バスと直列バスの間でデータの送信−を可能にするため
選択的に放棄される、インタフェースシステム内のメモ
リを試験する方法。
るインタフェースシステム内のメモリを試験する方法で
あって、ホストバスから試験制御信号をインタフェース
システム内で受ける段階と、制御信号に基づいてメモリ
の制御を選択的に獲得する段階と、並列ホストバスから
複数の並列データ値を受ける段階と、各並列データ値に
対する書込みアドレスをインタフェース内で内部的に発
生する段階と、並列データ値に関連する書込みアドレス
に関連するメモリ内の場所へ各並列データ値を書込む段
階と、メモリの正しい動作をベリファイするため書込ま
れた並列データ値と比較するため各並列データ値をメモ
リから読出す段階と、メモリの制御を選択的に放棄する
段階とからなり、該メモリは、インタフェースが並列ホ
ストバスと直列バスの両方に結合されている間試験の為
に選択的にアクセスされ、またメモリの制御は、ホスト
バスと直列バスの間でデータの送信−を可能にするため
選択的に放棄される、インタフェースシステム内のメモ
リを試験する方法。
【0051】(3)第1項記載のインタフェースにおい
て、試験ユニットは、更に並列ホストバスから内部的に
発生されるアドレスに関連した各記憶場所への並列デー
タの送信を制御するため動作可能である。 (4)第1項記載のインタフェースにおいて、試験ユニ
ットは、ランダムアクセスメモリ内の各記憶場所のため
のアドレスを発生するカウンタを含む。 (5)第4項記載のインタフェースにおいて、試験ユニ
ットは、更にカウンタをリセットするため動作するクリ
アアドレス信号を受けるため動作可能である。 (6)第1項記載のインタフェースにおいて、試験ユニ
ットは、更にランダムアクセスメモリから並列ホストバ
スへの並列データの送信を開始するように動作するメモ
リアクセス要求信号を受けるため動作可能である。 (7)第1項記載のインタフェースにおいて、送信制御
ユニットは、更にランダムアクセスメモリの送信メモリ
部分へ先入れ先出し方法でアクセスするため動作可能で
あり、また受信制御ユニットは、更にランダムアクセス
メモリの受信メモリ部分へ先入れ先出し方法でアクセス
するため動作可能である。 (8)第1項記載のインタフェースにおいて、試験制御
ユニットは、更に、メモリ試験信号を受け、メモリアク
セス要求信号を受け、またメモリの制御を獲得するため
動作可能なメモリ制御信号を、メモリ試験信号とメモリ
アクセス要求信号との値に基づいて発生するため動作可
能である。
て、試験ユニットは、更に並列ホストバスから内部的に
発生されるアドレスに関連した各記憶場所への並列デー
タの送信を制御するため動作可能である。 (4)第1項記載のインタフェースにおいて、試験ユニ
ットは、ランダムアクセスメモリ内の各記憶場所のため
のアドレスを発生するカウンタを含む。 (5)第4項記載のインタフェースにおいて、試験ユニ
ットは、更にカウンタをリセットするため動作するクリ
アアドレス信号を受けるため動作可能である。 (6)第1項記載のインタフェースにおいて、試験ユニ
ットは、更にランダムアクセスメモリから並列ホストバ
スへの並列データの送信を開始するように動作するメモ
リアクセス要求信号を受けるため動作可能である。 (7)第1項記載のインタフェースにおいて、送信制御
ユニットは、更にランダムアクセスメモリの送信メモリ
部分へ先入れ先出し方法でアクセスするため動作可能で
あり、また受信制御ユニットは、更にランダムアクセス
メモリの受信メモリ部分へ先入れ先出し方法でアクセス
するため動作可能である。 (8)第1項記載のインタフェースにおいて、試験制御
ユニットは、更に、メモリ試験信号を受け、メモリアク
セス要求信号を受け、またメモリの制御を獲得するため
動作可能なメモリ制御信号を、メモリ試験信号とメモリ
アクセス要求信号との値に基づいて発生するため動作可
能である。
【0052】(9)並列ホストバスを直列バスに接続す
るための並直列インタフェースであって、該インタフェ
ースは、並列ホストバスかIEEE1394直列バスか
いずれかから受けたデータを一時的に記憶するための複
数の記憶場所をもつランダムアクセスメモリと、制御ユ
ニットであって、並列ホストバスからIEEE1394
直列バスのデータの送信を制御し、IEEE1394直
列バスから並列ホストバスによるデータの受信を制御す
るために動作可能な制御ユニットと、テストユニットで
あって、並列ホストバスから制御信号を受け、並列ホス
トバスから受けた制御信号に基づいてランダムアクセス
メモリの制御を選択的に獲得し、ランダムアクセルメモ
リ内の各記憶場所に対するアドレスを内部的に発生し、
内部的に発生されたアドレスに関連する各記憶場所への
ホストバスからの並列データの送信を制御し、内部的に
発生されたアドレスに関連する各記憶場所へホストバス
から送信される並列データと比較するため内部的に発生
されたアドレスに関連する各記憶場所からホストバスへ
の並列データの送信を制御するために動作可能なテスト
ユニットとからなる。
るための並直列インタフェースであって、該インタフェ
ースは、並列ホストバスかIEEE1394直列バスか
いずれかから受けたデータを一時的に記憶するための複
数の記憶場所をもつランダムアクセスメモリと、制御ユ
ニットであって、並列ホストバスからIEEE1394
直列バスのデータの送信を制御し、IEEE1394直
列バスから並列ホストバスによるデータの受信を制御す
るために動作可能な制御ユニットと、テストユニットで
あって、並列ホストバスから制御信号を受け、並列ホス
トバスから受けた制御信号に基づいてランダムアクセス
メモリの制御を選択的に獲得し、ランダムアクセルメモ
リ内の各記憶場所に対するアドレスを内部的に発生し、
内部的に発生されたアドレスに関連する各記憶場所への
ホストバスからの並列データの送信を制御し、内部的に
発生されたアドレスに関連する各記憶場所へホストバス
から送信される並列データと比較するため内部的に発生
されたアドレスに関連する各記憶場所からホストバスへ
の並列データの送信を制御するために動作可能なテスト
ユニットとからなる。
【0053】(10)第9項記載のインタフェースにお
いて、試験ユニットは、ランダムアクセスメモリ内の各
記憶場所のためのアドレスを発生するカウンタを含む。 (11)第10項記載のインタフェースにおいて、試験
ユニットは、更にカウンタをリセットするため動作する
クリアアドレス信号を受けるため動作可能である。 (12)第9項記載のインタフェースにおいて、試験ユ
ニットは、更にランダムアクセスメモリから並列ホスト
バスへの並列データの送信を開始するように動作するメ
モリアクセス要求信号を並列ホストバスから受けるため
動作可能である。 (13)第9項記載のインタフェースにおいて、試験制
御ユニットは、更に、メモリ試験信号を受け、メモリア
クセス要求信号を受け、またメモリの制御を獲得するた
め動作可能なメモリ制御信号を、メモリ試験信号とメモ
リアクセス要求信号との値に基づいて発生するため動作
可能である。 (14)第9項記載のインタフェースにおいて、制御ユ
ニットは、ホストバスから直列バスへの並列データの送
信を制御するため動作可能な送信制御ユニットと、IE
EE1394直列バスからホストバスによるデータの受
信を制御するため動作可能な受信制御ユニットとを含
む。
いて、試験ユニットは、ランダムアクセスメモリ内の各
記憶場所のためのアドレスを発生するカウンタを含む。 (11)第10項記載のインタフェースにおいて、試験
ユニットは、更にカウンタをリセットするため動作する
クリアアドレス信号を受けるため動作可能である。 (12)第9項記載のインタフェースにおいて、試験ユ
ニットは、更にランダムアクセスメモリから並列ホスト
バスへの並列データの送信を開始するように動作するメ
モリアクセス要求信号を並列ホストバスから受けるため
動作可能である。 (13)第9項記載のインタフェースにおいて、試験制
御ユニットは、更に、メモリ試験信号を受け、メモリア
クセス要求信号を受け、またメモリの制御を獲得するた
め動作可能なメモリ制御信号を、メモリ試験信号とメモ
リアクセス要求信号との値に基づいて発生するため動作
可能である。 (14)第9項記載のインタフェースにおいて、制御ユ
ニットは、ホストバスから直列バスへの並列データの送
信を制御するため動作可能な送信制御ユニットと、IE
EE1394直列バスからホストバスによるデータの受
信を制御するため動作可能な受信制御ユニットとを含
む。
【0054】(15)第2項記載の方法において、イン
タフェース内で内部的に各並列データ値に対する書込み
アドレスを発生する段階は、インタフェース内のカウン
タのカウントをインクリメントすることを含む。 (16)第2項記載の方法において、インタフェース内
で内部的に各並列データ値に対する書込みアドレスを発
生する段階は、インタフェース内で並列ホストバスから
クリア信号を受け、インタフェース内でクリア信号に基
づいてカウンタのカウントをクリアし、カウンタのカウ
ントを第1の書込みアドレスとして供給し、インクリメ
ントされたカウントを生成するためカウンタをインクリ
メントし、カウンタのインクリメントされたカウントを
第1の書込みアドレスとして供給することを含む。 (17)第2項記載の方法において、メモリの制御を獲
得する段階は、インタフェース内でメモリ試験信号を受
け、インタフェース内でメモリアクセス要求信号を受
け、そしてメモリ試験信号とメモリアクセス要求信号の
値に基づいてメモリの制御を獲得するため動作可能なメ
モリ制御信号をインタフェース内で発生することを含
む。 (18)第2項記載の方法において、各並列データ値
を、並列データ値に関連した書込みアドレスに関連した
メモリ内の場所へ書込む段階は、メモリアクセス要求信
号をトグルすることを含む。 (19)第2項記載の方法において、メモリの制御を選
択的に獲得する段階は、インタフェースにより先入れ先
出しメモリとして使用されている単一ポート・クロック
ド・ランダムアクセスメモリの制御を選択的に獲得する
ことを含む。 (20)第2項記載の方法において、データがメモリか
ら読出され又はここに書込まれるかどうかを特定する読
出し書込み信号を発生する段階を更に含む。
タフェース内で内部的に各並列データ値に対する書込み
アドレスを発生する段階は、インタフェース内のカウン
タのカウントをインクリメントすることを含む。 (16)第2項記載の方法において、インタフェース内
で内部的に各並列データ値に対する書込みアドレスを発
生する段階は、インタフェース内で並列ホストバスから
クリア信号を受け、インタフェース内でクリア信号に基
づいてカウンタのカウントをクリアし、カウンタのカウ
ントを第1の書込みアドレスとして供給し、インクリメ
ントされたカウントを生成するためカウンタをインクリ
メントし、カウンタのインクリメントされたカウントを
第1の書込みアドレスとして供給することを含む。 (17)第2項記載の方法において、メモリの制御を獲
得する段階は、インタフェース内でメモリ試験信号を受
け、インタフェース内でメモリアクセス要求信号を受
け、そしてメモリ試験信号とメモリアクセス要求信号の
値に基づいてメモリの制御を獲得するため動作可能なメ
モリ制御信号をインタフェース内で発生することを含
む。 (18)第2項記載の方法において、各並列データ値
を、並列データ値に関連した書込みアドレスに関連した
メモリ内の場所へ書込む段階は、メモリアクセス要求信
号をトグルすることを含む。 (19)第2項記載の方法において、メモリの制御を選
択的に獲得する段階は、インタフェースにより先入れ先
出しメモリとして使用されている単一ポート・クロック
ド・ランダムアクセスメモリの制御を選択的に獲得する
ことを含む。 (20)第2項記載の方法において、データがメモリか
ら読出され又はここに書込まれるかどうかを特定する読
出し書込み信号を発生する段階を更に含む。
【0055】(21)本発明は、並列ホストバス30を
直列バス20へ結合するインタフェースシステムにおけ
るメモリを試験するための方法及びシステムを含む。こ
のシステムは、並列ホストバス30かIEEE1394
直列バス20かいずれかから受けるデータを一時的に記
憶する複数の記憶場所を持つランダムアクセスメモリ7
0を含み、このランダムアクセスメモリ70は、論理的
に送信メモリ部分と受信メモリ部分に分割されている。
インタフェースは、また並列ホストバス30からIEE
E1394直列バス20へのデータの送信を制御するた
め動作可能な送信制御ユニット40を含む。送信制御ユ
ニット40は、更にランダムアクセスメモリ70の送信
メモリ部分にアクセスするため動作可能である。インタ
フェースは、また直列バス20から並列バス30による
データの受信を制御するため動作可能な受信制御ユニッ
ト50を含む。受信制御ユニット50は、更にランダム
アクセスメモリ70の受信メモリ部分にアクセスするた
め動作可能である。インタフェースは、更に並列ホスト
バス30から受ける制御信号に基づいてランダムアクセ
スメモリ70の制御を選択的に獲得するため動作可能な
試験ユニット60を含み、この試験ユニット60は、ラ
ンダムアクセスメモリ70内の各記憶場所に対するアド
レスを内部的に発生し、また内部的に発生されたアドレ
スに関連する各記憶場所から並列ホストバス30へ検査
のための並列データの送信を制御し、またIEEE13
94直列バス20と並列ホストバス30の間のデータの
送信を許すためランダムアクセスメモリ70の制御を選
択的に放棄するため動作可能である。
直列バス20へ結合するインタフェースシステムにおけ
るメモリを試験するための方法及びシステムを含む。こ
のシステムは、並列ホストバス30かIEEE1394
直列バス20かいずれかから受けるデータを一時的に記
憶する複数の記憶場所を持つランダムアクセスメモリ7
0を含み、このランダムアクセスメモリ70は、論理的
に送信メモリ部分と受信メモリ部分に分割されている。
インタフェースは、また並列ホストバス30からIEE
E1394直列バス20へのデータの送信を制御するた
め動作可能な送信制御ユニット40を含む。送信制御ユ
ニット40は、更にランダムアクセスメモリ70の送信
メモリ部分にアクセスするため動作可能である。インタ
フェースは、また直列バス20から並列バス30による
データの受信を制御するため動作可能な受信制御ユニッ
ト50を含む。受信制御ユニット50は、更にランダム
アクセスメモリ70の受信メモリ部分にアクセスするた
め動作可能である。インタフェースは、更に並列ホスト
バス30から受ける制御信号に基づいてランダムアクセ
スメモリ70の制御を選択的に獲得するため動作可能な
試験ユニット60を含み、この試験ユニット60は、ラ
ンダムアクセスメモリ70内の各記憶場所に対するアド
レスを内部的に発生し、また内部的に発生されたアドレ
スに関連する各記憶場所から並列ホストバス30へ検査
のための並列データの送信を制御し、またIEEE13
94直列バス20と並列ホストバス30の間のデータの
送信を許すためランダムアクセスメモリ70の制御を選
択的に放棄するため動作可能である。
【図1】本発明により構成される並直列インタフェース
の一例のブロック図。
の一例のブロック図。
【図2】図1のインタフェースのサブユニット間の接続
をより詳細に示すブロック図。
をより詳細に示すブロック図。
【図3】図1及び2に示すRAM試験制御ユニットの一
例のブロック図。
例のブロック図。
【図4】図3に示すRAM試験制御ユニットの追加の細
部を示すブロック図。
部を示すブロック図。
【図5】図4に示すRAM試験制御ユニットの一部に関
連したタイミング図。
連したタイミング図。
10 インタフェース 20 IEEE1394直列バス 30 並列ホストバス 40 送信制御ユニット 50 受信制御ユニット 60 RAM試験制御ユニット 70 ランダムアクセスメモリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ボブ グゲル アメリカ合衆国テキサス州ダラス,オー − フェラン レーン 810
Claims (2)
- 【請求項1】 並列ホストバスをIEEE1394直列
バスに接続するための並直列インタフェースであって、
該インタフェースは、 並列ホストバスかIEEE1394直列バスかどちらか
から受けたデータを一時的に記憶する複数の記憶場所を
持ち、論理的に送信メモリ部分と受信メモリ部分に分割
されているランダムアクセスメモリと、 並列ホストバスから直列バスへのデータの送信を制御す
る為に動作し、さらにランダムアクセスメモリの送信メ
モリ部分にアクセスする為に動作する送信制御ユニット
と、 並列ホストバスによるIEEE1394直列バスからの
データの受信を制御する為に動作し、さらにランダムア
クセスメモリの受信メモリ部分にアクセスする為に動作
する受信制御ユニットと、 試験ユニットとからなり、該試験ユニットは、 並列ホストバスから受ける制御信号に基づいてランダム
アクセスメモリの制御を選択的に獲得し、 ランダムアクセスメモリ内の各記憶場所に対するアドレ
スを内部的に発生し、 内部的に発生されるアドレスに関連する各記憶場所か
ら、検査のため並列ホストバスへの並列データの送信を
制御し、またIEEE1394直列バスと並列ホストバ
スとの間のデータの送信を許すためランダムアクセスメ
モリの制御を選択的に放棄する為に動作する、並直列イ
ンタフェース。 - 【請求項2】 並列ホストバスを直列バスへ結合するイ
ンタフェースシステム内のメモリを試験する方法であっ
て、 ホストバスから試験制御信号をインタフェースシステム
内で受ける段階と、 制御信号に基づいてメモリの制御を選択的に獲得する段
階と、 並列ホストバスから複数の並列データ値を受ける段階
と、 各並列データ値に対する書込みアドレスをインタフェー
ス内で内部的に発生する段階と、 並列データ値に関連する書込みアドレスに関連するメモ
リ内の場所へ各並列データ値を書込む段階と、 メモリの正しい動作をベリファイするため書込まれた並
列データ値と比較するため各並列データ値をメモリから
読出す段階と、 メモリの制御を選択的に放棄する段階とからなり、 該メモリは、インタフェースが並列ホストバスと直列バ
スの両方に結合されている間試験の為に選択的にアクセ
スされ、またメモリの制御は、ホストバスと直列バスの
間でデータの送信を許すため選択的に放棄される、イン
タフェースシステム内のメモリを試験する方法。
Applications Claiming Priority (2)
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---|---|---|---|
US2697196P | 1996-09-20 | 1996-09-20 | |
US026971 | 1996-09-20 |
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---|---|
JPH10133965A true JPH10133965A (ja) | 1998-05-22 |
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---|---|
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JP (1) | JPH10133965A (ja) |
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SG (1) | SG63746A1 (ja) |
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US6182179B1 (en) * | 1998-04-20 | 2001-01-30 | National Instruments Corporation | System that is able to read and write using a transmission medium and is able to read stored information via a model information structure using a different transmission medium |
US6094530A (en) * | 1998-04-29 | 2000-07-25 | Intel Corporation | Remotely monitoring execution of a program |
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US6704820B1 (en) * | 2000-02-18 | 2004-03-09 | Hewlett-Packard Development Company, L.P. | Unified cache port consolidation |
US6757763B1 (en) * | 2000-04-07 | 2004-06-29 | Infineon Technologies North America Corpration | Universal serial bus interfacing using FIFO buffers |
US6643728B1 (en) | 2000-05-30 | 2003-11-04 | Lexmark International, Inc. | Method and apparatus for converting IEEE 1284 signals to or from IEEE 1394 signals |
US20030204796A1 (en) * | 2002-04-24 | 2003-10-30 | Wen-Hsi Lin | Serial input/output testing method |
US7428678B1 (en) * | 2004-09-22 | 2008-09-23 | Cypress Semiconductor Corporation | Scan testing of integrated circuits with high-speed serial interface |
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JP5309938B2 (ja) * | 2008-12-05 | 2013-10-09 | 富士通株式会社 | 要求処理装置、要求処理システムおよびアクセス試験方法 |
US10489241B2 (en) * | 2015-12-30 | 2019-11-26 | Arteris, Inc. | Control and address redundancy in storage buffer |
KR102533377B1 (ko) * | 2018-04-13 | 2023-05-18 | 삼성전자주식회사 | 로드 생성기를 포함하는 메모리 장치 및 그것을 동작시키는 방법 |
CN113126913A (zh) * | 2021-03-26 | 2021-07-16 | 井芯微电子技术(天津)有限公司 | 一种基于并行ram的数据阵列管理方法、装置和存储设备 |
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US5167020A (en) * | 1989-05-25 | 1992-11-24 | The Boeing Company | Serial data transmitter with dual buffers operating separately and having scan and self test modes |
US5428806A (en) * | 1993-01-22 | 1995-06-27 | Pocrass; Alan L. | Computer networking system including central chassis with processor and input/output modules, remote transceivers, and communication links between the transceivers and input/output modules |
-
1997
- 1997-09-16 SG SG1997003428A patent/SG63746A1/en unknown
- 1997-09-19 EP EP97116367A patent/EP0831496B1/en not_active Expired - Lifetime
- 1997-09-19 DE DE69717385T patent/DE69717385T2/de not_active Expired - Lifetime
- 1997-09-19 US US08/934,156 patent/US5815509A/en not_active Expired - Lifetime
- 1997-09-20 KR KR1019970047916A patent/KR19980024806A/ko not_active Application Discontinuation
- 1997-09-22 JP JP9257187A patent/JPH10133965A/ja active Pending
- 1997-09-27 TW TW086113723A patent/TW365003B/zh not_active IP Right Cessation
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---|---|
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