JPH0728987A - 映像信号処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 ディジタル映像信号に対してＤＣＴ演算など
の映像符号化処理を複数のプロセッサによって並列処理
する際に、フレームデータを格納するメモリを複数のプ
ロセッサで共有してもメモリバスのボトルネックを解消
し、実時間処理を可能にする。 【構成】 フレームデータの格納に新たな機能をもつデ
ュアルポートＤＲＡＭ１２０を用い、ランダムアクセス
を必要とする動き補償処理用プロセッサ１１０、１１１
はランダムアクセスポートに接続し、ブロックアクセス
を必要とするＤＣＴ演算用プロセッサ、動き検出処理用
プロセッサ１１２、１１３はフレームデータの横／縦／
ジグザグ方向のアクセスが可能な複数のシリアルアクセ
スポートに接続して映像符号化処理を行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル映像信号に
対してＤＣＴ演算などの映像符号化処理を複数のプロセ
ッサによって並列処理する際に、映像信号を格納するメ
モリとしてランダムアクセスポートとシリアルアクセス
ポートを併せもつデュアルポートＤＲＡＭを用いた映像
信号処理装置に関するものである。

【０００２】

【従来の技術】従来の映像信号処理装置において、ＤＣ
Ｔ演算や動き補償処理などの映像符号化処理を実時間で
実行するために、処理を複数のプロセッサに分散させる
手法がある。このとき、映像信号のフレームデータを格
納するフレームメモリの構成としては、同一のメモリを
複数のプロセッサに接続する共有メモリ構成をとること
が多い。なぜならば、プロセッサごとに別々のメモリを
接続する分散メモリ構成を用いた場合には、各メモリが
同一フレームのデータのすべてまたは分割した境界付近
のデータを重複して格納する必要があり、ハードウェア
量が増大するためである。また、フレームメモリの種類
としては通常ＤＲＡＭが用いられる。なぜなら、映像符
号化処理では、動き補償処理などフレームメモリ上の任
意のブロックデータをアクセスできるように、メモリに
対してランダムアクセスする必要性が高いためである。

【０００３】以下、図面を参照しながら、上述した映像
信号処理装置の一例について説明する。

【０００４】図９は、従来の映像信号処理装置の構成を
示すものである。図９において、９１０と９１１は映像
符号化処理を行なうプロセッサ、９２０はＤＲＡＭであ
る。プロセッサ９１０と９１１はそれぞれ共通のアドレ
スバス９３０とデータバス９３１によってＤＲＡＭ９２
０に接続される。ここでＤＲＡＭ９２０は、データバス
がｋビットの場合には、（×１）ビット構成のＤＲＡＭ
がｋ個で構成される。

【０００５】以上のように構成された映像信号処理装置
について、以下その動作について説明する。プロセッサ
９１０は、映像符号化処理を実行する際にＤＲＡＭに格
納されたフレームデータをアクセスするために、アドレ
スバス９３０に必要なメモリアドレスを出力し、データ
バス９３１を通してデータのリード／ライトを行なう。
このときプロセッサ９１０は、他のプロセッサ９１１が
アドレスバス９３０とデータバス９３１を用いて、デー
タのリード／ライトを行なっていないことをメモリバス
占有信号９３２によって確認した上で、メモリバス占有
要求を出してメモリアクセスを行なう。プロセッサ９１
１の動作についても同様である。

【０００６】

【発明が解決しようとする課題】しかしながら上記の構
成では、映像符号化処理内容の複雑化に対応してプロセ
ッサの個数を増やそうとすれば、複数のプロセッサが同
時にバス占有要求を出す確率が高くなるため、一方のプ
ロセッサが他方のメモリアクセスが終了するまで処理を
待たされることとなり、並列処理構成が映像符号化の実
時間処理のために活かしきれないという問題点を有す
る。

【０００７】本発明は、上記課題に鑑み、ＤＣＴ演算や
動き検出処理ではフレームデータのうちのある範囲のブ
ロックデータを横／縦／ジグザグ方向にアクセスできれ
ばランダムアクセスの必要性がないことに着目して、フ
レームデータの格納にデュアルポートＤＲＡＭを用い、
ランダムアクセスを必要とする動き補償処理用などのプ
ロセッサは、デュアルポートＤＲＡＭのランダムアクセ
スポートに接続し、ＤＣＴ演算用や動き検出処理用など
のプロセッサは、デュアルポートＤＲＡＭの複数個のシ
リアルポートに接続して映像符号化処理を行なう映像信
号処理装置、および、複数個のシリアルポートがそれぞ
れブロックデータを横／縦／ジグザグ方向にアクセスで
きるという新たな機能をもつデュアルポートＤＲＡＭを
提供するものである。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に本発明の映像信号処理装置は、複数個のシリアル出力
ポートと複数個のシリアル入力ポートとランダム入出力
ポートをもつデュアルポートＤＲＡＭと、前記シリアル
出力ポートに接続する入力バスと前記シリアル入力ポー
トに接続する出力バスをもち、かつ入力バスに入力され
た映像信号に映像信号処理を行ない出力バスに出力する
複数個の第１プロセッサと、前記ランダム入出力ポート
に接続する入出力バスをもち、かつ前記入出力バスに入
力された映像信号に映像信号処理を行ない入出力バスに
出力する複数個の第２プロセッサとを備えたことを特徴
とするものである。

【０００９】デュアルポートＤＲＡＭは、Ｍ個のワード
線とＮ個のデータ線と前記ワード線とデータ線の交点に
格子状に配置されるＭ×Ｎ個のメモリセルからなるメモ
リセルアレイと、外部端子から供給されるメモリアドレ
スをデコードして１個のワード線を選択するランダムア
クセス用ロウアドレスデコーダと、１個のデータ線を選
択するカラムアドレスデコーダと、メモリアドレスで選
択されたメモリセルの記憶データを入出力するランダム
入出力ポートと、外部端子から供給される制御信号によ
り計数を制御してロウアドレスを出力するロウアドレス
カウンタと、前記ロウアドレスカウンタの出力するロウ
アドレスをデコードしてワード線を順次に選択するシリ
アルアクセス用ロウアドレスデコーダと、前記シリアル
アクセス用ロウアドレスデコーダにより順次に選択され
るｍ（ｍ＜Ｍ）個のワード線上のｎ（＜Ｎ）ビットの前
記メモリセルの記憶データをそれぞれパラレル入出力
し、シリアル入出力するｍ個のｎビットシフトレジスタ
と、前記ｍ個のシフトレジスタのシリアル出力を選択し
出力する出力セレクタ回路と、前記出力セレクタ回路の
出力を外部に出力するシリアル出力ポートと、外部から
データが入力されるシリアル入力ポートと、前記シリア
ル入力ポートからの入力を前記ｍ個のシフトレジスタの
シリアル入力に振り分ける入力セレクタ回路とからなる
複数個のシリアル入出力回路と、外部端子から供給され
るモード信号により外部端子から供給されるクロック信
号の出力を制御して前記ｍ個のシフトレジスタにシリア
ルクロックを出力するクロック制御回路と、前記モード
信号により前記クロック信号単位に信号を発生して前記
出力セレクタ回路と前記入力セレクタ回路に選択信号を
出力するシフトレジスタ選択回路とを備えて構成され
る。

【００１０】また、前記デュアルポートＤＲＡＭに、複
数個のシリアル出力ポートのデータを時分割多重して多
重化シリアル出力ポートに出力する第１の多重制御回路
と、多重化シリアル入力ポートに入力されるデータを時
分割多重分離して複数個のシリアル入力ポートに振り分
ける第１の分離制御回路と、前記多重化シリアル出力ポ
ートに接続し、かつ前記多重化シリアル出力ポートから
入力されるデータを時分割多重分離して出力する第２の
分離制御回路と、前記多重化シリアル入力ポートに接続
し、かつ入力されるデータを時分割多重して前記多重化
シリアル入力ポートに出力する第２の多重制御回路をさ
らに設け、前記第１の複数のプロセッサは、前記第２の
分離制御回路の出力に接続する入力バスと前記第２の多
重制御回路に接続する出力バスをもち、かつ入力バスに
入力された映像信号に映像信号処理を行ない出力バスに
出力するようにしてもよい。

【００１１】

【作用】本発明は上記した構成によって、複数個のプロ
セッサが共有するフレームメモリの接続先を、映像符号
化処理の内容にしたがって、デュアルポートＤＲＡＭの
ランダムアクセスポートとシリアルアクセスポートとに
分担したことでメモリバス占有要求の衝突を回避でき、
並列処理による映像符号化の実時間処理を実現すること
ができる。

【００１２】

【実施例】以下、本発明の第１の実施例における映像信
号処理装置について、図面を参照しながら説明する。本
実施例は、映像符号化処理を並列に行なう複数個のプロ
セッサがフレームデータを格納するメモリを共有しても
実時間処理を可能とすることを目的とする。

【００１３】図１は本発明の第１の実施例における映像
信号処理装置の構成を示すものである。図１において、
１１０と１１１は動き補償処理などの映像符号化処理を
行なうプロセッサ、１１２と１１３はＤＣＴ演算や動き
検出処理などの映像符号化処理を行なうプロセッサ、１
２０はデュアルポートＤＲＡＭである。プロセッサ１１
０と１１１はそれぞれ共通のアドレスバス１３０とデー
タバス１３１によってデュアルポートＤＲＡＭ１２０の
ランダムアクセスポートに接続される。プロセッサ１１
２の入力バス１５１と出力バス１５２は、デュアルポー
トＤＲＡＭ１２０のシリアル出力ポート１４１とシリア
ル入力ポート１４２にそれぞれ接続される。プロセッサ
１１３の入力バス１５３と出力バス１５４は、デュアル
ポートＤＲＡＭ１２０のシリアル出力ポート１４３とシ
リアル入力ポート１４４にそれぞれ接続される。ここで
デュアルポートＤＲＡＭ１２０は、データバスがｋビッ
トの場合には、（×１）ビット構成のデュアルポートＤ
ＲＡＭがｋ個で構成される。

【００１４】以上のように構成された映像信号処理装置
について、以下その動作について説明する。

【００１５】プロセッサ１１０は、映像符号化処理を実
行する際にデュアルポートＤＲＡＭ１２０に格納された
フレームデータをアクセスするために、アドレスバス１
３０に必要なメモリアドレスを出力し、データバス１３
１を通してデータのリード／ライトを行なう。このとき
プロセッサ１１０は、他のプロセッサ１１１がアドレス
バス１３０とデータバス１３１を用いて、データのリー
ド／ライトを行なっていないことをメモリバス占有信号
１３２によって確認した上で、メモリバス占有要求を出
してメモリアクセスを行なう。プロセッサ１１１の動作
についても同様である。

【００１６】プロセッサ１１２は、入力バス１５１を通
して入力されるデュアルポートＤＲＡＭ１２０に格納さ
れたフレームデータに対して映像符号化処理を実行し、
処理結果を出力バス１５２に出力することでデュアルポ
ートＤＲＡＭ１２０に再度格納する。プロセッサ１１３
の動作についても同様である。

【００１７】図２はデュアルポートＤＲＡＭ１２０の詳
細な構成図である。図２において、２１０はＭ×Ｎ個の
メモリセルからなるメモリセルアレイ、２３２はロウア
ドレスカウンタ、２３３はシリアルアクセス用ロウアド
レスデコーダ、２５０と２５１と２５４はシリアル入出
力回路、２４４と２５２と２５５はシリアル出力ポー
ト、２４６と２５３と２５６はシリアル入力ポート、２
６２はクロック制御回路、２６７はシフトレジスタ選択
回路である。

【００１８】以上のように構成されたデュアルポートＤ
ＲＡＭについて、その動作を説明する。

【００１９】ロウアドレスカウンタ２３２は、外部端子
から供給されるカウンタイネーブル信号２３１がアクテ
ィブの間、外部端子から供給される水平同期信号２３０
をカウントし、ロウアドレスを出力する。シリアルアク
セス用ロウアドレスデコーダ２３３は、入力されたロウ
アドレスをデコードしてワード線を選択する。シリアル
アクセス用ロウアドレスデコーダ２３３によって順次に
選択されたｍ個（この例ではｍ＝４）のワード線上のｎ
ビット（この例ではｎ＝４）のメモリセルの記憶データ
は、それぞれ４個の４ビットシフトレジスタ２４０〜２
４３にパラレル入出力される。

【００２０】また、４個の４ビットシフトレジスタ２４
０〜２４３は、それぞれシリアルクロックＳＣ０，ＳＣ
１，ＳＣ２，ＳＣ３によりシリアル入出力が可能で、シ
リアル出力側では４ビットシフトレジスタ２４０〜２４
３の出力を出力選択信号ＳＬｏに従って出力セレクタ回
路２４５で選択し、シリアル出力ポート２４４への出力
を行なう。また、シリアル入力側ではシリアル入力ポー
ト２４６からの入力を入力選択信号ＳＬｉに従って、入
力セレクタ回路２４７で４ビットシフトレジスタ２４０
〜２４３に振り分けを行なう。ここで、シリアルクロッ
クＳＣ０，ＳＣ１，ＳＣ２，ＳＣ３は、クロック制御回
路２６２において、外部端子から供給されるモード信号
２６１に従って外部端子から供給されるクロック信号２
６０にゲートをかけて出力される信号であり、出力選択
信号ＳＬｏと入力選択信号ＳＬｉは、シフトレジスタ選
択回路２６７において、モード信号に従ってクロック信
号単位に発生される信号である。

【００２１】図３〜図６は、シリアル入出力回路２５０
の出力動作タイミングを説明する図である。ＳＣ０〜Ｓ
Ｃ３はシリアルクロックである。ＳＬｏは出力選択信号
で、同図中０〜３はそれぞれ４ビットシフトレジスタ２
４０〜２４３を選択することを示す。ＳＯＰ０はシリア
ル出力ポート２４４に出力されるデータである。

【００２２】シリアル入出力回路２５０の動作は、モー
ド信号２６１によって４種類に切替えられる。４種類の
モードは、４×４のブロックデータをシリアルに出力す
る順序を変えることができ、図３に示す横方向出力、図
４に示す縦方向出力、図５と図６に示すジグザグ方向出
力が可能である。

【００２３】以上のように本実施例の映像信号処理装置
は、複数個のシリアル出力ポートと複数個のシリアル入
力ポートとランダム入出力ポートをもつデュアルポート
ＤＲＡＭ（ダイナミックランダムアクセスメモリ）と、
シリアル出力ポートに接続する入力バスとシリアル入力
ポートに接続する出力バスをもち、かつ入力バスに入力
された映像信号に映像信号処理を行ない出力バスに出力
する複数個のプロセッサと、ランダム入出力ポートに接
続する入出力バスをもち、かつ入出力バスに入力された
映像信号に映像信号処理を行ない入出力バスに出力する
複数個のプロセッサとを備えており、また映像信号処理
装置を構成する上記デュアルポートＤＲＡＭは、Ｍ個の
ワード線とＮ個のデータ線とワード線とデータ線の交点
に格子状に配置されるＭ×Ｎ個のメモリセルからなるメ
モリセルアレイと、外部端子から供給されるメモリアド
レスをデコードして１個のワード線を選択するランダム
アクセス用ロウアドレスデコーダと、１個のデータ線を
選択するカラムアドレスデコーダと、メモリアドレスで
選択された前記メモリセルの記憶データを入出力するラ
ンダム入出力ポートと、外部端子から供給される制御信
号により計数を制御してロウアドレスを出力するロウア
ドレスカウンタと、前記ロウアドレスカウンタの出力す
るロウアドレスをデコードしてワード線を順次に選択す
るシリアルアクセス用ロウアドレスデコーダと、複数個
のシリアル入出力回路と、外部端子から供給されるモー
ド信号により外部端子から供給されるクロック信号の出
力を制御して前記ｍ個のシフトレジスタにシリアルクロ
ックを出力するクロック制御回路と、モード信号により
クロック信号単位に信号を発生して前記出力セレクタ回
路および入力セレクタ回路に選択信号を出力するシフト
レジスタ選択回路とを備え、前記複数個のシリアル入出
力回路は、前記シリアルアクセス用ロウアドレスデコー
ダにより順次に選択されるｍ（ｍ＜Ｍ）個のワード線上
のｎ（＜Ｎ）ビットの前記メモリセルの記憶データをそ
れぞれパラレル入出力しシリアル入出力するｍ個のｎビ
ットシフトレジスタと、ｍ個前記のシフトレジスタのシ
リアル出力を選択し出力する出力セレクタ回路と、前記
出力セレクタ回路の出力を外部に出力するシリアル出力
ポートと、外部からデータが入力されるシリアル入力ポ
ートと、前記シリアル入力ポートからの入力をｍ個のシ
フトレジスタのシリアル入力に振り分ける入力セレクタ
回路とから構成することにより、横／縦／ジグザグのシ
リアルアクセス可能なデュアルポートメモリを共有する
ことで複数個のプロセッサによる並列処理を可能にする
とともに、メモリ数の削減およびメモリ制御回路の簡略
化を図ることができる。

【００２４】以下、本発明の第２の実施例における映像
信号処理装置について、図面を参照しながら説明する。
本実施例は、複数個のプロセッサとデュアルポートＤＲ
ＡＭを接続するシリアルアクセスポート数を削減してハ
ードウェア規模を削減することを目的とする。

【００２５】図７は本発明の第２の実施例における映像
信号処理装置の構成を示すものである。図７において、
７１０と７１１は動き補償処理などの映像符号化処理を
行なうプロセッサ、７１２と７１３はＤＣＴ演算や動き
検出処理などの映像符号化処理を行なうプロセッサ、７
２０はデュアルポートＤＲＡＭである。プロセッサ７１
０と７１１はそれぞれ共通のアドレスバス７３０とデー
タバス７３１によってデュアルポートＤＲＡＭ７２０の
ランダムアクセスポートに接続される。以上の構成は図
１の構成と同様のものである。図１の構成と異なるの
は、プロセッサ７１２の出力バス７５２とプロセッサ７
１３の出力バス７５４のデータを時分割多重してデュア
ルポートＤＲＡＭ７２０の多重化シリアル入力ポートに
出力する多重制御回路７５６と、デュアルポートＤＲＡ
Ｍ７２０の多重化シリアル出力ポートから入力された時
分割多重データを分離してプロセッサ７１２の入力バス
７５１とプロセッサ７１３の入力バス７５３に振り分け
る分離制御回路７５５を新たに設けた点である。

【００２６】図８は本発明の第２の実施例におけるデュ
アルポートＤＲＡＭのシリアルアクセスポートの構成を
示すものである。図８において、（ａ）に示した８１０
は多重制御回路、（ｂ）に示した８１１は分離制御回路
である。図２の構成と異なるのは、複数個（この例では
ｉ個）のシリアル出力ポートに出力されるデータを時分
割多重して多重化シリアル出力ポート８２０に出力する
多重制御回路と、多重化シリアル入力ポートから入力さ
れた時分割多重データを分離して複数個の（この例では
ｉ個）シリアル入力ポートに振り分ける分離制御回路８
１１を新たに設けた点である。このような構成とするこ
とにより、複数個のプロセッサとデュアルポートＤＲＡ
Ｍを接続するシリアルアクセスポート数が削減され、ハ
ードウェア規模の削減が可能となる。

【００２７】以上のように本実施例によれば、デュアル
ポートＤＲＡＭに複数個のシリアル出力ポートのデータ
を時分割多重して多重化シリアル出力ポートに出力する
第１の多重制御回路と、多重化シリアル入力ポートに入
力されるデータを時分割多重分離して複数個のシリアル
入力ポートに振り分ける第１の分離制御回路と、多重化
シリアル出力ポートに接続し、多重化シリアル出力ポー
トから入力されるデータを時分割多重分離して出力する
第２の分離制御回路と、多重化シリアル入力ポートに接
続し、入力されるデータを時分割多重して多重化シリア
ル入力ポートに出力する第２の多重制御回路と、第２の
分離制御回路の出力に接続する入力バスと第２の多重制
御回路に接続する出力バスをもち、かつ入力バスに入力
された映像信号に映像信号処理を行ない出力バスに出力
する複数個のプロセッサと、前記デュアルポートＤＲＡ
Ｍのランダム入出力ポートに接続する入出力バスをも
ち、かつ入出力バスに入力された映像信号に映像信号処
理を行ない入出力バスに出力する複数個のプロセッサを
備えたことにより、シリアルアクセスポート数が削減で
き、ピン数を削減できることから、複数個のプロセッサ
を多重制御回路と分離制御回路を含めて１チップＬＳＩ
化を図ることができる。

【００２８】なお、第１と第２の実施例では、メモリセ
ルアレイの４ビットに対して４個のシフトレジスタで構
成したシリアル入出力回路１個を接続した例を示した
が、同一のデータ線に１個以上のシリアル入出力回路を
接続できることは明白である。この場合、一方のシリア
ル入出力回路がメモリセルとのパラレル入出力を行なっ
ている間に、もう一方のシリアル入出力回路がシリアル
アクセスを行なうことで、より無駄時間を少なくでき、
映像符号化の実時間処理の実現性をより高くすることが
できる。

【００２９】

【発明の効果】以上のように本発明の映像信号処理装置
は、複数個のシリアル出力ポートと複数個のシリアル入
力ポートとランダム入出力ポートをもつデュアルポート
ＤＲＡＭ（ダイナミックランダムアクセスメモリ）と、
シリアル出力ポートに接続する入力バスとシリアル入力
ポートに接続する出力バスをもち、かつ入力バスに入力
された映像信号に映像信号処理を行ない出力バスに出力
する複数個の第１プロセッサと、ランダム入出力ポート
に接続する入出力バスをもち、かつ入出力バスに入力さ
れた映像信号に映像信号処理を行ない入出力バスに出力
する複数個の第２プロセッサとを備え、さらにはデュア
ルポートＤＲＡＭを、Ｍ個のワード線とＮ個のデータ線
とワード線とデータ線の交点に格子状に配置されるＭ×
Ｎ個のメモリセルからなるメモリセルアレイと、外部端
子から供給されるメモリアドレスをデコードして１個の
ワード線を選択するランダムアクセス用ロウアドレスデ
コーダと、１個のデータ線を選択するカラムアドレスデ
コーダと、メモリアドレスで選択されたメモリセルの記
憶データを入出力するランダム入出力ポートと、外部端
子から供給される制御信号により計数を制御してロウア
ドレスを出力するロウアドレスカウンタと、ロウアドレ
スカウンタの出力するロウアドレスをデコードしてワー
ド線を順次に選択するシリアルアクセス用ロウアドレス
デコーダと、シリアルアクセス用ロウアドレスデコーダ
により順次に選択されるｍ（ｍ＜Ｍ）個のワード線上の
ｎ（＜Ｎ）ビットのメモリセルの記憶データをそれぞれ
パラレル入出力し、シリアル入出力するｍ個のｎビット
シフトレジスタと、ｍ個のシフトレジスタのシリアル出
力を選択し出力する出力セレクタ回路と、出力セレクタ
回路の出力を外部に出力するシリアル出力ポートと、外
部からデータが入力されるシリアル入力ポートと、シリ
アル入力ポートからの入力をｍ個のシフトレジスタのシ
リアル入力に振り分ける入力セレクタ回路とをもつ複数
個のシリアル入出力回路と、外部端子から供給されるモ
ード信号により外部端子から供給されるクロック信号の
出力を制御してｍ個のシフトレジスタにシリアルクロッ
クを出力するクロック制御回路と、モード信号によりク
ロック信号単位に信号を発生して出力セレクタ回路と入
力セレクタ回路に選択信号を出力するシフトレジスタ選
択回路とを備えたことにより、横／縦／ジグザグのシリ
アルアクセス可能なデュアルポートメモリを共有するこ
とで複数個のプロセッサによる並列処理を可能にすると
ともに、メモリ数の削減およびメモリ制御回路の簡略化
を図ることができ、さらに複数個のプロセッサの１チッ
プＬＳＩを図ることができる。

【００３０】さらに、デュアルポートＤＲＡＭに、複数
個のシリアル出力ポートのデータを時分割多重して多重
化シリアル出力ポートに出力する第１の多重制御回路
と、多重化シリアル入力ポートに入力されるデータを時
分割多重分離して複数個のシリアル入力ポートに振り分
ける第１の分離制御回路と、多重化シリアル出力ポート
に接続し、かつ多重化シリアル出力ポートから入力され
るデータを時分割多重分離して出力する第２の分離制御
回路と、多重化シリアル入力ポートに接続し、かつ入力
されるデータを時分割多重して多重化シリアル入力ポー
トに出力する第２の多重制御回路とをさらに設け、複数
の第１プロセッサは、第２の分離制御回路の出力に接続
する入力バスと第２の多重制御回路に接続する出力バス
をもち、かつ入力バスに入力された映像信号に映像信号
処理を行ない出力バスに出力するようにすることによ
り、シリアルアクセスポート数が削減でき、ピン数を削
減できることから、複数個のプロセッサを多重制御回路
と分離制御回路を含めて１チップＬＳＩ化を図ることが
できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における映像信号処理装
置の構成図

【図２】本発明の第１の実施例におけるデュアルポート
ＤＲＡＭの構成図

【図３】図２のシリアル入出力回路での横方向出力の動
作タイミング図

【図４】図２のシリアル入出力回路での縦方向出力の動
作タイミング図

【図５】図２のシリアル入出力回路でのジグザグ方向出
力の動作タイミング図

【図６】図２のシリアル入出力回路でのジグザグ方向出
力の動作タイミング図

【図７】本発明の第２の実施例における映像信号処理装
置の構成図

【図８】本発明の第２の実施例におけるデュアルポート
ＤＲＡＭのシリアルアクセスポートの構成図

【図９】従来の映像信号処理装置の構成図

【符号の説明】

１１０、１１１、１１２、１１３ プロセッサ １２０ デュアルポートＤＲＡＭ １３０ アドレスバス １３１ データバス １４１、１４３ シリアル出力ポート １４２、１４４ シリアル入力ポート ２５０ シリアル入出力回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 秀和 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 瀬藤 幸児 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】複数個のシリアル出力ポートと複数個のシ
   リアル入力ポートとランダム入出力ポートをもつデュア
   ルポートＤＲＡＭと、前記シリアル出力ポートに接続す
   る入力バスと前記シリアル入力ポートに接続する出力バ
   スをもち、かつ入力バスに入力された映像信号に映像信
   号処理を行ない出力バスに出力する複数個の第１プロセ
   ッサと、前記ランダム入出力ポートに接続する入出力バ
   スをもち、かつ前記入出力バスに入力された映像信号に
   映像信号処理を行ない入出力バスに出力する複数個の第
   ２プロセッサとを備えたことを特徴とする映像信号処理
   装置。
2. 【請求項２】デュアルポートＤＲＡＭは、Ｍ個のワード
   線とＮ個のデータ線と前記ワード線とデータ線の交点に
   格子状に配置されるＭ×Ｎ個のメモリセルからなるメモ
   リセルアレイと、外部端子から供給されるメモリアドレ
   スをデコードして１個のワード線を選択するランダムア
   クセス用ロウアドレスデコーダと、１個のデータ線を選
   択するカラムアドレスデコーダと、メモリアドレスで選
   択されたメモリセルの記憶データを入出力するランダム
   入出力ポートと、外部端子から供給される制御信号によ
   り計数を制御してロウアドレスを出力するロウアドレス
   カウンタと、前記ロウアドレスカウンタの出力するロウ
   アドレスをデコードしてワード線を順次に選択するシリ
   アルアクセス用ロウアドレスデコーダと、 前記シリアルアクセス用ロウアドレスデコーダにより順
   次に選択されるｍ（ｍ＜Ｍ）個のワード線上のｎ（＜
   Ｎ）ビットの前記メモリセルの記憶データをそれぞれパ
   ラレル入出力し、シリアル入出力するｍ個のｎビットシ
   フトレジスタと、前記ｍ個のシフトレジスタのシリアル
   出力を選択し出力する出力セレクタ回路と、前記出力セ
   レクタ回路の出力を外部に出力するシリアル出力ポート
   と、外部からデータが入力されるシリアル入力ポート
   と、前記シリアル入力ポートからの入力を前記ｍ個のシ
   フトレジスタのシリアル入力に振り分ける入力セレクタ
   回路とからなる複数個のシリアル入出力回路と、 外部端子から供給されるモード信号により外部端子から
   供給されるクロック信号の出力を制御して前記ｍ個のシ
   フトレジスタにシリアルクロックを出力するクロック制
   御回路と、前記モード信号により前記クロック信号単位
   に信号を発生して前記出力セレクタ回路と前記入力セレ
   クタ回路に選択信号を出力するシフトレジスタ選択回路
   とを備えたことを特徴とする請求項１記載の映像信号処
   理装置。
3. 【請求項３】前記デュアルポートＤＲＡＭに、複数個の
   シリアル出力ポートのデータを時分割多重して多重化シ
   リアル出力ポートに出力する第１の多重制御回路と、多
   重化シリアル入力ポートに入力されるデータを時分割多
   重分離して複数個のシリアル入力ポートに振り分ける第
   １の分離制御回路と、前記多重化シリアル出力ポートに
   接続し、かつ前記多重化シリアル出力ポートから入力さ
   れるデータを時分割多重分離して出力する第２の分離制
   御回路と、前記多重化シリアル入力ポートに接続し、か
   つ入力されるデータを時分割多重して前記多重化シリア
   ル入力ポートに出力する第２の多重制御回路をさらに設
   け、 前記第１の複数のプロセッサは、前記第２の分離制御回
   路の出力に接続する入力バスと前記第２の多重制御回路
   に接続する出力バスをもち、かつ入力バスに入力された
   映像信号に映像信号処理を行ない出力バスに出力するよ
   うにしたことを特徴とする請求項２記載の映像信号処理
   装置。