JP2633251B2 - 画像メモリ素子 - Google Patents
画像メモリ素子Info
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は座標データなどから図形や画像を生成した
り、カメラなどから得られた画像に対して画像の修復・
強調・認識などの処理を施しながら、表示装置に表示す
るシステムに用いられる画像メモリ素子に関するもので
ある。
り、カメラなどから得られた画像に対して画像の修復・
強調・認識などの処理を施しながら、表示装置に表示す
るシステムに用いられる画像メモリ素子に関するもので
ある。
従来の技術 従来の画像メモリ素子としは、例えば、小林悟、「間
断のないシリアル出力を可能にしたフレームバッファ用
256Kビット・デュアル・ポートメモリを開発]、日経エ
レクトロニクス、1985年8月12日号、No.375、PP.211−
240に示されている。
断のないシリアル出力を可能にしたフレームバッファ用
256Kビット・デュアル・ポートメモリを開発]、日経エ
レクトロニクス、1985年8月12日号、No.375、PP.211−
240に示されている。
第4図はこの従来の画像メモリ素子の構成方法を示し
た図で、一般のダイナミックメモリ素子のランダムアク
セスポートとは独立にシリアルアクセスポートを設けた
もので、ランダムアクセスポートからアクセスしている
間も、別のポートからメモリアルアレイの1行分のデー
タをシリアル出力することのできるメモリである。同図
で1は画像情報を記憶するメモリセルアレイ、2はアド
レスを行アドレス情報と列アドレス情報に分けて入力す
るアドレスバッファ、3は行デコーダ、4はシリアルポ
ート側において1行分のデータを読み出すためのエンス
アンプ、5はこの1行分のデータを一時的にラッチする
データレジスタ、6はこの1行のデータから1ビットを
選択するセレクタ、7はシリアルポート側に読み出すべ
きデータの列アドレスを保持する列アドレスレジスタ、
9はシリアル出力バッファ、10はランダムアクセス側に
おいて1行分のデータを読み書きするためのドライバ・
センスアンプ、12はこの1行のデータから列アドレスが
さす1ビットを選択するセレクタ、13はランダムアクセ
ス入出力バッファ、14はタイミング発生回路、15はイン
クリメンタである。
た図で、一般のダイナミックメモリ素子のランダムアク
セスポートとは独立にシリアルアクセスポートを設けた
もので、ランダムアクセスポートからアクセスしている
間も、別のポートからメモリアルアレイの1行分のデー
タをシリアル出力することのできるメモリである。同図
で1は画像情報を記憶するメモリセルアレイ、2はアド
レスを行アドレス情報と列アドレス情報に分けて入力す
るアドレスバッファ、3は行デコーダ、4はシリアルポ
ート側において1行分のデータを読み出すためのエンス
アンプ、5はこの1行分のデータを一時的にラッチする
データレジスタ、6はこの1行のデータから1ビットを
選択するセレクタ、7はシリアルポート側に読み出すべ
きデータの列アドレスを保持する列アドレスレジスタ、
9はシリアル出力バッファ、10はランダムアクセス側に
おいて1行分のデータを読み書きするためのドライバ・
センスアンプ、12はこの1行のデータから列アドレスが
さす1ビットを選択するセレクタ、13はランダムアクセ
ス入出力バッファ、14はタイミング発生回路、15はイン
クリメンタである。
以上のように構成された従来の画像メモリ素子におい
て、ある行の特定列アドレス以降のビット系列を順次シ
リアルに読み出す場合、まず行アドレスがアドレスバッ
ファ2を介して行アドレスデコーダ3に入力され、この
行アドレスデコーダ3が行アドレスをデコードしてメモ
リセルアレイ1の1行に対して読み出し信号を出力す
る。読み出されたこの1行のデータはセンスアンプ4を
介してデータレジスタ5にラッチされる。次に同じくア
ドレスバッファ2から入力された列先頭アドレスが列ア
ドレスレジスタ7にラッチされ、セレクタ6が列アドレ
スレジスタ7の出力信号をデコードして上記データレジ
スタ5の1ビットを選択し、この1ビットデータをシリ
アル出力バッファ9を介して出力する。引き続いてシリ
アルクロックSCを入力すると、列アドレスレジスタ7の
値がインクリメンタ15によって1づつ加算され、データ
レジスタ5にラッチされた1行のデータの連続した列ア
ドレスを順次読みだすことができる。以上のようにラン
ダムアクセス用の回路とは別にシリアル読み出しのため
の回路を設けることによって、ランダムアクセスとは全
く独立に高速シリアルアクセスが実現でき、ラスタスキ
ャン型CRTなどの表示装置のフレームメモリとして用い
ることができる。
て、ある行の特定列アドレス以降のビット系列を順次シ
リアルに読み出す場合、まず行アドレスがアドレスバッ
ファ2を介して行アドレスデコーダ3に入力され、この
行アドレスデコーダ3が行アドレスをデコードしてメモ
リセルアレイ1の1行に対して読み出し信号を出力す
る。読み出されたこの1行のデータはセンスアンプ4を
介してデータレジスタ5にラッチされる。次に同じくア
ドレスバッファ2から入力された列先頭アドレスが列ア
ドレスレジスタ7にラッチされ、セレクタ6が列アドレ
スレジスタ7の出力信号をデコードして上記データレジ
スタ5の1ビットを選択し、この1ビットデータをシリ
アル出力バッファ9を介して出力する。引き続いてシリ
アルクロックSCを入力すると、列アドレスレジスタ7の
値がインクリメンタ15によって1づつ加算され、データ
レジスタ5にラッチされた1行のデータの連続した列ア
ドレスを順次読みだすことができる。以上のようにラン
ダムアクセス用の回路とは別にシリアル読み出しのため
の回路を設けることによって、ランダムアクセスとは全
く独立に高速シリアルアクセスが実現でき、ラスタスキ
ャン型CRTなどの表示装置のフレームメモリとして用い
ることができる。
発明が解決しようとする問題点 しかしながら表示装置への連続出力データが水平方向
の画素情報でなければならないという制限から、上記の
ような構成では連続した列アドレスの画面の水平方向に
割り当てる必要があり、このことから次のような問題点
を有していた。
の画素情報でなければならないという制限から、上記の
ような構成では連続した列アドレスの画面の水平方向に
割り当てる必要があり、このことから次のような問題点
を有していた。
画像プロセッサと画像メモリ素子から画像生成・処理
システムを構成する場合、複数個(M個)の画像メモリ
素子を並列接続し、画像プロセッサから一度に複数の画
素情報を読み書きできるようにして処理を高速化するこ
とが一般的である。この一度に読み書きできる単位を1
ワードと呼び、この場合1ワード=Mビットとなる。ま
た2値画像を取り扱う場合には1ワード内にM画素の情
報を持つことになる。このようなシステムで画像プロセ
ッサ側が処理を進める際、ランダムアクセスポートから
連続してアクセスする画素の位置は、現在処理している
画素位置の隣接画素である場合がほとんどである。それ
がたまたま左右方向であれば、ワード境界を横切らない
かぎりその情報は同一ワード内に存在する。したがって
画像プロセッサ内に1ワードのキャッシュバッファを設
けておけば、それにアクセスすることにより、画像メモ
リへのアクセスを省くことができ、処理の高速化が可能
となる。しかし続けてアクセスする画素が上下あるいは
斜め方向であるときは、それらは隣接アドレスでもない
全く異なるアドレスのワード内に割り当てられているた
め、キャッシュバッファの効果は全くない。
システムを構成する場合、複数個(M個)の画像メモリ
素子を並列接続し、画像プロセッサから一度に複数の画
素情報を読み書きできるようにして処理を高速化するこ
とが一般的である。この一度に読み書きできる単位を1
ワードと呼び、この場合1ワード=Mビットとなる。ま
た2値画像を取り扱う場合には1ワード内にM画素の情
報を持つことになる。このようなシステムで画像プロセ
ッサ側が処理を進める際、ランダムアクセスポートから
連続してアクセスする画素の位置は、現在処理している
画素位置の隣接画素である場合がほとんどである。それ
がたまたま左右方向であれば、ワード境界を横切らない
かぎりその情報は同一ワード内に存在する。したがって
画像プロセッサ内に1ワードのキャッシュバッファを設
けておけば、それにアクセスすることにより、画像メモ
リへのアクセスを省くことができ、処理の高速化が可能
となる。しかし続けてアクセスする画素が上下あるいは
斜め方向であるときは、それらは隣接アドレスでもない
全く異なるアドレスのワード内に割り当てられているた
め、キャッシュバッファの効果は全くない。
本発明はかかる点に鑑み、画像プロセッサ内のキャッ
シュバッファと組み合わせて高速な画像生成・処理を可
能にする画像メモリ素子を提供することを目的とする。
シュバッファと組み合わせて高速な画像生成・処理を可
能にする画像メモリ素子を提供することを目的とする。
問題点を解決するための手段 本発明は、メモリセルアレイの読み出し/書き込みア
ドレスを行アドレス情報と列アドレス情報として時分割
で入力するアドレス入力バッファと、上記アドレス入力
バッファからの行アドレス情報をデコードしメモリセル
アレイの1行のメモリセルに対し選択線を出力する行デ
コーダと、ランダムアクセスポート側に位置し上記選択
された1行のメモリセルとの間でデータの読み出し/書
き込みの転送を行なう第1のデータレジスタと、上記ア
ドレス入力バッファからの例アドレス情報によって上記
第1のデータレジスタへアクセスすべき1ビットを選択
する第1のセレクタと、シリアルアクセスポート側に位
置し上記メモリセルアレイより読み出された上記1行の
データを保持する第2のデータレジスタと、シリアル出
力の初期アドレス設定時には上記アドレス入力バッファ
からの列アドレス情報を格納し、シリアル読み出し動作
時にはN(>=2)づつインクリメントする列アドレス
カウンタと、上記列アドレスカウンタの出力する列アド
レス情報によって上記第2のデータレジスタから1ビッ
トを選択する第2のセレクタを備えた画像メモリ素子で
ある。
ドレスを行アドレス情報と列アドレス情報として時分割
で入力するアドレス入力バッファと、上記アドレス入力
バッファからの行アドレス情報をデコードしメモリセル
アレイの1行のメモリセルに対し選択線を出力する行デ
コーダと、ランダムアクセスポート側に位置し上記選択
された1行のメモリセルとの間でデータの読み出し/書
き込みの転送を行なう第1のデータレジスタと、上記ア
ドレス入力バッファからの例アドレス情報によって上記
第1のデータレジスタへアクセスすべき1ビットを選択
する第1のセレクタと、シリアルアクセスポート側に位
置し上記メモリセルアレイより読み出された上記1行の
データを保持する第2のデータレジスタと、シリアル出
力の初期アドレス設定時には上記アドレス入力バッファ
からの列アドレス情報を格納し、シリアル読み出し動作
時にはN(>=2)づつインクリメントする列アドレス
カウンタと、上記列アドレスカウンタの出力する列アド
レス情報によって上記第2のデータレジスタから1ビッ
トを選択する第2のセレクタを備えた画像メモリ素子で
ある。
作用 本発明は上記した構成により、ランダムアクセスポー
トからはメモリセルアレイの1行内のアドレスに対して
高速にアクセスでき、またシリアルポートからはNビッ
トおきの画素情報を連続して出力することができる。こ
の画像メモリ素子をM個並列接続し、連続するNワード
のメモリブロック内に垂直方向Nライン、水平方向M画
素の合計(NxM)画素の2次元画像情報を記憶させ、画
像プロセッサ内に複数ワードのキャッシュバッファを備
えることによって、画像メモリ素子とキャッシュバッフ
ァとの高速データ転送を利用してメモリアクセスを実質
的に高速化することができる。
トからはメモリセルアレイの1行内のアドレスに対して
高速にアクセスでき、またシリアルポートからはNビッ
トおきの画素情報を連続して出力することができる。こ
の画像メモリ素子をM個並列接続し、連続するNワード
のメモリブロック内に垂直方向Nライン、水平方向M画
素の合計(NxM)画素の2次元画像情報を記憶させ、画
像プロセッサ内に複数ワードのキャッシュバッファを備
えることによって、画像メモリ素子とキャッシュバッフ
ァとの高速データ転送を利用してメモリアクセスを実質
的に高速化することができる。
実施例 第1図は本発明の一実施例における画像メモリ素子の
構成方法を示すブロック図である。第1図において8は
定数加算器、11は1行のデータをランダムアクセスポー
ト側でラッチするデータレジスタであり、その他の1〜
7、9、10、12〜14は第4図の構成要素と同じである。
構成方法を示すブロック図である。第1図において8は
定数加算器、11は1行のデータをランダムアクセスポー
ト側でラッチするデータレジスタであり、その他の1〜
7、9、10、12〜14は第4図の構成要素と同じである。
以上のように構成された本実施例の画像メモリ素子に
ついて、以下その動作を説明する。
ついて、以下その動作を説明する。
まずランダムアクセスポートから読み出す場合、アド
レスバッファ2から入力された行アドレスが行アドレス
デコーダ3に入力され、この行アドレスデコーダ3は行
アドレスをデコードしてメモリセルアレイ1の1行に対
して読み出し信号を出力する。読みされたこの1行のデ
ータはドライバ・センスアンプ10を介してデータレジス
タ11にラッチされる。次にセレクタ12がアドレスバッフ
ァ2から入力された列アドレスをデコードして上記デー
タレジスタ11の1ビットを選択し、この1ビットデータ
がランダムアクセス入出力バッファ9を介して出力され
る。継続して読み出されるアドレスが同じ行アドレスで
ある場合、そのデータはすでにデータレジスタ11に存在
するため列アドレス情報を与えるだけで読み出すことが
でき、異なる行アドレスから読み出すことと比べると高
速なアクセスが可能となる。以上ランダムアクセスの読
み出しに関して説明したが、書き込みについてもメモリ
セルアレイ1とデータレジスタ11との転送タイミングが
異なるだけで1行内のアクセスが高速に行なえる点は同
様である。
レスバッファ2から入力された行アドレスが行アドレス
デコーダ3に入力され、この行アドレスデコーダ3は行
アドレスをデコードしてメモリセルアレイ1の1行に対
して読み出し信号を出力する。読みされたこの1行のデ
ータはドライバ・センスアンプ10を介してデータレジス
タ11にラッチされる。次にセレクタ12がアドレスバッフ
ァ2から入力された列アドレスをデコードして上記デー
タレジスタ11の1ビットを選択し、この1ビットデータ
がランダムアクセス入出力バッファ9を介して出力され
る。継続して読み出されるアドレスが同じ行アドレスで
ある場合、そのデータはすでにデータレジスタ11に存在
するため列アドレス情報を与えるだけで読み出すことが
でき、異なる行アドレスから読み出すことと比べると高
速なアクセスが可能となる。以上ランダムアクセスの読
み出しに関して説明したが、書き込みについてもメモリ
セルアレイ1とデータレジスタ11との転送タイミングが
異なるだけで1行内のアクセスが高速に行なえる点は同
様である。
一方シリアル読み出しに際しては、行アドレス入力、
メモリセルアレイ1の1行データをデータレジスタ5に
ラッチ、列先頭アドレスを列アドレスレジスタ7にラッ
チするまでは第4図の従来例と全く同様である。セレク
タ6も第4図同様に列アドレスレジスタ7の出力信号を
デコードして上記データレジスタ5の1ビットを選択
し、この1ビットデータがシリアル出力バッファ9を介
して出力される。引き続いてシリアルクロックSCを入力
すると、列アドレスレジスタ7の値が定数加算器8によ
ってNづつ加算され、データレジスタ5にラッチされた
1行分データのNおきの列アドレスを順次読みだすこと
ができる。
メモリセルアレイ1の1行データをデータレジスタ5に
ラッチ、列先頭アドレスを列アドレスレジスタ7にラッ
チするまでは第4図の従来例と全く同様である。セレク
タ6も第4図同様に列アドレスレジスタ7の出力信号を
デコードして上記データレジスタ5の1ビットを選択
し、この1ビットデータがシリアル出力バッファ9を介
して出力される。引き続いてシリアルクロックSCを入力
すると、列アドレスレジスタ7の値が定数加算器8によ
ってNづつ加算され、データレジスタ5にラッチされた
1行分データのNおきの列アドレスを順次読みだすこと
ができる。
つぎに本発明の実施例である第1図の画像メモリ素子
を複数個(M個)用いた画像メモリ装置の構成例を第2
図、画像プロセッサとこの画像メモリ装置を組み合わせ
た画像処理装置の構成例を第3図に基づいてそれぞれ説
明する。第3図において、31は画像プロセッサ、32は画
像メモリ、33はキャッシュバッファ、34はこのキャッシ
ュバッファに対応する画像データである。
を複数個(M個)用いた画像メモリ装置の構成例を第2
図、画像プロセッサとこの画像メモリ装置を組み合わせ
た画像処理装置の構成例を第3図に基づいてそれぞれ説
明する。第3図において、31は画像プロセッサ、32は画
像メモリ、33はキャッシュバッファ、34はこのキャッシ
ュバッファに対応する画像データである。
第2図(a)において画像メモリの1ワードは、水平
方向にM(=8)画素に関する情報を記憶しており、ま
た同図(b)に示すように、画像メモリの連続するN個
のワードアドレスに垂直方向Nラインに並ぶ画素ブロッ
クを割り当て、さらにこのNワードをメモリブロックの
単位として、水平方向に並ぶ画素ブロックを連続するメ
モリブロックに割り当てている。なお同図(c)に、画
像メモリ素子内のメモリセルアレイにおける、メモリ番
地、および記憶する画素位置の配置関係をまとめて示
す。以上のような構成により、メモリブロックの境界を
またがらない複数ワードの転送動作で2次元の画素ブロ
ックのデータを読み書きすることができる。
方向にM(=8)画素に関する情報を記憶しており、ま
た同図(b)に示すように、画像メモリの連続するN個
のワードアドレスに垂直方向Nラインに並ぶ画素ブロッ
クを割り当て、さらにこのNワードをメモリブロックの
単位として、水平方向に並ぶ画素ブロックを連続するメ
モリブロックに割り当てている。なお同図(c)に、画
像メモリ素子内のメモリセルアレイにおける、メモリ番
地、および記憶する画素位置の配置関係をまとめて示
す。以上のような構成により、メモリブロックの境界を
またがらない複数ワードの転送動作で2次元の画素ブロ
ックのデータを読み書きすることができる。
第3図において、画像プロセッサ31は画像メモリ32内
のK(>=2,Nの整数分の1)ワード分の画像データ34
の複製として、Kワードのキャッシュバッファ33を内蔵
している。ここでKワードを1セクタと呼ぶことにす
る。例えば図形・画像生成応用で直線ベクトルや円弧を
描画するには、描画すべき画素位置を計算し、対応する
画素を所定の色(黒または白)データで置き換えたり、
あるいは所定の色データと元々画像メモリ32内にあった
色データと論理演算し(ラスタ・オペレーション)、そ
の結果を再び画像メモリ32に書き込むという処理が行な
われる。この場合、描画を開始するにあたり、まずキャ
ッシュバッファ33のKワードをクリアする。次に描画す
べき画素情報がどのセクタアドレスのどのセクタ内ワー
ドアドレスに含まれ、そのワード内のどこに位置するか
を計算で求める。そこでキャッシュバッファ33を一時的
に、対応するセクタアドレスのデータであると考え、キ
ャッシュバッファ33の上記のセクタ内ワードアドレスの
ワード内位置を所定の色データで置き換える。さらに次
に描画するべき位置を計算し、もしその画素を含むセク
タアドレスが前回のセクタアドレスと一致している場合
は、引き続きキャッシュバッファ33の対応するセクタ内
ワードアドレスおよびワード内の位置を所定の色データ
で置き換える処理をす。またもし上記前回のセクタアド
レスと一致しないときは、画像プロセッサ31が画像メモ
リ32内の上記前回のセクタアドレスのKワードの画像デ
ータ34を1ワードごとに一旦読み、キャッシュバッファ
33内の対応するワードデータとの論理演算(ラスタ・オ
ペレーション)を行ない、再び画像メモリ32の同じアド
レス位置に書き込む(リード・モディファイド・ライ
ト)。その後キャッシュバッファ33をゼロクリアし、キ
ャッシュバッファ33が対応する新たなセクタアドレスの
Kワードと考え、以上の処理を続行する。
のK(>=2,Nの整数分の1)ワード分の画像データ34
の複製として、Kワードのキャッシュバッファ33を内蔵
している。ここでKワードを1セクタと呼ぶことにす
る。例えば図形・画像生成応用で直線ベクトルや円弧を
描画するには、描画すべき画素位置を計算し、対応する
画素を所定の色(黒または白)データで置き換えたり、
あるいは所定の色データと元々画像メモリ32内にあった
色データと論理演算し(ラスタ・オペレーション)、そ
の結果を再び画像メモリ32に書き込むという処理が行な
われる。この場合、描画を開始するにあたり、まずキャ
ッシュバッファ33のKワードをクリアする。次に描画す
べき画素情報がどのセクタアドレスのどのセクタ内ワー
ドアドレスに含まれ、そのワード内のどこに位置するか
を計算で求める。そこでキャッシュバッファ33を一時的
に、対応するセクタアドレスのデータであると考え、キ
ャッシュバッファ33の上記のセクタ内ワードアドレスの
ワード内位置を所定の色データで置き換える。さらに次
に描画するべき位置を計算し、もしその画素を含むセク
タアドレスが前回のセクタアドレスと一致している場合
は、引き続きキャッシュバッファ33の対応するセクタ内
ワードアドレスおよびワード内の位置を所定の色データ
で置き換える処理をす。またもし上記前回のセクタアド
レスと一致しないときは、画像プロセッサ31が画像メモ
リ32内の上記前回のセクタアドレスのKワードの画像デ
ータ34を1ワードごとに一旦読み、キャッシュバッファ
33内の対応するワードデータとの論理演算(ラスタ・オ
ペレーション)を行ない、再び画像メモリ32の同じアド
レス位置に書き込む(リード・モディファイド・ライ
ト)。その後キャッシュバッファ33をゼロクリアし、キ
ャッシュバッファ33が対応する新たなセクタアドレスの
Kワードと考え、以上の処理を続行する。
また画像処理応用において、画像メモリ32が記憶して
いる原画像に体し画像修復・強調・認識の処理を行なう
場合にも、画素データアクセスのために上記図形・画像
生成応用で述べたと同様なアドレス計算を行なう。しか
しこの応用では原画像の参照が必要な点が異なり、キャ
ッシュバッファ33と対応する画像データ34との転送タイ
ミングが異なる。すなわちまず最初に対応するセクタア
ドレスの画像データ34をキャッシュバッファ33にロード
し、必要な画素データがキャッシュバッファ33内に存在
するかぎりそれらのワードデータを参照し続け、そうで
ない場合は画像メモリ32から新しいセクタデータをロー
ドする。本発明の画像メモリ素子においてはメモリセル
アレイ1行内のアクセスはそれを越えてのアクセスに比
べると高速に行なえる。そこでメモリブロック(連続す
るNワード)をこの1行をまたがらないように設定すれ
ば、キャッシュバッファ33と画像メモリ32内の対応する
画像データ34とのKワード(1セクタ)を連続転送を非
常に高速に行なうことができる。
いる原画像に体し画像修復・強調・認識の処理を行なう
場合にも、画素データアクセスのために上記図形・画像
生成応用で述べたと同様なアドレス計算を行なう。しか
しこの応用では原画像の参照が必要な点が異なり、キャ
ッシュバッファ33と対応する画像データ34との転送タイ
ミングが異なる。すなわちまず最初に対応するセクタア
ドレスの画像データ34をキャッシュバッファ33にロード
し、必要な画素データがキャッシュバッファ33内に存在
するかぎりそれらのワードデータを参照し続け、そうで
ない場合は画像メモリ32から新しいセクタデータをロー
ドする。本発明の画像メモリ素子においてはメモリセル
アレイ1行内のアクセスはそれを越えてのアクセスに比
べると高速に行なえる。そこでメモリブロック(連続す
るNワード)をこの1行をまたがらないように設定すれ
ば、キャッシュバッファ33と画像メモリ32内の対応する
画像データ34とのKワード(1セクタ)を連続転送を非
常に高速に行なうことができる。
画像生成・処理では、処理を進めるにあたり連続して
必要な画素情報は上記したように隣接しているという確
率的性質を持っている。以上の例では画像プロセッサ31
内にKワードのキャッシュバッファ33を設けることによ
って、1画素の処理ごとに画像メモリ32にアクセスしな
くてもキャッシュバッファ33に読み書きするだけで済む
確率が多く、画像メモリ32へのアクセス動作による遅延
時間を極力少なくすることができる。
必要な画素情報は上記したように隣接しているという確
率的性質を持っている。以上の例では画像プロセッサ31
内にKワードのキャッシュバッファ33を設けることによ
って、1画素の処理ごとに画像メモリ32にアクセスしな
くてもキャッシュバッファ33に読み書きするだけで済む
確率が多く、画像メモリ32へのアクセス動作による遅延
時間を極力少なくすることができる。
以上のように本実施例によれば、画像メモリ素子Nお
きの列アドレスの画像データをシリアル出力端子から連
続して出力できる機能を設け、さらにこの画像メモリ素
子をM個用いて画像メモリ装置を構成して連続するNワ
ード内に2次元の画素情報を割り当て、また画像プロセ
ッサ内部にKワードのキャッシュバッファを設けること
により、画像生成・処理を飛躍的に高速化することがで
きる。
きの列アドレスの画像データをシリアル出力端子から連
続して出力できる機能を設け、さらにこの画像メモリ素
子をM個用いて画像メモリ装置を構成して連続するNワ
ード内に2次元の画素情報を割り当て、また画像プロセ
ッサ内部にKワードのキャッシュバッファを設けること
により、画像生成・処理を飛躍的に高速化することがで
きる。
なお、以上の実施例においては2値画像として説明し
たが、多値(nビット/画素)の場合には1ワードにM/
n画素(>=2)を割り当てれば同様の効果が得られる
ことは言うまでもない。さらにNが2のべき乗で表現さ
れるように定めれば、定数加算器を含め、システム構成
時のハードウェアを簡素化することができる。
たが、多値(nビット/画素)の場合には1ワードにM/
n画素(>=2)を割り当てれば同様の効果が得られる
ことは言うまでもない。さらにNが2のべき乗で表現さ
れるように定めれば、定数加算器を含め、システム構成
時のハードウェアを簡素化することができる。
発明の効果 以上説明したように、本発明によれば画像メモリ素子
に、メモリセルアレイ1行分のデータのうちNおきの列
アドレスの画像データをシリアル出力端子から連続して
出力できる機能を設けることにより、非常に高速な画像
の生成・処理装置を構成することができ、その実用的効
果は大きい。
に、メモリセルアレイ1行分のデータのうちNおきの列
アドレスの画像データをシリアル出力端子から連続して
出力できる機能を設けることにより、非常に高速な画像
の生成・処理装置を構成することができ、その実用的効
果は大きい。
第1図は本発明における一実施例の画像メモリ素子の構
成を示すブロック図、第2図は同実施例の画像メモリ素
子を用いた画像メモリ装置の構造お示すメモリ構成図、
第3図は同実施例の画像メモリ素子を用いた画像処理装
置の構成図、第4図は従来の画像メモリ素子のブロック
図である。 1……メモリセルアレイ、3……行デコーダ、5,11……
データレジスタ、6,12……セレクタ、7……列アドレス
レジスタ、8……定数加算器。
成を示すブロック図、第2図は同実施例の画像メモリ素
子を用いた画像メモリ装置の構造お示すメモリ構成図、
第3図は同実施例の画像メモリ素子を用いた画像処理装
置の構成図、第4図は従来の画像メモリ素子のブロック
図である。 1……メモリセルアレイ、3……行デコーダ、5,11……
データレジスタ、6,12……セレクタ、7……列アドレス
レジスタ、8……定数加算器。
Claims (1)
- 【請求項1】M枚(M>=2)からなるメモリセルアレ
イの読み出し/書き込みアドレスを行アドレス情報と列
アドレス情報として時分割で入力するアドレス入力バッ
ファと、上記アドレス入力バッファからの行アドレス情
報をデコードし各メモリセルアレイの1行のメモリセル
に対し選択線を出力する行デコーダと、ランダムアクセ
スポート側に位置し上記選択された1行のメモリセルと
の間でデータの読み出し/書き込みの転送を行なう第1
のデータレジスタと、上記アドレス入力バッファからの
列アドレス情報によって上記第1のデータレジスタへア
クセスすべき1ビットを選択する第1のセレクタと、シ
リアルアクセスポート側に位置し上記各メモリセルアレ
イより読み出された上記1行のデータを保持する第2の
データレジスタと、シリアル出力の初期アドレス設定時
には上記アドレス入力バッファからの列アドレス情報を
格納し、シリアル読み出し動作時にはN(>=2)ずつ
インクリメントする列アドレスカウンタと、上記例アド
レスカウンタの出力する列アドレス情報によって上記第
2のデータレジスタから1ビットを選択する第2のセレ
クタとから構成され、M枚のメモリセルアレイの各々の
同一アドレスに画像の水平M画素を情報記憶し、かつ前
記アドレスを含み連続するN個の列アドレスに上記水平
M画素を含む垂直Nライン分を情報記憶し、さらに上記
N個の列アドレスに続くN個の列アドレスごとに、上記
N個のアドレスに記憶するM画素×Nラインを画素ブロ
ックとして、2次元画像水平方向に並ぶ上記画素ブロッ
ク情報を順次記憶することを特徴とする画像メモリ素
子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62135135A JP2633251B2 (ja) | 1987-05-29 | 1987-05-29 | 画像メモリ素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62135135A JP2633251B2 (ja) | 1987-05-29 | 1987-05-29 | 画像メモリ素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63298673A JPS63298673A (ja) | 1988-12-06 |
JP2633251B2 true JP2633251B2 (ja) | 1997-07-23 |
Family
ID=15144623
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62135135A Expired - Lifetime JP2633251B2 (ja) | 1987-05-29 | 1987-05-29 | 画像メモリ素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2633251B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2514438Y2 (ja) * | 1989-07-19 | 1996-10-16 | ミサワホーム株式会社 | システムキャビネット |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6121540A (ja) * | 1984-07-09 | 1986-01-30 | Nec Corp | メモリ装置 |
-
1987
- 1987-05-29 JP JP62135135A patent/JP2633251B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS63298673A (ja) | 1988-12-06 |
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