JPH07288516A

JPH07288516A - シリアルデータ送受信回路

Info

Publication number: JPH07288516A
Application number: JP6077213A
Authority: JP
Inventors: Seiji Goto; 誠司後藤; Takanobu Hattori; 孝暢服部
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-04-15
Filing date: 1994-04-15
Publication date: 1995-10-31

Abstract

(57)【要約】【目的】シリアルデータを伝送するシリアル同期式伝
送において、伝送データ量が少ないときでも効率がよ
く、かつ、消費電力の低減をはかることができるシリア
ルデータ送受信回路を提供することを目的とする。【構成】送信部１０に、シリアルデータを生成して送
信するシリアルデータ送信手段１００と、ライト信号を
入力して送信クロック信号を発生するクロック発生手段
１１０とを有し、受信部２０に、入力するシリアルデー
タを受信するシリアルデータ受信手段２００を有する構
成とし、送信部１０からシリアルデータを送信するとき
だけ送信部１０から送信クロック信号を受信部２０に送
信して送受信部１０，２０は動作し、データを受信部に
伝送しないときは送受信部１０，２０は動作しないよう
にする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ送受信装置、特
に伝送すべきパラレルデータを一旦シリアルデータに変
換して伝送路を介して伝送し、受信側で受信したこのシ
リアルデータを元のパラレルデータに変換するシリアル
データ送受信回路に関する。

【０００２】送信側から受信側へ多ビットのパラレルデ
ータを伝送する場合、そのままのパラレルデータで伝送
するのがデータ処理上都合がよいが、送信側と受信側と
の間の伝送路はビット数に対応して同じ数の伝送路が必
要となり、装置が大規模になり、費用も高くなってしま
う。そのため、パラレルデータをシリアルデータに変換
して伝送路１本でデータを伝送し、受信側で元のパラレ
ルデータに戻す方法が一般に用いられているが、より効
率的で無駄な消費電力を低減する回路が強く要求されて
いる。

【０００３】

【従来の技術】図１１を用いて従来例について説明す
る。図１１は従来のシリアルデータ送受信回路で、デー
タと、クロックにより構成されている。

【０００４】この従来例におけるデータ伝送の方法は、
各々のデータの先頭、終了を或る決まったパターン信号
で構成し、送信部３０においてデータを伝送する際、デ
ータの先頭に先頭パターン信号を、また、データの最後
に終了パターン信号を付加してデータ伝送を行う。

【０００５】クロック信号は常時、データ伝送路とは別
線で、受信部４０に常時供給されており、また、受信部
４０ではデータを常時監視しておき、データの内容によ
り、同期信号、データの先頭パターン信号と終了パター
ン信号等を検出し、データの取込みを行っていた。

【０００６】また、別の方法として、送信部からシリア
ルデータを伝送するのに、調歩同期式といって先頭パタ
ーン信号や終了パターン信号の代わりに、データの前
に、例えば８ビット連続の“Ｌ”のスタートビットを、
また、データの後に例えば８ビット連続の“Ｈ”のスト
ップビットを付加して伝送し、受信部では、これを受信
し、スタートビットを検出すると、同期をとってデータ
を取込み、ストップビットを検出すると、動作を停止す
る方法が用いられていた。

【０００７】また、この方法の他の例として、伝送デー
タがないときは、伝送路を“Ｈ”に保持しておくが、ス
タートビットは例えば８ビット連続の“Ｌ”の信号とす
る等の方法も用いられていた。

【０００８】

【発明が解決しようとする課題】このように、従来技術
では、クロックに同期させてデータ伝送を行うため、高
速伝送が可能であるが、送信部よりそれぞれのデータの
先頭、終了を決まったパターンを付加して受信部に通知
するため、送信側には先頭パターン信号と終了パターン
信号を発生する回路が必要であり、また受信側には先頭
パターン信号と終了パターン信号を検出する検出回路が
必要となる。また、常時受信データを監視しておく必要
があるため、伝送手順か複雑であり、データ量が少ない
場合は効率が余り良くない。また、常時クロックが供給
されているため、回路の消費電力が大きくなるという問
題があった。

【０００９】また、別の従来技術の方法においては、ス
タートビットを検出するために、入力するクロック信号
よりも高い周波数、例えば１６倍の周波数のクロック信
号発生回路が必要であり、また、第１の従来技術の場合
と同様に、常時クロック信号を供給されているため、回
路の消費電力が大きくなるという問題があった。

【００１０】本発明は、係る問題を解決するもので、シ
リアル同期式伝送において、データ量が少ないときでも
効率がよく、かつ、消費電力の低減をはかることができ
るシリアルデータ送受信回路を提供することを目的とす
る。

【００１１】

【課題を解決するための手段】図１は本発明の原理構成
図である。図中、１０は送信部、１００はシリアルデー
タを送信するシリアルデータ送信手段、１１０はライト
信号を入力して所定数の送信クロック信号を発生するク
ロック発生手段、２０は受信部、２００はシリアルデー
タを受信するシリアルデータ受信手段である。

【００１２】本発明は、シリアルデータを伝送するシリ
アルデータ送受信回路であって、間歇的にシリアルデー
タ送信手段１００で生成したシリアルデータを送信する
とともに、該シリアルデータ送信時のみ、クロック発生
手段１１０で生成した該シリアルデータに同期した送信
クロック信号を発生して該シリアルデータとは別の伝送
路で送信する送信部１０と、受信した該シリアルデータ
を、受信した該送信クロック信号により、シリアルデー
タ受信手段２００で取り込む受信部２０とを有する構成
にすることで目的を達成することができる。

【００１３】ここで、前記送信部１０の前記シリアルデ
ータ送信手段１００は、ｎビットのパラレルデータをラ
ッチするｎビットのフリップフロップ１１と、該フリッ
プフロップ１１でラッチされたｎビットの該パラレルデ
ータをｎビットのシリアルデータに変換するパラレル／
シリアル変換回路１２とで構成する。

【００１４】前記クロック発生手段１１０は、該送信部
１０に該パラレルデータとともに入力するライト信号の
入力をトリガに、入力するマスタクロックを用いてｎ個
のクロック信号を発生するクロック発生回路１４で構成
する。

【００１５】前記受信部２０の前記シリアルデータ受信
手段２００は、該送信部１０より伝送されたｎビットの
該シリアルデータをパラレルデータに変換するシリアル
／パラレル変換回路２１とｎビットの該パラレルデータ
をラッチするｎビットのフリップフロップ２２と、前記
送信部１０からのｎ個の前記送信クロック信号を入力し
てカウント値がｎ個に達するとカウント終了を表す該カ
ウント終了信号を該フリップフロップ２２のラッチパル
スとして送出するクロックカウンタ２３とで構成する。

【００１６】そして、該送信部１０より該受信部２０に
該シリアルデータを伝送するときのみ、該クロック発生
回路１４が発生するｎ個の該送信クロック信号を該パラ
レル／シリアル変換回路１２と該受信部２０に送出し、
該受信部２０では受信した該シリアルデータをパラレル
データに変換するようにする。

【００１７】そして、該送信部１０より該受信部２０に
該シリアルデータを伝送するときのみ、ｎ個の該クロッ
ク信号を該パラレル／シリアル変換回路１２と該受信部
２０に送出するようにすることにより、目的を達成する
ことができる。

【００１８】また、前記受信部２０に、ｎ個の前記送信
クロック信号を入力してカウント値がｎ個に達すると、
カウント終了を表す信号を送出するクロックカウンタ２
３を設ける。

【００１９】そして、該カウント終了信号を前記ｎビッ
トのフリップフロップ２２のラッチパルスとしてもよ
い。更に、前記受信部２０に、前記クロックカウンタ２
３と同じ入力信号を入力して、一定時間経過しても次の
入力がないときは、リセット信号を送出して該クロック
カウンタ２３のカウント値をリセットするタイマ２４を
設けた構成としてもよい。

【００２０】また、前記クロックカウンタ２３の代わり
に、前記送信部１０の前記クロック発生回路１４内に、
該クロック発生回路１４がｎ個の送信クロック信号を発
生した後、一定時間経過後にカウント終了を表すカウン
ト終了信号を送出する機能を付加する。

【００２１】また、該送信部１０と前記受信部２０との
間に該カウント終了信号を伝送する伝送路を付加する。
そして、該信号を前記受信部２０のｎビットの前記フリ
ップフロップ２２のラッチパルスとして用いる構成とし
てもよい。

【００２２】また、前記受信部２０に前記シリアルデー
タが入力すると、正常に入力したか否を判別した結果を
表すクリア信号を、該受信部２０より前記送信部１０側
に伝送するようにしてもよい。

【００２３】さらに、前記受信部２０に前記シリアルデ
ータが入力すると、正常に入力したか否を判別した結果
を表すクリア信号を、該受信部２０より前記送信部１０
側に伝送するようにしたシリアルデータ送受信回路を２
組設ける。

【００２４】そして、双方向で該シリアルデータを送受
信できるようにしてもよい。

【００２５】

【作用】本発明は、送信部１０に間歇的にシリアルデー
タを送信するシリアルデータ送信手段１００と、シリア
ルデータ送信時のみ、送信するシリアルデータに同期し
た送信クロック信号を発生するクロック発生手段１１０
を有する構成とし、かつ、シリアルデータとは別の伝送
路で送信クロック信号を受信部１０に送信するように
し、かつ、受信部２０に、受信したシリアルデータを、
受信した送信クロック信号を用いて取り込むシリアルデ
ータ受信手段２００を有する構成としてので、データ送
信時のみ送信クロック信号を発生し、その他の期間は送
信クロック発生を停止することができる。

【００２６】ここで、送信部１０のシリアルデータ送信
手段１００を、ｎビットのパラレルデータをライト信号
でラッチするｎビットのフリップフロップ１１と、フリ
ップフロップ１１でラッチされたｎビットのパラレルデ
ータをｎビットのシリアルデータに変換するパラレル／
シリアル変換回路１２とで構成する。また、クロック発
生手段１１０を、送信部１０にパラレルデータとともに
入力するライト信号の入力をトリガに、マスタクロック
を用いてｎ個の送信クロック信号を発生するクロック発
生回路１４で構成する。

【００２７】このようにすることにより、ライト信号を
入力して送信部１０より受信部２０にシリアルデータを
伝送するときのみ、発生したｎ個の送信クロック信号を
シリアルデータとは別線で同じタイミングに受信部２０
に送出するようにすることができる。

【００２８】また、受信部２０のシリアルデータ受信手
段２００を、送信部１０より伝送されたｎビットのシリ
アルデータをパラレルデータに変換するシリアル／パラ
レル変換回路２１と、ｎビットのパラレルデータをラッ
チするｎビットのフリップフロップ２２と、送信部１０
からのｎ個の送信クロック信号を入力してカウント値が
ｎ個に達するとカウント終了を表すカウント終了信号を
フリップフロップ２２のラッチパルスとして送出するク
ロックカウンタ２３とで構成する。

【００２９】このようにすることにより、受信部２０
は、このｎ個の送信クロック信号を用いて入力するシリ
アルデータを取込み、パラレルデータへの変換動作を行
う。その結果、送信部１０にデータが入力していない期
間はパラレル／シリアル変換回路１２もシリアル／パラ
レル変換回路２１もフリップ・フロップ回路２２も動作
しないため、消費電力を低減することができる。

【００３０】また、送信側から受信側にデータを伝送す
るのに、先頭パターン信号や終了パターン信号を必要と
しないため、送信側にこれらの信号を発生する回路が不
要となり、また受信側にこれらの信号を検出する回路が
不要となる。

【００３１】また、前記受信部２０に、送信部１０から
のｎ個の送信クロック信号を入力してカウント値がｎ個
に達すると、カウント終了を表す信号を送出するクロッ
クカウンタ２３を設けたので、このカウント終了を表す
カウント終了信号をラッチパルスとして用いるフリップ
・フロップ２２はシリアル／パラレル変換回路の動作が
終了してから入力データをラッチするので、正しくシリ
アルに変換されたデータをラッチすることができる。

【００３２】更に、受信部２０に、クロックカウンタ２
３と同じクロック信号を入力して一定時間経過しても入
力がないときは、リセット信号を送出して該クロックカ
ウンタ２３のカウント値をリセットするタイマ２４を設
けたので、送信側と受信側との間のクロック信号伝送路
にデータ伝送がない期間にノイズが重畳することによ
り、このノイズをクロックカウンタ２３がミスカウント
しても、タイマがリセット信号を送出してリセットする
ので、クロックカウンタ２３は再カウントを開始するよ
うに動作するため、伝送路ノイズによるカウントミスを
低減することができる。

【００３３】また、クロックカウンタ２３の出力するカ
ウント終了信号を用いてフリップ・フロップ２２を動作
させる代わりに、送信部１０のクロック発生回路１４
に、クロック発生回路１４自身がｎ個の送信クロック信
号を発生した後、一定時間経過後にカウント終了を表す
カウント終了信号を送出する機能を付加するとともに、
送信側と受信側との間に、このカウント終了信号を伝送
する伝送路を設ける。

【００３４】このようにすることにより、クロック発生
回路１４が送出するカウント終了信号を受信部２０のフ
リップフロップ２２のラッチパルスとして供給すること
ができるので、受信側にクロックカウンタ２３やタイマ
２４を不要とすることができる。

【００３５】さらに、送信クロック信号伝送路に重畳す
るノイズも受信側にこのノイズをカウントするカウンタ
がないため、その影響を防止することができる。また、
受信部２０にシリアルデータが入力したとき、正常に入
力したか否を判別した結果を表すクリア信号を、送信部
１０側に伝送するように構成することにより、送信側で
はこのクリア信号を用いて次のデータを送出するか、デ
ータを再送するかの判断ができるので、伝送データの品
質保持が可能となる。

【００３６】さらに、受信部２０にシリアルデータが入
力すると、正常に入力したか否を判別した結果を表すク
リア信号を、送信部１０側に伝送するようにしたシリア
ルデータ送受信回路を２組設け、それぞれ双方向でシリ
アルデータを送受信できるようにすることにより、受信
側へのデータ伝送エラーが発生した場合、双方向通信が
できるので、受信側から送信側へもデータ再送依頼をデ
ータで要求することが可能となり、品質の高いデータ伝
送が可能となる。

【００３７】

【実施例】図２〜図１０を用いて実施例について説明す
る。図２は本発明の第１の実施例、図３は本発明の第１
の実施例のタイムチャートを示す図、図４は本発明の第
２の実施例、図５は本発明の第２の実施例のタイムチャ
ートを示す図、図６は本発明の第３の実施例、図７は本
発明の第４の実施例、図８は本発明の第５の実施例、図
９は本発明の第６の実施例、図１０は第６の実施例の動
作フローチャートを示す図である。

【００３８】図中、図１と同じ符号は同じものを示し、
１１，２２は例としての８ビットのフリップ・フロップ
（以下、８ＢＩＴ−ＦＦと称する）、１３は遅延回路、
１４はクロック発生手段１１０としてのクロック発生回
路、１５はＮＯＴゲート、１６はフリップ・フロップ
（以下、ＦＦと称する）、２３はクロック信号を入力し
て所定数だけカウントするとカウントアップパルスを出
力するクロックカウンタ、２４は入力信号によりセット
され、所定時間内に次の入力信号がないときは、リセッ
トパルスを出力するタイマである。

【００３９】パラレルデータは当然複数ビットである
が、本実施例においては、１例として説明のために、８
ビットパラレルデータについて説明する。まず、図２に
本発明の第１の実施例について図３に示すタイムチャー
トを参照しながら説明する。なお、図２に示す○符号は
図３に示す○符号と一致する。

【００４０】送信部１０には、図示しない前段より、８
ビットのパラレルデータとライト信号とが８ＢＩＴ−Ｆ
Ｆ１１に送られて来る。ライト信号は分岐して遅延回路
１３とクロック発生回路１４にも入力している。また、
マスタクロックは常時クロック発生回路１４に入力して
いる。

【００４１】８ＢＩＴ−ＦＦ１１の出力はパラレル／シ
リアル変換回路（以下、Ｐ−Ｓ変換回路と称する）１２
のＰＩＮに入力しており、また、遅延回路１３の出力が
ＬＯＡＤに入力し、クロック発生回路１４の出力である
クロック信号がＣＬＫＩＮに入力している。Ｐ−Ｓ変換
回路１２の出力、シリアルデータは伝送路を介して受信
部２０に送られる。

【００４２】また、クロック発生回路１４の出力はＮＯ
Ｔゲート１５で符号変換してＰ−Ｓ変換回路１２のＣＬ
ＫＩＮへ送られるとともに受信部２０に送られる。受信
部２０では、送信部１０からのシリアルデータがシリア
ル／パラレル変換回路（以下、Ｓ−Ｐ変換回路と称す
る）２１のＳＩＮに、また、送信部１０からのクロック
信号がＣＬＫＩＮとクロックカウンタ２３のＣＬＫＩＮ
に入力している。そして、Ｓ−Ｐ変換回路２１の出力、
即ち、パラレルデータは８ＢＩＴ−ＦＦ２２に送られ
る。また、クロックカウンタ２３の出力パルスが８ＢＩ
Ｔ−ＦＦ２２のＣＬＫに入力している。そして、８ＢＩ
Ｔ−ＦＦ２２の出力は図示しない所定の回路に送出され
る。

【００４３】図３において、８ＢＩＴ−ＦＦ１１に入力
した８ビットのパラレルデータは同時に入力したラ
イト信号でラッチされて出力より８ビットのパラレルデ
ータをＰ−Ｓ変換回路１２に送出する。

【００４４】遅延回路１３に送られたライト信号は、
クロック発生回路１４からクロック信号が発生されるま
で時間分だけ遅延されてＰ−Ｓ変換回路１２にロード
信号として送出する。すると、Ｐ−Ｓ変換回路１２はこ
のロード信号で入力しているパラレルデータを取込
む。

【００４５】クロック発生回路１４は入力したライト
信号をトリガにして、パラレルデータのビット数と同じ
８ビットの送信クロック信号を送出する。すると、Ｐ
−Ｓ変換回路１２はクロック信号のそれぞれの立上り
エッジで、取り込んだ８ビットのパラレルデータを１ビ
ットずつシフトしながら８ビットのシリアルデータに変
換し、そのシリアルデータは受信部２０に送出され
る。

【００４６】一方、クロック発生回路１４が出力する送
信クロック信号はＮＯＴゲート１５で符号反転されるの
で、Ｐ−Ｓ変換回路１２に送られる送信クロック信号と
は半サイクル遅れた状態の’送信クロック信号として
受信部２０に送られる。

【００４７】受信部２０では、’送信クロック信号の
立上りエッジで、Ｓ−Ｐ変換回路２１に入力した送信部
１０からのシリアルデータを順次データビットの真ん中
を打ち抜き、順次取り込み、８ビットのパラレルデータ
に変換して出力する。

【００４８】Ｓ−Ｐ変換回路２１の出力するパラレルデ
ータは、８ＢＩＴ−ＦＦ２２において、クロックカウン
タ２３が’送信クロック信号を入力して８個をカウ
ントすると送出する、データの終了を表す“Ｈ”の’
ストローブ（ＳＴＢ）信号によりパラレルデータをラッ
チし、そのパラレルデータを送出する。

【００４９】このように、送信部１０のクロック発生回
路１４は常時マスタクロックが入力しているが、送信部
１０の前段からパラレルデータとライト信号が来ない期
間は、スタンバイ状態にあって動作しないため、電力消
費は極めて小さい。

【００５０】次に図４と図５を用いて、本発明の第２の
実施例について説明する。第２の実施例は、第１の実施
例の受信部２０のクロックカウンタ２３について、カウ
ントをクロック伝送路のノイズに対する耐力を向上させ
るために、受信部２０にタイマ２４を付加したものであ
る。

【００５１】基本的な動作は第１の実施例と同じである
ので、全体の説明は割愛し、タイマ２４を付加したこと
による相違点について説明する。クロックカウンタ２３
はカウントを開始すると、入力するノイズもパルスとし
てカウントするため、例えば、１パルスのノイズがデー
タが伝送されていないとき入力すると、このノンズに作
動してカウンタを動作させ、１パルスカウントアップす
る。そして、正規のクロック信号が入力すると、次のカ
ウント値からカウンタを作動させるので、ノイズパルス
数だけ早くカウントアップしてデータの終了を表す
“Ｈ”の’ストローブ（ＳＴＢ）信号を送出してしま
い、正しいパルスデータを得ることができなくなる。

【００５２】タイマ２４はクロックカウンタ２３と同じ
’送信クロック信号を入力するが、あるパルスに入力
した後、一定時間以内に次のパルスが入力しない場合は
リセットパルスをクロックカウンタ２３に送出し、クロ
ックカウンタ２３のカウンタ動作をリセットして再スタ
ートさせる。

【００５３】このようにすることにより、クロック伝送
路で発生するノイズの影響は一定時間後にクリアされる
ので、ノイズ耐力を向上させることができる。次に図６
の本発明の第３の実施例について説明する。

【００５４】第３の実施例は、第１，第２の実施例では
クロックカウンタ２３が出力するストローブ信号を８Ｂ
ＩＴ−ＦＦ２２のデータラッチパルスとして用いたが、
このようにデータラッチパルスとして受信部２０におい
てクロック数をカウントするのでなく、送信側におい
て、クロック発生回路１４が所定数のカウントが終了し
た後の一定時間後にデータ終了のストローブ信号を生成
して受信側に伝送し、８ＢＩＴ−ＦＦ２２のデータラッ
チパルスとして用いるようにしたものである。

【００５５】このようにすることにより、受信部の回路
は大幅に簡略化できる。次に図７の本発明の第４の実施
例について説明する。第４の実施例は、第３の実施例に
加え、送信部側から受信部側へ伝送するデータの内容に
異常がないと受信部側で判明すると、受信部２０から送
信部１０に対してクリア（ＣＬＲ）信号を送出するよう
にしたものである。クリア信号は図示しない受信装置内
のＭＰＵ等により生成され、送信部側からのデータが確
実に受信部側に送られたどうかを受信部側で判断し、例
えば、正常に送られた場合は“Ｈ”を出力し、受信デー
タに異常があれば“Ｌ”を出力する。この信号を送信部
側に伝送することにより、送信部側では先に伝送したデ
ータが正常に受信部側に伝送されたかどうかを判断する
ことができる。

【００５６】受信部側から送信部側に“Ｈ”が伝送され
なければ、データを再送する等の処置を行うことによ
り、データ伝送の信頼性を向上させることができる。受
信部側では、受信したデータの内容に異常がないと判明
すると、ＣＬＲ信号により受信部２０の８ＢＩＴ−ＦＦ
２２でラッチされたパラレルデータをリセットし、次の
受信データを待つようにする。

【００５７】次に図８の本発明の第５の実施例について
説明する。第５の実施例は、第４の実施例におけるクリ
ア信号の送信部の処理について、ＦＦ１６を付加するこ
とにより、変更したものである。

【００５８】前実施例では、受信部からクリア信号が送
信部に伝送されるまでの間は、次のデータの送信ができ
ないため、送信データを８ＢＩＴ−ＦＦ１１に取り込ん
だ時点で、ライト信号により、ＦＦ１６の出力となる送
信部側のクリア信号を送信不可の状態、例えばＣＬＲ＝
１とする。

【００５９】そして、受信部側から、正常を意味する
“Ｈ”が送られて来た時点で、ＦＦ１６をリセットと
し、例えば送信不可ＣＬＲ＝１となっているＦＦ１６の
出力のクリア信号を例えばＣＬＲ＝０として送信不可状
態を解除する。

【００６０】このように、送信部側のクリア信号ＣＬＲ
を監視することにより、クリア信号ＣＬＲ＝０となれ
ば、いつでもデータを伝送することができるので、デー
タ伝送制御を容易にすることができる。

【００６１】次に図９の本発明の第６の実施例につい
て、図１０に示す第６の実施例の動作フローチャートも
合わせ用いて説明する。第６の実施例は、第５の実施例
に示す送信部１０と受信部２０を２組用いて双方向伝送
を行うもので、図９には装置間で授受するデータとクリ
ア信号とを示した。

【００６２】装置１の送信部₁１０₁から装置２の受信
部₂２０₂にデータを伝送するための伝送路はシリアル
データ（Ｓ−ＤＡＴＡ₁）用、クロック（ＣＬＫ₁）
用、ストローブ（ＳＴＢ₁）信号用の３つの伝送路と、
受信部₂２０₂からの応答のためのクリア（ＣＬＲ₂₁）
信号用の１つの伝送路である。また、受信データが異常
のとき、再送を依頼するために、送信部₂１０₂から受
信部₁２０₁にデータ（Ｓ−ＤＡＴＡ₂）用伝送路を用
いて依頼する。

【００６３】双方向伝送を行う場合、例えば、図１０に
示すフローチャートのように動作することにより、信頼
性の高いデータ伝送が実現できる。図１０に示す図９の
装置１から装置２へデータを伝送する場合の例について
説明する。

【００６４】伝送データが正常なときを、図１０の
（１）に示す。装置１からデータＡ（ＤＡＴＡ₁）を装
置２に伝送すると同時に自装置のＦＦ１６が出力するク
リア信号ＣＬＲ₁₁を“１”にし、送信不可にする。

【００６５】データＡを受信した装置２側で受信が正常
であると判別すると、ＭＰＵ等で生成するクリア信号Ｃ
ＬＲ₂₁は受信が正常であることを示す“ＣＬＲ₂₁＝０”
を送出する。ＦＦ１６は“ＣＬＲ₂₁＝０”を入力して、
“ＣＬＲ₁₁＝１”になっているクリア信号を“ＣＬＲ₁₁
＝０”にして送信不可を解除し、次にデータの送信を行
う。順次、この動作を繰り返し、データを装置１から装
置２へ伝送する。

【００６６】次に伝送データが異常な場合を示す図１０
の（２）について説明する。装置１からデータＢ（ＤＡ
ＴＡ₁）を装置２に伝送すると同時に自装置のＦＦ１６
が出力するクリア信号ＣＬＲ₁₁を“１”にし、送信不可
にする（図１０の（１）の場合と同じ）。

【００６７】データＢを受信した装置２側で受信が異常
であると判別すると、ＭＰＵ等で生成するクリア信号Ｃ
ＬＲ₂₁を異常であることを示す“１”のまま保持し、装
置１からの送信を不可の状態にしておく。装置２では継
続中の装置１側への送信を中断し、装置１に対してデー
タ再送要求のデータ（ＤＡＴＡ₂）を送信する。送信に
より装置２側のクリア信号ＣＬＲ₂₂は“１”とする。

【００６８】装置１側で受信部₂２０₂からのデータＤ
ＡＴＡ₂が正常に受信されると、データを再送要求され
たことを認識し、再送準備を行うとともに、本送信に対
するクリア信号ＣＬＲ₁₂を“０”にして装置２側に送信
する。

【００６９】装置２側ではこのクリア信号ＣＬＲ₁₂を受
信すると、クリア信号ＣＬＲ₂₂が“０”となる。このク
リア信号“ＣＬＲ₁₂＝０”により、装置２は装置１にお
いて再送要求が認識されたと判断し、装置１の送信を許
可する。そして、クリア信号ＣＬＲ₂₁を“０”にする。

【００７０】次に装置１からデータＢを再送し、装置２
が正しくデータＢを受信すると、図１０の（１）に示す
順序で、動作を繰り返す。このようにして、“ＣＬＲ₂₁
＝０”を装置１で受信する間は、装置１から装置２へ次
々とデータの伝送を行うことができる。

【００７１】

【発明の効果】以上説明したように、本発明の技術を用
いることにより、シリアルデータと別線のクロック信号
とを伝送して行うシリアル同期式伝送において、データ
送信時のみ送信クロック信号を発生し、その他の期間は
送信クロック発生を停止するので、送信クロック信号発
生に必要な電力を節減できる。

【００７２】特に、小規模の電子装置のＭＰＵ間通信等
において、大幅な電流低減、制御回路の簡素化、ノイズ
の影響低減等が可能となる。また、本発明の技術を用い
ることにより、送信クロック信号を受信している期間の
み、シリアルデータが受信されるので、従来技術におい
て用いていた送信側での先頭パターン信号も終了パター
ン信号の生成回路や、受信側での先頭パターン信号も終
了パターン信号検出回路が不要となり、回路の簡素化と
伝送効率の向上がはかれる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の第１の実施例である。

【図３】本発明の第１の実施例のタイムチャートであ
る。

【図４】本発明の第２の実施例である。

【図５】本発明の第２の実施例のタイムチャートであ
る。

【図６】本発明の第３の実施例である。

【図７】本発明の第４の実施例である。

【図８】本発明の第５の実施例である。

【図９】本発明の第６の実施例である。

【図１０】第６の実施例の動作フローチャートである。

【図１１】従来例を示す図である。

【符号の説明】

１０，３０送信部１１，２２，３１，４２８ＢＩＴ−ＦＦ１２、３２パラレル／シリアル変換回路１３遅延回路１４クロック発生回路１５，３３インバータ１６ＦＦ２０，４０受信部２１，４１シリアル／パラレル変換回路２３クロックカウンタ２４タイマ４３先頭／終了検出回路１００シリアルデータ送信手段１１０クロック発生手段２００シリアルデータ受信手段

Claims

【特許請求の範囲】

【請求項１】シリアルデータを伝送するシリアルデー
タ送受信回路であって、間歇的にシリアルデータ送信手段（１００）で生成した
シリアルデータを送信するとともに、該シリアルデータ
送信時のみ、クロック発生手段（１１０）で生成した該
シリアルデータに同期した送信クロック信号を発生して
該シリアルデータとは別の伝送路で送信する送信部（１
０）と、受信した該シリアルデータを、受信した該送信クロック
信号により、シリアルデータ受信手段（２００）で取り
込む受信部（２０）と、を有することを特徴とするシリ
アルデータ送受信回路。
【請求項２】請求項１において、前記送信部（１０）の前記シリアルデータ送信手段（１
００）は、ｎビットのパラレルデータをラッチするｎビ
ットのフリップフロップ（１１）と、該フリップフロッ
プ（１１）でラッチされたｎビットの該パラレルデータ
をｎビットのシリアルデータに変換するパラレル／シリ
アル変換回路（１２）とで構成し、前記クロック発生手段（１１０）は、該送信部（１０）
に該パラレルデータとともにに入力するライト信号の入
力をトリガに、入力するマスタクロックを用いてｎ個の
クロック信号を発生するクロック発生回路（１４）で構
成し、前記受信部（２０）の前記シリアルデータ受信手段（２
００）は、該送信部（１０）より伝送されたｎビットの
該シリアルデータをパラレルデータに変換するシリアル
／パラレル変換回路（２１）とｎビットの該パラレルデ
ータをラッチするｎビットのフリップフロップ（２２）
と、前記送信部（１０）からのｎ個の前記送信クロック
信号を入力してカウント値がｎ個に達すると、カウント
終了を表す該カウント終了信号を該フリップフロップ
（２２）のラッチパルスとして送出するクロックカウン
タ（２３）とで構成し、該送信部（１０）より該受信部（２０）に該シリアルデ
ータを伝送するときのみ、該クロック発生回路（１４）
が発生するｎ個の該送信クロック信号を該パラレル／シ
リアル変換回路（１２）と該受信部（２０）に送出し、
該受信部（２０）で受信した該シリアルデータをパラレ
ルデータに変換することを特徴とするシリアルデータ送
受信回路。
【請求項３】請求項２において、前記受信部（２０）に、前記クロックカウンタ（２３）
と同じ入力信号を入力して、一定時間経過しても次の入
力がないときは、リセット信号を送出して該クロックカ
ウンタ（２３）のカウント値をリセットするタイマ（２
４）を設けたことを特徴とするシリアルデータ送受信回
路。
【請求項４】請求項１において、前記送信部（１０）の前記クロック発生回路（１４）内
に、該クロック発生回路（１４）がｎ個の前記送信クロ
ック信号を発生した後、一定時間経過してカウント終了
を表す該カウント終了信号を送出する機能と、該送信部（１０）と前記受信部（２０）との間に該カウ
ント終了信号を伝送する伝送路を付加し、該信号を該受信部（２０）の前記フリップフロップ（２
２）のラッチパルスとして用いることを特徴とするシリ
アルデータ送受信回路。
【請求項５】請求項４において、前記受信部（２０）に前記シリアルデータが入力する
と、正常に入力したか否を判別した結果を表すクリア信
号を、前記送信部（１０）側に伝送することを特徴とす
るシリアルデータ送受信回路。
【請求項６】請求項５において、前記受信部（２０）に前記シリアルデータが入力する
と、正常に入力したか否を判別した結果を表すクリア信
号を、該受信部（２０）より前記送信部（１０）側に伝
送するようにしたシリアルデータ送受信回路を２組設
け、双方向で該シリアルデータを送受信できるようにしたこ
とを特徴とするシリアルデータ送受信回路。