JPH07288516A - シリアルデータ送受信回路 - Google Patents
シリアルデータ送受信回路Info
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- JPH07288516A JPH07288516A JP6077213A JP7721394A JPH07288516A JP H07288516 A JPH07288516 A JP H07288516A JP 6077213 A JP6077213 A JP 6077213A JP 7721394 A JP7721394 A JP 7721394A JP H07288516 A JPH07288516 A JP H07288516A
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- transmission
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- clock
- signal
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Links
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Landscapes
- Power Sources (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 シリアルデータを伝送するシリアル同期式伝
送において、伝送データ量が少ないときでも効率がよ
く、かつ、消費電力の低減をはかることができるシリア
ルデータ送受信回路を提供することを目的とする。 【構成】 送信部10に、シリアルデータを生成して送
信するシリアルデータ送信手段100と、ライト信号を
入力して送信クロック信号を発生するクロック発生手段
110とを有し、受信部20に、入力するシリアルデー
タを受信するシリアルデータ受信手段200を有する構
成とし、送信部10からシリアルデータを送信するとき
だけ送信部10から送信クロック信号を受信部20に送
信して送受信部10,20は動作し、データを受信部に
伝送しないときは送受信部10,20は動作しないよう
にする。
送において、伝送データ量が少ないときでも効率がよ
く、かつ、消費電力の低減をはかることができるシリア
ルデータ送受信回路を提供することを目的とする。 【構成】 送信部10に、シリアルデータを生成して送
信するシリアルデータ送信手段100と、ライト信号を
入力して送信クロック信号を発生するクロック発生手段
110とを有し、受信部20に、入力するシリアルデー
タを受信するシリアルデータ受信手段200を有する構
成とし、送信部10からシリアルデータを送信するとき
だけ送信部10から送信クロック信号を受信部20に送
信して送受信部10,20は動作し、データを受信部に
伝送しないときは送受信部10,20は動作しないよう
にする。
Description
【0001】
【産業上の利用分野】本発明は、データ送受信装置、特
に伝送すべきパラレルデータを一旦シリアルデータに変
換して伝送路を介して伝送し、受信側で受信したこのシ
リアルデータを元のパラレルデータに変換するシリアル
データ送受信回路に関する。
に伝送すべきパラレルデータを一旦シリアルデータに変
換して伝送路を介して伝送し、受信側で受信したこのシ
リアルデータを元のパラレルデータに変換するシリアル
データ送受信回路に関する。
【0002】送信側から受信側へ多ビットのパラレルデ
ータを伝送する場合、そのままのパラレルデータで伝送
するのがデータ処理上都合がよいが、送信側と受信側と
の間の伝送路はビット数に対応して同じ数の伝送路が必
要となり、装置が大規模になり、費用も高くなってしま
う。そのため、パラレルデータをシリアルデータに変換
して伝送路1本でデータを伝送し、受信側で元のパラレ
ルデータに戻す方法が一般に用いられているが、より効
率的で無駄な消費電力を低減する回路が強く要求されて
いる。
ータを伝送する場合、そのままのパラレルデータで伝送
するのがデータ処理上都合がよいが、送信側と受信側と
の間の伝送路はビット数に対応して同じ数の伝送路が必
要となり、装置が大規模になり、費用も高くなってしま
う。そのため、パラレルデータをシリアルデータに変換
して伝送路1本でデータを伝送し、受信側で元のパラレ
ルデータに戻す方法が一般に用いられているが、より効
率的で無駄な消費電力を低減する回路が強く要求されて
いる。
【0003】
【従来の技術】図11を用いて従来例について説明す
る。図11は従来のシリアルデータ送受信回路で、デー
タと、クロックにより構成されている。
る。図11は従来のシリアルデータ送受信回路で、デー
タと、クロックにより構成されている。
【0004】この従来例におけるデータ伝送の方法は、
各々のデータの先頭、終了を或る決まったパターン信号
で構成し、送信部30においてデータを伝送する際、デ
ータの先頭に先頭パターン信号を、また、データの最後
に終了パターン信号を付加してデータ伝送を行う。
各々のデータの先頭、終了を或る決まったパターン信号
で構成し、送信部30においてデータを伝送する際、デ
ータの先頭に先頭パターン信号を、また、データの最後
に終了パターン信号を付加してデータ伝送を行う。
【0005】クロック信号は常時、データ伝送路とは別
線で、受信部40に常時供給されており、また、受信部
40ではデータを常時監視しておき、データの内容によ
り、同期信号、データの先頭パターン信号と終了パター
ン信号等を検出し、データの取込みを行っていた。
線で、受信部40に常時供給されており、また、受信部
40ではデータを常時監視しておき、データの内容によ
り、同期信号、データの先頭パターン信号と終了パター
ン信号等を検出し、データの取込みを行っていた。
【0006】また、別の方法として、送信部からシリア
ルデータを伝送するのに、調歩同期式といって先頭パタ
ーン信号や終了パターン信号の代わりに、データの前
に、例えば8ビット連続の“L”のスタートビットを、
また、データの後に例えば8ビット連続の“H”のスト
ップビットを付加して伝送し、受信部では、これを受信
し、スタートビットを検出すると、同期をとってデータ
を取込み、ストップビットを検出すると、動作を停止す
る方法が用いられていた。
ルデータを伝送するのに、調歩同期式といって先頭パタ
ーン信号や終了パターン信号の代わりに、データの前
に、例えば8ビット連続の“L”のスタートビットを、
また、データの後に例えば8ビット連続の“H”のスト
ップビットを付加して伝送し、受信部では、これを受信
し、スタートビットを検出すると、同期をとってデータ
を取込み、ストップビットを検出すると、動作を停止す
る方法が用いられていた。
【0007】また、この方法の他の例として、伝送デー
タがないときは、伝送路を“H”に保持しておくが、ス
タートビットは例えば8ビット連続の“L”の信号とす
る等の方法も用いられていた。
タがないときは、伝送路を“H”に保持しておくが、ス
タートビットは例えば8ビット連続の“L”の信号とす
る等の方法も用いられていた。
【0008】
【発明が解決しようとする課題】このように、従来技術
では、クロックに同期させてデータ伝送を行うため、高
速伝送が可能であるが、送信部よりそれぞれのデータの
先頭、終了を決まったパターンを付加して受信部に通知
するため、送信側には先頭パターン信号と終了パターン
信号を発生する回路が必要であり、また受信側には先頭
パターン信号と終了パターン信号を検出する検出回路が
必要となる。また、常時受信データを監視しておく必要
があるため、伝送手順か複雑であり、データ量が少ない
場合は効率が余り良くない。また、常時クロックが供給
されているため、回路の消費電力が大きくなるという問
題があった。
では、クロックに同期させてデータ伝送を行うため、高
速伝送が可能であるが、送信部よりそれぞれのデータの
先頭、終了を決まったパターンを付加して受信部に通知
するため、送信側には先頭パターン信号と終了パターン
信号を発生する回路が必要であり、また受信側には先頭
パターン信号と終了パターン信号を検出する検出回路が
必要となる。また、常時受信データを監視しておく必要
があるため、伝送手順か複雑であり、データ量が少ない
場合は効率が余り良くない。また、常時クロックが供給
されているため、回路の消費電力が大きくなるという問
題があった。
【0009】また、別の従来技術の方法においては、ス
タートビットを検出するために、入力するクロック信号
よりも高い周波数、例えば16倍の周波数のクロック信
号発生回路が必要であり、また、第1の従来技術の場合
と同様に、常時クロック信号を供給されているため、回
路の消費電力が大きくなるという問題があった。
タートビットを検出するために、入力するクロック信号
よりも高い周波数、例えば16倍の周波数のクロック信
号発生回路が必要であり、また、第1の従来技術の場合
と同様に、常時クロック信号を供給されているため、回
路の消費電力が大きくなるという問題があった。
【0010】本発明は、係る問題を解決するもので、シ
リアル同期式伝送において、データ量が少ないときでも
効率がよく、かつ、消費電力の低減をはかることができ
るシリアルデータ送受信回路を提供することを目的とす
る。
リアル同期式伝送において、データ量が少ないときでも
効率がよく、かつ、消費電力の低減をはかることができ
るシリアルデータ送受信回路を提供することを目的とす
る。
【0011】
【課題を解決するための手段】図1は本発明の原理構成
図である。図中、10は送信部、100はシリアルデー
タを送信するシリアルデータ送信手段、110はライト
信号を入力して所定数の送信クロック信号を発生するク
ロック発生手段、20は受信部、200はシリアルデー
タを受信するシリアルデータ受信手段である。
図である。図中、10は送信部、100はシリアルデー
タを送信するシリアルデータ送信手段、110はライト
信号を入力して所定数の送信クロック信号を発生するク
ロック発生手段、20は受信部、200はシリアルデー
タを受信するシリアルデータ受信手段である。
【0012】本発明は、シリアルデータを伝送するシリ
アルデータ送受信回路であって、間歇的にシリアルデー
タ送信手段100で生成したシリアルデータを送信する
とともに、該シリアルデータ送信時のみ、クロック発生
手段110で生成した該シリアルデータに同期した送信
クロック信号を発生して該シリアルデータとは別の伝送
路で送信する送信部10と、受信した該シリアルデータ
を、受信した該送信クロック信号により、シリアルデー
タ受信手段200で取り込む受信部20とを有する構成
にすることで目的を達成することができる。
アルデータ送受信回路であって、間歇的にシリアルデー
タ送信手段100で生成したシリアルデータを送信する
とともに、該シリアルデータ送信時のみ、クロック発生
手段110で生成した該シリアルデータに同期した送信
クロック信号を発生して該シリアルデータとは別の伝送
路で送信する送信部10と、受信した該シリアルデータ
を、受信した該送信クロック信号により、シリアルデー
タ受信手段200で取り込む受信部20とを有する構成
にすることで目的を達成することができる。
【0013】ここで、前記送信部10の前記シリアルデ
ータ送信手段100は、nビットのパラレルデータをラ
ッチするnビットのフリップフロップ11と、該フリッ
プフロップ11でラッチされたnビットの該パラレルデ
ータをnビットのシリアルデータに変換するパラレル/
シリアル変換回路12とで構成する。
ータ送信手段100は、nビットのパラレルデータをラ
ッチするnビットのフリップフロップ11と、該フリッ
プフロップ11でラッチされたnビットの該パラレルデ
ータをnビットのシリアルデータに変換するパラレル/
シリアル変換回路12とで構成する。
【0014】前記クロック発生手段110は、該送信部
10に該パラレルデータとともに入力するライト信号の
入力をトリガに、入力するマスタクロックを用いてn個
のクロック信号を発生するクロック発生回路14で構成
する。
10に該パラレルデータとともに入力するライト信号の
入力をトリガに、入力するマスタクロックを用いてn個
のクロック信号を発生するクロック発生回路14で構成
する。
【0015】前記受信部20の前記シリアルデータ受信
手段200は、該送信部10より伝送されたnビットの
該シリアルデータをパラレルデータに変換するシリアル
/パラレル変換回路21とnビットの該パラレルデータ
をラッチするnビットのフリップフロップ22と、前記
送信部10からのn個の前記送信クロック信号を入力し
てカウント値がn個に達するとカウント終了を表す該カ
ウント終了信号を該フリップフロップ22のラッチパル
スとして送出するクロックカウンタ23とで構成する。
手段200は、該送信部10より伝送されたnビットの
該シリアルデータをパラレルデータに変換するシリアル
/パラレル変換回路21とnビットの該パラレルデータ
をラッチするnビットのフリップフロップ22と、前記
送信部10からのn個の前記送信クロック信号を入力し
てカウント値がn個に達するとカウント終了を表す該カ
ウント終了信号を該フリップフロップ22のラッチパル
スとして送出するクロックカウンタ23とで構成する。
【0016】そして、該送信部10より該受信部20に
該シリアルデータを伝送するときのみ、該クロック発生
回路14が発生するn個の該送信クロック信号を該パラ
レル/シリアル変換回路12と該受信部20に送出し、
該受信部20では受信した該シリアルデータをパラレル
データに変換するようにする。
該シリアルデータを伝送するときのみ、該クロック発生
回路14が発生するn個の該送信クロック信号を該パラ
レル/シリアル変換回路12と該受信部20に送出し、
該受信部20では受信した該シリアルデータをパラレル
データに変換するようにする。
【0017】そして、該送信部10より該受信部20に
該シリアルデータを伝送するときのみ、n個の該クロッ
ク信号を該パラレル/シリアル変換回路12と該受信部
20に送出するようにすることにより、目的を達成する
ことができる。
該シリアルデータを伝送するときのみ、n個の該クロッ
ク信号を該パラレル/シリアル変換回路12と該受信部
20に送出するようにすることにより、目的を達成する
ことができる。
【0018】また、前記受信部20に、n個の前記送信
クロック信号を入力してカウント値がn個に達すると、
カウント終了を表す信号を送出するクロックカウンタ2
3を設ける。
クロック信号を入力してカウント値がn個に達すると、
カウント終了を表す信号を送出するクロックカウンタ2
3を設ける。
【0019】そして、該カウント終了信号を前記nビッ
トのフリップフロップ22のラッチパルスとしてもよ
い。更に、前記受信部20に、前記クロックカウンタ2
3と同じ入力信号を入力して、一定時間経過しても次の
入力がないときは、リセット信号を送出して該クロック
カウンタ23のカウント値をリセットするタイマ24を
設けた構成としてもよい。
トのフリップフロップ22のラッチパルスとしてもよ
い。更に、前記受信部20に、前記クロックカウンタ2
3と同じ入力信号を入力して、一定時間経過しても次の
入力がないときは、リセット信号を送出して該クロック
カウンタ23のカウント値をリセットするタイマ24を
設けた構成としてもよい。
【0020】また、前記クロックカウンタ23の代わり
に、前記送信部10の前記クロック発生回路14内に、
該クロック発生回路14がn個の送信クロック信号を発
生した後、一定時間経過後にカウント終了を表すカウン
ト終了信号を送出する機能を付加する。
に、前記送信部10の前記クロック発生回路14内に、
該クロック発生回路14がn個の送信クロック信号を発
生した後、一定時間経過後にカウント終了を表すカウン
ト終了信号を送出する機能を付加する。
【0021】また、該送信部10と前記受信部20との
間に該カウント終了信号を伝送する伝送路を付加する。
そして、該信号を前記受信部20のnビットの前記フリ
ップフロップ22のラッチパルスとして用いる構成とし
てもよい。
間に該カウント終了信号を伝送する伝送路を付加する。
そして、該信号を前記受信部20のnビットの前記フリ
ップフロップ22のラッチパルスとして用いる構成とし
てもよい。
【0022】また、前記受信部20に前記シリアルデー
タが入力すると、正常に入力したか否を判別した結果を
表すクリア信号を、該受信部20より前記送信部10側
に伝送するようにしてもよい。
タが入力すると、正常に入力したか否を判別した結果を
表すクリア信号を、該受信部20より前記送信部10側
に伝送するようにしてもよい。
【0023】さらに、前記受信部20に前記シリアルデ
ータが入力すると、正常に入力したか否を判別した結果
を表すクリア信号を、該受信部20より前記送信部10
側に伝送するようにしたシリアルデータ送受信回路を2
組設ける。
ータが入力すると、正常に入力したか否を判別した結果
を表すクリア信号を、該受信部20より前記送信部10
側に伝送するようにしたシリアルデータ送受信回路を2
組設ける。
【0024】そして、双方向で該シリアルデータを送受
信できるようにしてもよい。
信できるようにしてもよい。
【0025】
【作用】本発明は、送信部10に間歇的にシリアルデー
タを送信するシリアルデータ送信手段100と、シリア
ルデータ送信時のみ、送信するシリアルデータに同期し
た送信クロック信号を発生するクロック発生手段110
を有する構成とし、かつ、シリアルデータとは別の伝送
路で送信クロック信号を受信部10に送信するように
し、かつ、受信部20に、受信したシリアルデータを、
受信した送信クロック信号を用いて取り込むシリアルデ
ータ受信手段200を有する構成としてので、データ送
信時のみ送信クロック信号を発生し、その他の期間は送
信クロック発生を停止することができる。
タを送信するシリアルデータ送信手段100と、シリア
ルデータ送信時のみ、送信するシリアルデータに同期し
た送信クロック信号を発生するクロック発生手段110
を有する構成とし、かつ、シリアルデータとは別の伝送
路で送信クロック信号を受信部10に送信するように
し、かつ、受信部20に、受信したシリアルデータを、
受信した送信クロック信号を用いて取り込むシリアルデ
ータ受信手段200を有する構成としてので、データ送
信時のみ送信クロック信号を発生し、その他の期間は送
信クロック発生を停止することができる。
【0026】ここで、送信部10のシリアルデータ送信
手段100を、nビットのパラレルデータをライト信号
でラッチするnビットのフリップフロップ11と、フリ
ップフロップ11でラッチされたnビットのパラレルデ
ータをnビットのシリアルデータに変換するパラレル/
シリアル変換回路12とで構成する。また、クロック発
生手段110を、送信部10にパラレルデータとともに
入力するライト信号の入力をトリガに、マスタクロック
を用いてn個の送信クロック信号を発生するクロック発
生回路14で構成する。
手段100を、nビットのパラレルデータをライト信号
でラッチするnビットのフリップフロップ11と、フリ
ップフロップ11でラッチされたnビットのパラレルデ
ータをnビットのシリアルデータに変換するパラレル/
シリアル変換回路12とで構成する。また、クロック発
生手段110を、送信部10にパラレルデータとともに
入力するライト信号の入力をトリガに、マスタクロック
を用いてn個の送信クロック信号を発生するクロック発
生回路14で構成する。
【0027】このようにすることにより、ライト信号を
入力して送信部10より受信部20にシリアルデータを
伝送するときのみ、発生したn個の送信クロック信号を
シリアルデータとは別線で同じタイミングに受信部20
に送出するようにすることができる。
入力して送信部10より受信部20にシリアルデータを
伝送するときのみ、発生したn個の送信クロック信号を
シリアルデータとは別線で同じタイミングに受信部20
に送出するようにすることができる。
【0028】また、受信部20のシリアルデータ受信手
段200を、送信部10より伝送されたnビットのシリ
アルデータをパラレルデータに変換するシリアル/パラ
レル変換回路21と、nビットのパラレルデータをラッ
チするnビットのフリップフロップ22と、送信部10
からのn個の送信クロック信号を入力してカウント値が
n個に達するとカウント終了を表すカウント終了信号を
フリップフロップ22のラッチパルスとして送出するク
ロックカウンタ23とで構成する。
段200を、送信部10より伝送されたnビットのシリ
アルデータをパラレルデータに変換するシリアル/パラ
レル変換回路21と、nビットのパラレルデータをラッ
チするnビットのフリップフロップ22と、送信部10
からのn個の送信クロック信号を入力してカウント値が
n個に達するとカウント終了を表すカウント終了信号を
フリップフロップ22のラッチパルスとして送出するク
ロックカウンタ23とで構成する。
【0029】このようにすることにより、受信部20
は、このn個の送信クロック信号を用いて入力するシリ
アルデータを取込み、パラレルデータへの変換動作を行
う。その結果、送信部10にデータが入力していない期
間はパラレル/シリアル変換回路12もシリアル/パラ
レル変換回路21もフリップ・フロップ回路22も動作
しないため、消費電力を低減することができる。
は、このn個の送信クロック信号を用いて入力するシリ
アルデータを取込み、パラレルデータへの変換動作を行
う。その結果、送信部10にデータが入力していない期
間はパラレル/シリアル変換回路12もシリアル/パラ
レル変換回路21もフリップ・フロップ回路22も動作
しないため、消費電力を低減することができる。
【0030】また、送信側から受信側にデータを伝送す
るのに、先頭パターン信号や終了パターン信号を必要と
しないため、送信側にこれらの信号を発生する回路が不
要となり、また受信側にこれらの信号を検出する回路が
不要となる。
るのに、先頭パターン信号や終了パターン信号を必要と
しないため、送信側にこれらの信号を発生する回路が不
要となり、また受信側にこれらの信号を検出する回路が
不要となる。
【0031】また、前記受信部20に、送信部10から
のn個の送信クロック信号を入力してカウント値がn個
に達すると、カウント終了を表す信号を送出するクロッ
クカウンタ23を設けたので、このカウント終了を表す
カウント終了信号をラッチパルスとして用いるフリップ
・フロップ22はシリアル/パラレル変換回路の動作が
終了してから入力データをラッチするので、正しくシリ
アルに変換されたデータをラッチすることができる。
のn個の送信クロック信号を入力してカウント値がn個
に達すると、カウント終了を表す信号を送出するクロッ
クカウンタ23を設けたので、このカウント終了を表す
カウント終了信号をラッチパルスとして用いるフリップ
・フロップ22はシリアル/パラレル変換回路の動作が
終了してから入力データをラッチするので、正しくシリ
アルに変換されたデータをラッチすることができる。
【0032】更に、受信部20に、クロックカウンタ2
3と同じクロック信号を入力して一定時間経過しても入
力がないときは、リセット信号を送出して該クロックカ
ウンタ23のカウント値をリセットするタイマ24を設
けたので、送信側と受信側との間のクロック信号伝送路
にデータ伝送がない期間にノイズが重畳することによ
り、このノイズをクロックカウンタ23がミスカウント
しても、タイマがリセット信号を送出してリセットする
ので、クロックカウンタ23は再カウントを開始するよ
うに動作するため、伝送路ノイズによるカウントミスを
低減することができる。
3と同じクロック信号を入力して一定時間経過しても入
力がないときは、リセット信号を送出して該クロックカ
ウンタ23のカウント値をリセットするタイマ24を設
けたので、送信側と受信側との間のクロック信号伝送路
にデータ伝送がない期間にノイズが重畳することによ
り、このノイズをクロックカウンタ23がミスカウント
しても、タイマがリセット信号を送出してリセットする
ので、クロックカウンタ23は再カウントを開始するよ
うに動作するため、伝送路ノイズによるカウントミスを
低減することができる。
【0033】また、クロックカウンタ23の出力するカ
ウント終了信号を用いてフリップ・フロップ22を動作
させる代わりに、送信部10のクロック発生回路14
に、クロック発生回路14自身がn個の送信クロック信
号を発生した後、一定時間経過後にカウント終了を表す
カウント終了信号を送出する機能を付加するとともに、
送信側と受信側との間に、このカウント終了信号を伝送
する伝送路を設ける。
ウント終了信号を用いてフリップ・フロップ22を動作
させる代わりに、送信部10のクロック発生回路14
に、クロック発生回路14自身がn個の送信クロック信
号を発生した後、一定時間経過後にカウント終了を表す
カウント終了信号を送出する機能を付加するとともに、
送信側と受信側との間に、このカウント終了信号を伝送
する伝送路を設ける。
【0034】このようにすることにより、クロック発生
回路14が送出するカウント終了信号を受信部20のフ
リップフロップ22のラッチパルスとして供給すること
ができるので、受信側にクロックカウンタ23やタイマ
24を不要とすることができる。
回路14が送出するカウント終了信号を受信部20のフ
リップフロップ22のラッチパルスとして供給すること
ができるので、受信側にクロックカウンタ23やタイマ
24を不要とすることができる。
【0035】さらに、送信クロック信号伝送路に重畳す
るノイズも受信側にこのノイズをカウントするカウンタ
がないため、その影響を防止することができる。また、
受信部20にシリアルデータが入力したとき、正常に入
力したか否を判別した結果を表すクリア信号を、送信部
10側に伝送するように構成することにより、送信側で
はこのクリア信号を用いて次のデータを送出するか、デ
ータを再送するかの判断ができるので、伝送データの品
質保持が可能となる。
るノイズも受信側にこのノイズをカウントするカウンタ
がないため、その影響を防止することができる。また、
受信部20にシリアルデータが入力したとき、正常に入
力したか否を判別した結果を表すクリア信号を、送信部
10側に伝送するように構成することにより、送信側で
はこのクリア信号を用いて次のデータを送出するか、デ
ータを再送するかの判断ができるので、伝送データの品
質保持が可能となる。
【0036】さらに、受信部20にシリアルデータが入
力すると、正常に入力したか否を判別した結果を表すク
リア信号を、送信部10側に伝送するようにしたシリア
ルデータ送受信回路を2組設け、それぞれ双方向でシリ
アルデータを送受信できるようにすることにより、受信
側へのデータ伝送エラーが発生した場合、双方向通信が
できるので、受信側から送信側へもデータ再送依頼をデ
ータで要求することが可能となり、品質の高いデータ伝
送が可能となる。
力すると、正常に入力したか否を判別した結果を表すク
リア信号を、送信部10側に伝送するようにしたシリア
ルデータ送受信回路を2組設け、それぞれ双方向でシリ
アルデータを送受信できるようにすることにより、受信
側へのデータ伝送エラーが発生した場合、双方向通信が
できるので、受信側から送信側へもデータ再送依頼をデ
ータで要求することが可能となり、品質の高いデータ伝
送が可能となる。
【0037】
【実施例】図2〜図10を用いて実施例について説明す
る。図2は本発明の第1の実施例、図3は本発明の第1
の実施例のタイムチャートを示す図、図4は本発明の第
2の実施例、図5は本発明の第2の実施例のタイムチャ
ートを示す図、図6は本発明の第3の実施例、図7は本
発明の第4の実施例、図8は本発明の第5の実施例、図
9は本発明の第6の実施例、図10は第6の実施例の動
作フローチャートを示す図である。
る。図2は本発明の第1の実施例、図3は本発明の第1
の実施例のタイムチャートを示す図、図4は本発明の第
2の実施例、図5は本発明の第2の実施例のタイムチャ
ートを示す図、図6は本発明の第3の実施例、図7は本
発明の第4の実施例、図8は本発明の第5の実施例、図
9は本発明の第6の実施例、図10は第6の実施例の動
作フローチャートを示す図である。
【0038】図中、図1と同じ符号は同じものを示し、
11,22は例としての8ビットのフリップ・フロップ
(以下、8BIT−FFと称する)、13は遅延回路、
14はクロック発生手段110としてのクロック発生回
路、15はNOTゲート、16はフリップ・フロップ
(以下、FFと称する)、23はクロック信号を入力し
て所定数だけカウントするとカウントアップパルスを出
力するクロックカウンタ、24は入力信号によりセット
され、所定時間内に次の入力信号がないときは、リセッ
トパルスを出力するタイマである。
11,22は例としての8ビットのフリップ・フロップ
(以下、8BIT−FFと称する)、13は遅延回路、
14はクロック発生手段110としてのクロック発生回
路、15はNOTゲート、16はフリップ・フロップ
(以下、FFと称する)、23はクロック信号を入力し
て所定数だけカウントするとカウントアップパルスを出
力するクロックカウンタ、24は入力信号によりセット
され、所定時間内に次の入力信号がないときは、リセッ
トパルスを出力するタイマである。
【0039】パラレルデータは当然複数ビットである
が、本実施例においては、1例として説明のために、8
ビットパラレルデータについて説明する。まず、図2に
本発明の第1の実施例について図3に示すタイムチャー
トを参照しながら説明する。なお、図2に示す○符号は
図3に示す○符号と一致する。
が、本実施例においては、1例として説明のために、8
ビットパラレルデータについて説明する。まず、図2に
本発明の第1の実施例について図3に示すタイムチャー
トを参照しながら説明する。なお、図2に示す○符号は
図3に示す○符号と一致する。
【0040】送信部10には、図示しない前段より、8
ビットのパラレルデータとライト信号とが8BIT−F
F11に送られて来る。ライト信号は分岐して遅延回路
13とクロック発生回路14にも入力している。また、
マスタクロックは常時クロック発生回路14に入力して
いる。
ビットのパラレルデータとライト信号とが8BIT−F
F11に送られて来る。ライト信号は分岐して遅延回路
13とクロック発生回路14にも入力している。また、
マスタクロックは常時クロック発生回路14に入力して
いる。
【0041】8BIT−FF11の出力はパラレル/シ
リアル変換回路(以下、P−S変換回路と称する)12
のPINに入力しており、また、遅延回路13の出力が
LOADに入力し、クロック発生回路14の出力である
クロック信号がCLKINに入力している。P−S変換
回路12の出力、シリアルデータは伝送路を介して受信
部20に送られる。
リアル変換回路(以下、P−S変換回路と称する)12
のPINに入力しており、また、遅延回路13の出力が
LOADに入力し、クロック発生回路14の出力である
クロック信号がCLKINに入力している。P−S変換
回路12の出力、シリアルデータは伝送路を介して受信
部20に送られる。
【0042】また、クロック発生回路14の出力はNO
Tゲート15で符号変換してP−S変換回路12のCL
KINへ送られるとともに受信部20に送られる。受信
部20では、送信部10からのシリアルデータがシリア
ル/パラレル変換回路(以下、S−P変換回路と称す
る)21のSINに、また、送信部10からのクロック
信号がCLKINとクロックカウンタ23のCLKIN
に入力している。そして、S−P変換回路21の出力、
即ち、パラレルデータは8BIT−FF22に送られ
る。また、クロックカウンタ23の出力パルスが8BI
T−FF22のCLKに入力している。そして、8BI
T−FF22の出力は図示しない所定の回路に送出され
る。
Tゲート15で符号変換してP−S変換回路12のCL
KINへ送られるとともに受信部20に送られる。受信
部20では、送信部10からのシリアルデータがシリア
ル/パラレル変換回路(以下、S−P変換回路と称す
る)21のSINに、また、送信部10からのクロック
信号がCLKINとクロックカウンタ23のCLKIN
に入力している。そして、S−P変換回路21の出力、
即ち、パラレルデータは8BIT−FF22に送られ
る。また、クロックカウンタ23の出力パルスが8BI
T−FF22のCLKに入力している。そして、8BI
T−FF22の出力は図示しない所定の回路に送出され
る。
【0043】図3において、8BIT−FF11に入力
した8ビットのパラレルデータは同時に入力したラ
イト信号でラッチされて出力より8ビットのパラレルデ
ータをP−S変換回路12に送出する。
した8ビットのパラレルデータは同時に入力したラ
イト信号でラッチされて出力より8ビットのパラレルデ
ータをP−S変換回路12に送出する。
【0044】遅延回路13に送られたライト信号は、
クロック発生回路14からクロック信号が発生されるま
で時間分だけ遅延されてP−S変換回路12にロード
信号として送出する。すると、P−S変換回路12はこ
のロード信号で入力しているパラレルデータを取込
む。
クロック発生回路14からクロック信号が発生されるま
で時間分だけ遅延されてP−S変換回路12にロード
信号として送出する。すると、P−S変換回路12はこ
のロード信号で入力しているパラレルデータを取込
む。
【0045】クロック発生回路14は入力したライト
信号をトリガにして、パラレルデータのビット数と同じ
8ビットの送信クロック信号を送出する。すると、P
−S変換回路12はクロック信号のそれぞれの立上り
エッジで、取り込んだ8ビットのパラレルデータを1ビ
ットずつシフトしながら8ビットのシリアルデータに変
換し、そのシリアルデータは受信部20に送出され
る。
信号をトリガにして、パラレルデータのビット数と同じ
8ビットの送信クロック信号を送出する。すると、P
−S変換回路12はクロック信号のそれぞれの立上り
エッジで、取り込んだ8ビットのパラレルデータを1ビ
ットずつシフトしながら8ビットのシリアルデータに変
換し、そのシリアルデータは受信部20に送出され
る。
【0046】一方、クロック発生回路14が出力する送
信クロック信号はNOTゲート15で符号反転されるの
で、P−S変換回路12に送られる送信クロック信号と
は半サイクル遅れた状態の’送信クロック信号として
受信部20に送られる。
信クロック信号はNOTゲート15で符号反転されるの
で、P−S変換回路12に送られる送信クロック信号と
は半サイクル遅れた状態の’送信クロック信号として
受信部20に送られる。
【0047】受信部20では、’送信クロック信号の
立上りエッジで、S−P変換回路21に入力した送信部
10からのシリアルデータを順次データビットの真ん中
を打ち抜き、順次取り込み、8ビットのパラレルデータ
に変換して出力する。
立上りエッジで、S−P変換回路21に入力した送信部
10からのシリアルデータを順次データビットの真ん中
を打ち抜き、順次取り込み、8ビットのパラレルデータ
に変換して出力する。
【0048】S−P変換回路21の出力するパラレルデ
ータは、8BIT−FF22において、クロックカウン
タ23が’送信クロック信号を入力して8個をカウ
ントすると送出する、データの終了を表す“H”の’
ストローブ(STB)信号によりパラレルデータをラッ
チし、そのパラレルデータを送出する。
ータは、8BIT−FF22において、クロックカウン
タ23が’送信クロック信号を入力して8個をカウ
ントすると送出する、データの終了を表す“H”の’
ストローブ(STB)信号によりパラレルデータをラッ
チし、そのパラレルデータを送出する。
【0049】このように、送信部10のクロック発生回
路14は常時マスタクロックが入力しているが、送信部
10の前段からパラレルデータとライト信号が来ない期
間は、スタンバイ状態にあって動作しないため、電力消
費は極めて小さい。
路14は常時マスタクロックが入力しているが、送信部
10の前段からパラレルデータとライト信号が来ない期
間は、スタンバイ状態にあって動作しないため、電力消
費は極めて小さい。
【0050】次に図4と図5を用いて、本発明の第2の
実施例について説明する。第2の実施例は、第1の実施
例の受信部20のクロックカウンタ23について、カウ
ントをクロック伝送路のノイズに対する耐力を向上させ
るために、受信部20にタイマ24を付加したものであ
る。
実施例について説明する。第2の実施例は、第1の実施
例の受信部20のクロックカウンタ23について、カウ
ントをクロック伝送路のノイズに対する耐力を向上させ
るために、受信部20にタイマ24を付加したものであ
る。
【0051】基本的な動作は第1の実施例と同じである
ので、全体の説明は割愛し、タイマ24を付加したこと
による相違点について説明する。クロックカウンタ23
はカウントを開始すると、入力するノイズもパルスとし
てカウントするため、例えば、1パルスのノイズがデー
タが伝送されていないとき入力すると、このノンズに作
動してカウンタを動作させ、1パルスカウントアップす
る。そして、正規のクロック信号が入力すると、次のカ
ウント値からカウンタを作動させるので、ノイズパルス
数だけ早くカウントアップしてデータの終了を表す
“H”の’ストローブ(STB)信号を送出してしま
い、正しいパルスデータを得ることができなくなる。
ので、全体の説明は割愛し、タイマ24を付加したこと
による相違点について説明する。クロックカウンタ23
はカウントを開始すると、入力するノイズもパルスとし
てカウントするため、例えば、1パルスのノイズがデー
タが伝送されていないとき入力すると、このノンズに作
動してカウンタを動作させ、1パルスカウントアップす
る。そして、正規のクロック信号が入力すると、次のカ
ウント値からカウンタを作動させるので、ノイズパルス
数だけ早くカウントアップしてデータの終了を表す
“H”の’ストローブ(STB)信号を送出してしま
い、正しいパルスデータを得ることができなくなる。
【0052】タイマ24はクロックカウンタ23と同じ
’送信クロック信号を入力するが、あるパルスに入力
した後、一定時間以内に次のパルスが入力しない場合は
リセットパルスをクロックカウンタ23に送出し、クロ
ックカウンタ23のカウンタ動作をリセットして再スタ
ートさせる。
’送信クロック信号を入力するが、あるパルスに入力
した後、一定時間以内に次のパルスが入力しない場合は
リセットパルスをクロックカウンタ23に送出し、クロ
ックカウンタ23のカウンタ動作をリセットして再スタ
ートさせる。
【0053】このようにすることにより、クロック伝送
路で発生するノイズの影響は一定時間後にクリアされる
ので、ノイズ耐力を向上させることができる。次に図6
の本発明の第3の実施例について説明する。
路で発生するノイズの影響は一定時間後にクリアされる
ので、ノイズ耐力を向上させることができる。次に図6
の本発明の第3の実施例について説明する。
【0054】第3の実施例は、第1,第2の実施例では
クロックカウンタ23が出力するストローブ信号を8B
IT−FF22のデータラッチパルスとして用いたが、
このようにデータラッチパルスとして受信部20におい
てクロック数をカウントするのでなく、送信側におい
て、クロック発生回路14が所定数のカウントが終了し
た後の一定時間後にデータ終了のストローブ信号を生成
して受信側に伝送し、8BIT−FF22のデータラッ
チパルスとして用いるようにしたものである。
クロックカウンタ23が出力するストローブ信号を8B
IT−FF22のデータラッチパルスとして用いたが、
このようにデータラッチパルスとして受信部20におい
てクロック数をカウントするのでなく、送信側におい
て、クロック発生回路14が所定数のカウントが終了し
た後の一定時間後にデータ終了のストローブ信号を生成
して受信側に伝送し、8BIT−FF22のデータラッ
チパルスとして用いるようにしたものである。
【0055】このようにすることにより、受信部の回路
は大幅に簡略化できる。次に図7の本発明の第4の実施
例について説明する。第4の実施例は、第3の実施例に
加え、送信部側から受信部側へ伝送するデータの内容に
異常がないと受信部側で判明すると、受信部20から送
信部10に対してクリア(CLR)信号を送出するよう
にしたものである。クリア信号は図示しない受信装置内
のMPU等により生成され、送信部側からのデータが確
実に受信部側に送られたどうかを受信部側で判断し、例
えば、正常に送られた場合は“H”を出力し、受信デー
タに異常があれば“L”を出力する。この信号を送信部
側に伝送することにより、送信部側では先に伝送したデ
ータが正常に受信部側に伝送されたかどうかを判断する
ことができる。
は大幅に簡略化できる。次に図7の本発明の第4の実施
例について説明する。第4の実施例は、第3の実施例に
加え、送信部側から受信部側へ伝送するデータの内容に
異常がないと受信部側で判明すると、受信部20から送
信部10に対してクリア(CLR)信号を送出するよう
にしたものである。クリア信号は図示しない受信装置内
のMPU等により生成され、送信部側からのデータが確
実に受信部側に送られたどうかを受信部側で判断し、例
えば、正常に送られた場合は“H”を出力し、受信デー
タに異常があれば“L”を出力する。この信号を送信部
側に伝送することにより、送信部側では先に伝送したデ
ータが正常に受信部側に伝送されたかどうかを判断する
ことができる。
【0056】受信部側から送信部側に“H”が伝送され
なければ、データを再送する等の処置を行うことによ
り、データ伝送の信頼性を向上させることができる。受
信部側では、受信したデータの内容に異常がないと判明
すると、CLR信号により受信部20の8BIT−FF
22でラッチされたパラレルデータをリセットし、次の
受信データを待つようにする。
なければ、データを再送する等の処置を行うことによ
り、データ伝送の信頼性を向上させることができる。受
信部側では、受信したデータの内容に異常がないと判明
すると、CLR信号により受信部20の8BIT−FF
22でラッチされたパラレルデータをリセットし、次の
受信データを待つようにする。
【0057】次に図8の本発明の第5の実施例について
説明する。第5の実施例は、第4の実施例におけるクリ
ア信号の送信部の処理について、FF16を付加するこ
とにより、変更したものである。
説明する。第5の実施例は、第4の実施例におけるクリ
ア信号の送信部の処理について、FF16を付加するこ
とにより、変更したものである。
【0058】前実施例では、受信部からクリア信号が送
信部に伝送されるまでの間は、次のデータの送信ができ
ないため、送信データを8BIT−FF11に取り込ん
だ時点で、ライト信号により、FF16の出力となる送
信部側のクリア信号を送信不可の状態、例えばCLR=
1とする。
信部に伝送されるまでの間は、次のデータの送信ができ
ないため、送信データを8BIT−FF11に取り込ん
だ時点で、ライト信号により、FF16の出力となる送
信部側のクリア信号を送信不可の状態、例えばCLR=
1とする。
【0059】そして、受信部側から、正常を意味する
“H”が送られて来た時点で、FF16をリセットと
し、例えば送信不可CLR=1となっているFF16の
出力のクリア信号を例えばCLR=0として送信不可状
態を解除する。
“H”が送られて来た時点で、FF16をリセットと
し、例えば送信不可CLR=1となっているFF16の
出力のクリア信号を例えばCLR=0として送信不可状
態を解除する。
【0060】このように、送信部側のクリア信号CLR
を監視することにより、クリア信号CLR=0となれ
ば、いつでもデータを伝送することができるので、デー
タ伝送制御を容易にすることができる。
を監視することにより、クリア信号CLR=0となれ
ば、いつでもデータを伝送することができるので、デー
タ伝送制御を容易にすることができる。
【0061】次に図9の本発明の第6の実施例につい
て、図10に示す第6の実施例の動作フローチャートも
合わせ用いて説明する。第6の実施例は、第5の実施例
に示す送信部10と受信部20を2組用いて双方向伝送
を行うもので、図9には装置間で授受するデータとクリ
ア信号とを示した。
て、図10に示す第6の実施例の動作フローチャートも
合わせ用いて説明する。第6の実施例は、第5の実施例
に示す送信部10と受信部20を2組用いて双方向伝送
を行うもので、図9には装置間で授受するデータとクリ
ア信号とを示した。
【0062】装置1の送信部1 101 から装置2の受信
部2 202 にデータを伝送するための伝送路はシリアル
データ(S−DATA1 )用、クロック(CLK1 )
用、ストローブ(STB1 )信号用の3つの伝送路と、
受信部2 202 からの応答のためのクリア(CLR21)
信号用の1つの伝送路である。また、受信データが異常
のとき、再送を依頼するために、送信部2 102 から受
信部1 201 にデータ(S−DATA2 )用伝送路を用
いて依頼する。
部2 202 にデータを伝送するための伝送路はシリアル
データ(S−DATA1 )用、クロック(CLK1 )
用、ストローブ(STB1 )信号用の3つの伝送路と、
受信部2 202 からの応答のためのクリア(CLR21)
信号用の1つの伝送路である。また、受信データが異常
のとき、再送を依頼するために、送信部2 102 から受
信部1 201 にデータ(S−DATA2 )用伝送路を用
いて依頼する。
【0063】双方向伝送を行う場合、例えば、図10に
示すフローチャートのように動作することにより、信頼
性の高いデータ伝送が実現できる。図10に示す図9の
装置1から装置2へデータを伝送する場合の例について
説明する。
示すフローチャートのように動作することにより、信頼
性の高いデータ伝送が実現できる。図10に示す図9の
装置1から装置2へデータを伝送する場合の例について
説明する。
【0064】伝送データが正常なときを、図10の
(1)に示す。装置1からデータA(DATA1 )を装
置2に伝送すると同時に自装置のFF16が出力するク
リア信号CLR11を“1”にし、送信不可にする。
(1)に示す。装置1からデータA(DATA1 )を装
置2に伝送すると同時に自装置のFF16が出力するク
リア信号CLR11を“1”にし、送信不可にする。
【0065】データAを受信した装置2側で受信が正常
であると判別すると、MPU等で生成するクリア信号C
LR21は受信が正常であることを示す“CLR21=0”
を送出する。FF16は“CLR21=0”を入力して、
“CLR11=1”になっているクリア信号を“CLR11
=0”にして送信不可を解除し、次にデータの送信を行
う。順次、この動作を繰り返し、データを装置1から装
置2へ伝送する。
であると判別すると、MPU等で生成するクリア信号C
LR21は受信が正常であることを示す“CLR21=0”
を送出する。FF16は“CLR21=0”を入力して、
“CLR11=1”になっているクリア信号を“CLR11
=0”にして送信不可を解除し、次にデータの送信を行
う。順次、この動作を繰り返し、データを装置1から装
置2へ伝送する。
【0066】次に伝送データが異常な場合を示す図10
の(2)について説明する。装置1からデータB(DA
TA1 )を装置2に伝送すると同時に自装置のFF16
が出力するクリア信号CLR11を“1”にし、送信不可
にする(図10の(1)の場合と同じ)。
の(2)について説明する。装置1からデータB(DA
TA1 )を装置2に伝送すると同時に自装置のFF16
が出力するクリア信号CLR11を“1”にし、送信不可
にする(図10の(1)の場合と同じ)。
【0067】データBを受信した装置2側で受信が異常
であると判別すると、MPU等で生成するクリア信号C
LR21を異常であることを示す“1”のまま保持し、装
置1からの送信を不可の状態にしておく。装置2では継
続中の装置1側への送信を中断し、装置1に対してデー
タ再送要求のデータ(DATA2 )を送信する。送信に
より装置2側のクリア信号CLR22は“1”とする。
であると判別すると、MPU等で生成するクリア信号C
LR21を異常であることを示す“1”のまま保持し、装
置1からの送信を不可の状態にしておく。装置2では継
続中の装置1側への送信を中断し、装置1に対してデー
タ再送要求のデータ(DATA2 )を送信する。送信に
より装置2側のクリア信号CLR22は“1”とする。
【0068】装置1側で受信部2 202 からのデータD
ATA2 が正常に受信されると、データを再送要求され
たことを認識し、再送準備を行うとともに、本送信に対
するクリア信号CLR12を“0”にして装置2側に送信
する。
ATA2 が正常に受信されると、データを再送要求され
たことを認識し、再送準備を行うとともに、本送信に対
するクリア信号CLR12を“0”にして装置2側に送信
する。
【0069】装置2側ではこのクリア信号CLR12を受
信すると、クリア信号CLR22が“0”となる。このク
リア信号“CLR12=0”により、装置2は装置1にお
いて再送要求が認識されたと判断し、装置1の送信を許
可する。そして、クリア信号CLR21を“0”にする。
信すると、クリア信号CLR22が“0”となる。このク
リア信号“CLR12=0”により、装置2は装置1にお
いて再送要求が認識されたと判断し、装置1の送信を許
可する。そして、クリア信号CLR21を“0”にする。
【0070】次に装置1からデータBを再送し、装置2
が正しくデータBを受信すると、図10の(1)に示す
順序で、動作を繰り返す。このようにして、“CLR21
=0”を装置1で受信する間は、装置1から装置2へ次
々とデータの伝送を行うことができる。
が正しくデータBを受信すると、図10の(1)に示す
順序で、動作を繰り返す。このようにして、“CLR21
=0”を装置1で受信する間は、装置1から装置2へ次
々とデータの伝送を行うことができる。
【0071】
【発明の効果】以上説明したように、本発明の技術を用
いることにより、シリアルデータと別線のクロック信号
とを伝送して行うシリアル同期式伝送において、データ
送信時のみ送信クロック信号を発生し、その他の期間は
送信クロック発生を停止するので、送信クロック信号発
生に必要な電力を節減できる。
いることにより、シリアルデータと別線のクロック信号
とを伝送して行うシリアル同期式伝送において、データ
送信時のみ送信クロック信号を発生し、その他の期間は
送信クロック発生を停止するので、送信クロック信号発
生に必要な電力を節減できる。
【0072】特に、小規模の電子装置のMPU間通信等
において、大幅な電流低減、制御回路の簡素化、ノイズ
の影響低減等が可能となる。また、本発明の技術を用い
ることにより、送信クロック信号を受信している期間の
み、シリアルデータが受信されるので、従来技術におい
て用いていた送信側での先頭パターン信号も終了パター
ン信号の生成回路や、受信側での先頭パターン信号も終
了パターン信号検出回路が不要となり、回路の簡素化と
伝送効率の向上がはかれる。
において、大幅な電流低減、制御回路の簡素化、ノイズ
の影響低減等が可能となる。また、本発明の技術を用い
ることにより、送信クロック信号を受信している期間の
み、シリアルデータが受信されるので、従来技術におい
て用いていた送信側での先頭パターン信号も終了パター
ン信号の生成回路や、受信側での先頭パターン信号も終
了パターン信号検出回路が不要となり、回路の簡素化と
伝送効率の向上がはかれる。
【図1】本発明の原理構成図である。
【図2】本発明の第1の実施例である。
【図3】本発明の第1の実施例のタイムチャートであ
る。
る。
【図4】本発明の第2の実施例である。
【図5】本発明の第2の実施例のタイムチャートであ
る。
る。
【図6】本発明の第3の実施例である。
【図7】本発明の第4の実施例である。
【図8】本発明の第5の実施例である。
【図9】本発明の第6の実施例である。
【図10】第6の実施例の動作フローチャートである。
【図11】従来例を示す図である。
10,30 送信部 11,22,31,42 8BIT−FF 12、32 パラレル/シリアル変換回路 13 遅延回路 14 クロック発生回路 15,33 インバータ 16 FF 20,40 受信部 21,41 シリアル/パラレル変換回路 23 クロックカウンタ 24 タイマ 43 先頭/終了検出回路 100 シリアルデータ送信手段 110 クロック発生手段 200 シリアルデータ受信手段
Claims (6)
- 【請求項1】 シリアルデータを伝送するシリアルデー
タ送受信回路であって、 間歇的にシリアルデータ送信手段(100)で生成した
シリアルデータを送信するとともに、該シリアルデータ
送信時のみ、クロック発生手段(110)で生成した該
シリアルデータに同期した送信クロック信号を発生して
該シリアルデータとは別の伝送路で送信する送信部(1
0)と、 受信した該シリアルデータを、受信した該送信クロック
信号により、シリアルデータ受信手段(200)で取り
込む受信部(20)と、を有することを特徴とするシリ
アルデータ送受信回路。 - 【請求項2】 請求項1において、 前記送信部(10)の前記シリアルデータ送信手段(1
00)は、nビットのパラレルデータをラッチするnビ
ットのフリップフロップ(11)と、該フリップフロッ
プ(11)でラッチされたnビットの該パラレルデータ
をnビットのシリアルデータに変換するパラレル/シリ
アル変換回路(12)とで構成し、 前記クロック発生手段(110)は、該送信部(10)
に該パラレルデータとともにに入力するライト信号の入
力をトリガに、入力するマスタクロックを用いてn個の
クロック信号を発生するクロック発生回路(14)で構
成し、 前記受信部(20)の前記シリアルデータ受信手段(2
00)は、該送信部(10)より伝送されたnビットの
該シリアルデータをパラレルデータに変換するシリアル
/パラレル変換回路(21)とnビットの該パラレルデ
ータをラッチするnビットのフリップフロップ(22)
と、前記送信部(10)からのn個の前記送信クロック
信号を入力してカウント値がn個に達すると、カウント
終了を表す該カウント終了信号を該フリップフロップ
(22)のラッチパルスとして送出するクロックカウン
タ(23)とで構成し、 該送信部(10)より該受信部(20)に該シリアルデ
ータを伝送するときのみ、該クロック発生回路(14)
が発生するn個の該送信クロック信号を該パラレル/シ
リアル変換回路(12)と該受信部(20)に送出し、
該受信部(20)で受信した該シリアルデータをパラレ
ルデータに変換することを特徴とするシリアルデータ送
受信回路。 - 【請求項3】 請求項2において、 前記受信部(20)に、前記クロックカウンタ(23)
と同じ入力信号を入力して、一定時間経過しても次の入
力がないときは、リセット信号を送出して該クロックカ
ウンタ(23)のカウント値をリセットするタイマ(2
4)を設けたことを特徴とするシリアルデータ送受信回
路。 - 【請求項4】 請求項1において、 前記送信部(10)の前記クロック発生回路(14)内
に、該クロック発生回路(14)がn個の前記送信クロ
ック信号を発生した後、一定時間経過してカウント終了
を表す該カウント終了信号を送出する機能と、 該送信部(10)と前記受信部(20)との間に該カウ
ント終了信号を伝送する伝送路を付加し、 該信号を該受信部(20)の前記フリップフロップ(2
2)のラッチパルスとして用いることを特徴とするシリ
アルデータ送受信回路。 - 【請求項5】 請求項4において、 前記受信部(20)に前記シリアルデータが入力する
と、正常に入力したか否を判別した結果を表すクリア信
号を、前記送信部(10)側に伝送することを特徴とす
るシリアルデータ送受信回路。 - 【請求項6】 請求項5において、 前記受信部(20)に前記シリアルデータが入力する
と、正常に入力したか否を判別した結果を表すクリア信
号を、該受信部(20)より前記送信部(10)側に伝
送するようにしたシリアルデータ送受信回路を2組設
け、 双方向で該シリアルデータを送受信できるようにしたこ
とを特徴とするシリアルデータ送受信回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6077213A JPH07288516A (ja) | 1994-04-15 | 1994-04-15 | シリアルデータ送受信回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6077213A JPH07288516A (ja) | 1994-04-15 | 1994-04-15 | シリアルデータ送受信回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07288516A true JPH07288516A (ja) | 1995-10-31 |
Family
ID=13627562
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6077213A Withdrawn JPH07288516A (ja) | 1994-04-15 | 1994-04-15 | シリアルデータ送受信回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07288516A (ja) |
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-
1994
- 1994-04-15 JP JP6077213A patent/JPH07288516A/ja not_active Withdrawn
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