JP2698287B2 - 調歩同期方式通信のための受信回路 - Google Patents
調歩同期方式通信のための受信回路Info
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Description
【0001】
【産業上の利用分野】本発明は、情報処理機器等の間
(パソコンとプリンタ間等)でのデータ通信手段として
用いられるシリアル通信である、調歩同期方式での通信
機能を有する情報処理機器にて利用されるシリアル受信
回路に関する。
(パソコンとプリンタ間等)でのデータ通信手段として
用いられるシリアル通信である、調歩同期方式での通信
機能を有する情報処理機器にて利用されるシリアル受信
回路に関する。
【0002】
【従来の技術】調歩同期式シリアル通信でのキャラクタ
(シリアル送受信データ)は図7に示す如くシリアルビ
ット列で送信され、受信回路はこのシリアルビット列を
図5のフローに従い動作し、正しいキャラクタを合成す
る。
(シリアル送受信データ)は図7に示す如くシリアルビ
ット列で送信され、受信回路はこのシリアルビット列を
図5のフローに従い動作し、正しいキャラクタを合成す
る。
【0003】図7において、マーク(Mark)は、伝
送線上に通信データがない時の状態“High”レベル
を、STAはスタートビット、即ち、1キャラクタビッ
トと同一パルス幅の“Low”レベルパルスであり、送
受信間の同期をとる為のビットである。また、b0 〜b
N は、通信すべきデータのシリアルビット列であり、S
TAに続きLSBビット(b0 )から送信される。ST
Oは、ストップビットであり、キャラクタビット列に続
く“High”レベルパルスである。パルス幅は1キャ
ラクタビット幅と同一であり、同期の検証用ビットであ
る。
送線上に通信データがない時の状態“High”レベル
を、STAはスタートビット、即ち、1キャラクタビッ
トと同一パルス幅の“Low”レベルパルスであり、送
受信間の同期をとる為のビットである。また、b0 〜b
N は、通信すべきデータのシリアルビット列であり、S
TAに続きLSBビット(b0 )から送信される。ST
Oは、ストップビットであり、キャラクタビット列に続
く“High”レベルパルスである。パルス幅は1キャ
ラクタビット幅と同一であり、同期の検証用ビットであ
る。
【0004】また、送信ビット列は連続してキャラクタ
送信を行う場合、所定の期間のストップビットを確保の
後、これに続き、マーク状態なしで次のスタートビット
を送信する事が可能であり、この場合は図8に示すビッ
ト列を送信することになる。
送信を行う場合、所定の期間のストップビットを確保の
後、これに続き、マーク状態なしで次のスタートビット
を送信する事が可能であり、この場合は図8に示すビッ
ト列を送信することになる。
【0005】図6は従来の調歩同期式シリアル受信を実
現する回路構成を示す。以下、図5及び図6を参照して
動作を説明する。
現する回路構成を示す。以下、図5及び図6を参照して
動作を説明する。
【0006】T1は受信回路外部より入力されるシリア
ル通信データの入力信号である。スタートビット検出/
シフトクロック生成回路30は、シリアル入力信号のス
タートビットの立ち下がりエッヂを検出し(図5のステ
ップS10)、所定の期間(1キャラクター幅の期間)
“Low”レベルであることを判定し、回路30に入力
されるクロック“CLK”を基にシフトクロックSCL
Kを生成し出力する。さらに、このスタートビットを検
出したことを示す信号S1を出力する。シフト回路31
は信号S1より起動され、キャラクタビット長設定/制
御回路33から出力されたシフト期間を示す信号S2が
アクティブの期間シフトクロックSCLKにより入力信
号T1のシリアルデータを1キャラクタフレーム分シフ
トする回路である(図5のステップS11参照)。
ル通信データの入力信号である。スタートビット検出/
シフトクロック生成回路30は、シリアル入力信号のス
タートビットの立ち下がりエッヂを検出し(図5のステ
ップS10)、所定の期間(1キャラクター幅の期間)
“Low”レベルであることを判定し、回路30に入力
されるクロック“CLK”を基にシフトクロックSCL
Kを生成し出力する。さらに、このスタートビットを検
出したことを示す信号S1を出力する。シフト回路31
は信号S1より起動され、キャラクタビット長設定/制
御回路33から出力されたシフト期間を示す信号S2が
アクティブの期間シフトクロックSCLKにより入力信
号T1のシリアルデータを1キャラクタフレーム分シフ
トする回路である(図5のステップS11参照)。
【0007】キャラクタビット長設定/制御回路33は
外部MPU等から設定されたキャラクタビット長に基づ
き、シフト回路31を動作させるべき期間を示す信号S
2を出力すると同時に、シフト終了を示す信号S3を出
力する。ラッチ/データ出力回路34は信号S3を受取
り、シフト回路31から出力されるシフト結果S4をラ
ッチ回路にラッチし(図5のステップS13参照)、外
部MPUからの要求に応じバスB1を通じて出力する回
路である。フレーミングエラー検出回路32は信号S3
発生時に、シフト結果S4の内のストップビットにあた
る状態を判定し(ステップS12)、同期ミスがなかっ
たかどうか(フレーミングエラーの有無)を判別する回
路である(図5のステップS14参照)。
外部MPU等から設定されたキャラクタビット長に基づ
き、シフト回路31を動作させるべき期間を示す信号S
2を出力すると同時に、シフト終了を示す信号S3を出
力する。ラッチ/データ出力回路34は信号S3を受取
り、シフト回路31から出力されるシフト結果S4をラ
ッチ回路にラッチし(図5のステップS13参照)、外
部MPUからの要求に応じバスB1を通じて出力する回
路である。フレーミングエラー検出回路32は信号S3
発生時に、シフト結果S4の内のストップビットにあた
る状態を判定し(ステップS12)、同期ミスがなかっ
たかどうか(フレーミングエラーの有無)を判別する回
路である(図5のステップS14参照)。
【0008】この種の通信では、送信側のキャラクタビ
ット長は必ずしも受信側では明かではなく、従って、1
キャラクタフレーム内のキャラクタビット長が送信側と
受信側との間で差異がある場合に、フレーミングエラー
が発生する。
ット長は必ずしも受信側では明かではなく、従って、1
キャラクタフレーム内のキャラクタビット長が送信側と
受信側との間で差異がある場合に、フレーミングエラー
が発生する。
【0009】しかしながら、キャラクタビット長の差異
があっても、任意の2個のキャラクタフレームの間に必
ず所定の期間以上のマーク状態が挿入されれば、フレー
ミングエラーとならない。この時受信されたキャラクタ
は、受信側で設定されたキャラクタビット長(N)で合
成されるため、送信側から送られるキャラクタビット長
(n)との差(N−n)分は論理“1”のビットとして
合成されることになる。以上を図9に示す。
があっても、任意の2個のキャラクタフレームの間に必
ず所定の期間以上のマーク状態が挿入されれば、フレー
ミングエラーとならない。この時受信されたキャラクタ
は、受信側で設定されたキャラクタビット長(N)で合
成されるため、送信側から送られるキャラクタビット長
(n)との差(N−n)分は論理“1”のビットとして
合成されることになる。以上を図9に示す。
【0010】
【発明が解決しようとする課題】しかしながら、上記の
条件が満たされず所定期間以上のマーク状態が挿入され
なければ、送信側のキャラクタは正しく受信側で再生で
きないという問題がある。この時の例を送信側キャラク
タビット長を7、受信側キャラクタビット長を8とした
時送信キャラクタ16進数“0C”を3キャラクタ連続
して送信した場合を図10に示す。送信側キャラクタビ
ット数が7である場合には、上位3ビットと下位4ビッ
トで1つのキャラクタを送信でき、図10に示す例では
上位3ビット”000”が16進数”0”、下位4ビッ
ト”1100”が16進数”C”である。
条件が満たされず所定期間以上のマーク状態が挿入され
なければ、送信側のキャラクタは正しく受信側で再生で
きないという問題がある。この時の例を送信側キャラク
タビット長を7、受信側キャラクタビット長を8とした
時送信キャラクタ16進数“0C”を3キャラクタ連続
して送信した場合を図10に示す。送信側キャラクタビ
ット数が7である場合には、上位3ビットと下位4ビッ
トで1つのキャラクタを送信でき、図10に示す例では
上位3ビット”000”が16進数”0”、下位4ビッ
ト”1100”が16進数”C”である。
【0011】この場合、受信側では最初のキャラクタで
フレーミングエラーとなるが下位7ビットについては送
信側データを正しく受信している。しかしながら、受信
回路では、一旦フレーミングエラーとなった時には次の
スタートビット検出はシリアルデータに次の立ち下がり
エッヂを検出する迄受信動作を行なわない為、受信側で
は送信された第2番目のキャラクタと第3番目のキャラ
クタとで1つのキャラクタ受信しか行なわれず、しか
も、このデータも送信されたデータとは全く異なるもの
となってしまう。
フレーミングエラーとなるが下位7ビットについては送
信側データを正しく受信している。しかしながら、受信
回路では、一旦フレーミングエラーとなった時には次の
スタートビット検出はシリアルデータに次の立ち下がり
エッヂを検出する迄受信動作を行なわない為、受信側で
は送信された第2番目のキャラクタと第3番目のキャラ
クタとで1つのキャラクタ受信しか行なわれず、しか
も、このデータも送信されたデータとは全く異なるもの
となってしまう。
【0012】他方、キャラクタビット長設定/制御回路
33は、キャラクタビット長を送信側に合わせて変更で
きるが、フレーミングエラーが発生した後は、図10に
示したのと同様に、キャラクタを正常に読み取ることは
できない。従って、これらの方法だと、シリアルデータ
の再送を行うしかなかった。
33は、キャラクタビット長を送信側に合わせて変更で
きるが、フレーミングエラーが発生した後は、図10に
示したのと同様に、キャラクタを正常に読み取ることは
できない。従って、これらの方法だと、シリアルデータ
の再送を行うしかなかった。
【0013】この為、受信側で送信側データを再生する
ことは非常に困難である。
ことは非常に困難である。
【0014】従って、本発明は、キャラクタビット長の
設定が送信側より1つ大きい場合に確実にシリアルデー
タを受信できる調歩同期方式通信のための受信回路を提
供するものである。
設定が送信側より1つ大きい場合に確実にシリアルデー
タを受信できる調歩同期方式通信のための受信回路を提
供するものである。
【0015】
【課題を解決するための手段】本発明によれば、複数の
キャラクタビット列よりなるシリアルデータを受信する
調歩同期方式通信のための受信回路であって、シリアル
データのスタートビットを検出して検出信号を出力する
と共に入力されるクロックに基づいてシフトクロックを
生成して出力する手段と、前記検出信号により起動され
前記シフトクロックにより前記シリアルデータを1キャ
ラクタフレームシフトする手段と、該シフトされたデー
タをラッチし外部からの要求に応じて出力するラッチ手
段と、設定されたキャラクタビット長に基づきシフト期
間を示す信号及びシフト終了を示す信号を出力する手段
とを有し、前記シフトされたデータのストップビットを
判定して前記シリアルデータのフレーミングエラーの発
生を検出し且つ該フレーミングエラーが発生したキャラ
クタビット列の最上位ビットがストップビットと同一の
レベルにあると認識した場合に所定の信号を発生する手
段と、前記シフトクロックを生成して出力する手段にク
ロック及びシリアルデータを出力する手段であって、前
記所定の信号によって起動され、前記フレーミングエラ
ーが発生したキャラクタビット列の次のキャラクタビッ
ト列のスタートビットの期間内にストップビットと同一
レベルのパルスを所定期間付加すると共に、前記スター
トビットの期間内における前記付加したパルス以後の期
間に出力するクロックの周波数を前記所定期間の長さに
応じて設定する手段とを備えた調歩同期方式通信のため
の受信回路が提供される。
キャラクタビット列よりなるシリアルデータを受信する
調歩同期方式通信のための受信回路であって、シリアル
データのスタートビットを検出して検出信号を出力する
と共に入力されるクロックに基づいてシフトクロックを
生成して出力する手段と、前記検出信号により起動され
前記シフトクロックにより前記シリアルデータを1キャ
ラクタフレームシフトする手段と、該シフトされたデー
タをラッチし外部からの要求に応じて出力するラッチ手
段と、設定されたキャラクタビット長に基づきシフト期
間を示す信号及びシフト終了を示す信号を出力する手段
とを有し、前記シフトされたデータのストップビットを
判定して前記シリアルデータのフレーミングエラーの発
生を検出し且つ該フレーミングエラーが発生したキャラ
クタビット列の最上位ビットがストップビットと同一の
レベルにあると認識した場合に所定の信号を発生する手
段と、前記シフトクロックを生成して出力する手段にク
ロック及びシリアルデータを出力する手段であって、前
記所定の信号によって起動され、前記フレーミングエラ
ーが発生したキャラクタビット列の次のキャラクタビッ
ト列のスタートビットの期間内にストップビットと同一
レベルのパルスを所定期間付加すると共に、前記スター
トビットの期間内における前記付加したパルス以後の期
間に出力するクロックの周波数を前記所定期間の長さに
応じて設定する手段とを備えた調歩同期方式通信のため
の受信回路が提供される。
【0016】
【作用】キャラクタビット列よりなるシリアルデータを
受信する調歩同期方式通信において、受信側のキャラク
タビット長の設定値がNでありかつ送信側のキャラクタ
ビット調がN−1である場合に、フレーミングエラーが
発生し得る。この際、フレーミングエラーを検出する手
段がスタートビットに同期してシフトされたシリアルデ
ータのストップビットを判定してエラー発生を検出し、
且つ該フレーミングエラーが発生したキャラクタビット
列の最上位ビットがストップビットと同一のレベルにあ
ると認識した場合に所定の信号を発生する。また、送信
されたキャラクタビット列の最上位ビット、即ちN番目
のビットはストップビットであるので、これによって、
フレーミングエラーが発生したキャラクタビット列の次
のキャラクタビット列のスタートビットの期間内にスト
ップビットと同一レベルのパルスが所定期間付加される
と共に、スタートビットの期間内における付加したパル
ス以後の期間に出力されるクロックの周波数が所定期間
の長さに応じて設定されて出力される。付加したパルス
以後の期間に出力されるクロックの周波数により、通常
の周期より短い周期で付加されたストップビット及びス
タートビットが正しく認識され、受信回路は最上位ビッ
トを無視することで正しくキャラクタ受信を行い得る。
受信する調歩同期方式通信において、受信側のキャラク
タビット長の設定値がNでありかつ送信側のキャラクタ
ビット調がN−1である場合に、フレーミングエラーが
発生し得る。この際、フレーミングエラーを検出する手
段がスタートビットに同期してシフトされたシリアルデ
ータのストップビットを判定してエラー発生を検出し、
且つ該フレーミングエラーが発生したキャラクタビット
列の最上位ビットがストップビットと同一のレベルにあ
ると認識した場合に所定の信号を発生する。また、送信
されたキャラクタビット列の最上位ビット、即ちN番目
のビットはストップビットであるので、これによって、
フレーミングエラーが発生したキャラクタビット列の次
のキャラクタビット列のスタートビットの期間内にスト
ップビットと同一レベルのパルスが所定期間付加される
と共に、スタートビットの期間内における付加したパル
ス以後の期間に出力されるクロックの周波数が所定期間
の長さに応じて設定されて出力される。付加したパルス
以後の期間に出力されるクロックの周波数により、通常
の周期より短い周期で付加されたストップビット及びス
タートビットが正しく認識され、受信回路は最上位ビッ
トを無視することで正しくキャラクタ受信を行い得る。
【0017】
【実施例】以下、実施例を用いて、本発明を詳細に説明
する。
する。
【0018】図1は、本発明に係わる調歩同期方式通信
のための受信回路の一実施例のブロック図である。
のための受信回路の一実施例のブロック図である。
【0019】スタートビット検出/シフトクロック生成
回路10は、シリアル入力信号のスタートビットの立ち
下がりエッヂを検出し、所定の期間(1キャラクタビッ
ト幅の期間)“Low”レベルであることを判定し、入
力されるクロックCLK1を基にシフトクロックSCL
Kを生成し出力する。さらに、このスタートビットを検
出したことを示す信号S1を出力する。
回路10は、シリアル入力信号のスタートビットの立ち
下がりエッヂを検出し、所定の期間(1キャラクタビッ
ト幅の期間)“Low”レベルであることを判定し、入
力されるクロックCLK1を基にシフトクロックSCL
Kを生成し出力する。さらに、このスタートビットを検
出したことを示す信号S1を出力する。
【0020】シフト回路11は、信号S1より起動さ
れ、キャラクタビット長設定/制御回路13から出力さ
れたシフト期間を示す信号S2がアクティブの期間シフ
トクロックSCLKにより入力信号T1のシリアルデー
タを1キャラクタフレーム分シフトする回路である。
れ、キャラクタビット長設定/制御回路13から出力さ
れたシフト期間を示す信号S2がアクティブの期間シフ
トクロックSCLKにより入力信号T1のシリアルデー
タを1キャラクタフレーム分シフトする回路である。
【0021】キャラクタビット長設定/制御回路13は
外部MPU等から設定されたキャラクタビット長に基づ
き、シフト回路11を動作させるべき期間を示す信号S
2を出力すると同時に、シフト終了を示す信号S3を出
力する。
外部MPU等から設定されたキャラクタビット長に基づ
き、シフト回路11を動作させるべき期間を示す信号S
2を出力すると同時に、シフト終了を示す信号S3を出
力する。
【0022】ラッチ/データ出力回路14は信号S3を
受取り、シフト回路11から出力されるシフト結果S4
をラッチ回路にラッチし、外部MPUからの要求に応じ
バスB1を通じて出力する回路である。
受取り、シフト回路11から出力されるシフト結果S4
をラッチ回路にラッチし、外部MPUからの要求に応じ
バスB1を通じて出力する回路である。
【0023】シリアルデータのフレーミングエラーの発
生を検出し且つフレーミングエラーが発生したキャラク
タビット列の最上位ビットがストップビットと同一のレ
ベルにあると認識した場合に所定の信号を発生する手段
に対応するフレーミングエラー検出回路12は、フレー
ミングエラー発生を示す出力信号S5を出力し、さらに
最上位ビット(キャラクタビット長設定/制御回路13
に設定されるキャラクタビット長がNである場合のbN-
1 に当たるビット)が“High”レベルであり、かつ
フレーミングエラーが発生した条件を示す信号S6を受
信クロック及び入力シリアルデータの加工回路15へと
出力する。
生を検出し且つフレーミングエラーが発生したキャラク
タビット列の最上位ビットがストップビットと同一のレ
ベルにあると認識した場合に所定の信号を発生する手段
に対応するフレーミングエラー検出回路12は、フレー
ミングエラー発生を示す出力信号S5を出力し、さらに
最上位ビット(キャラクタビット長設定/制御回路13
に設定されるキャラクタビット長がNである場合のbN-
1 に当たるビット)が“High”レベルであり、かつ
フレーミングエラーが発生した条件を示す信号S6を受
信クロック及び入力シリアルデータの加工回路15へと
出力する。
【0024】本発明の主要部分である仮想的な区切りを
シリアルデータに付加する手段に対応する受信クロック
及び入力シリアルデータの加工回路15には、外部から
のシリアル通信データの入力信号T1が入力され、その
入力信号を加工しスタートビット検出/シフトクロック
生成回路10及びシフト回路11に信号S7として出力
すると同時に、クロックCLKとクロックCLKの4倍
の周波数のクロックCLK2とが入力され、これを加工
し、CLK1としてスタートビット検出/シフトクロッ
ク生成回路10に出力する。信号S7は、仮想ストップ
ビットが付加されたシリアル通信データである。尚、ク
ロックCLKは、信号T1の16倍以上の周波数を有し
ており、送信レートのべき乗倍周波数のクロック信号で
ある。
シリアルデータに付加する手段に対応する受信クロック
及び入力シリアルデータの加工回路15には、外部から
のシリアル通信データの入力信号T1が入力され、その
入力信号を加工しスタートビット検出/シフトクロック
生成回路10及びシフト回路11に信号S7として出力
すると同時に、クロックCLKとクロックCLKの4倍
の周波数のクロックCLK2とが入力され、これを加工
し、CLK1としてスタートビット検出/シフトクロッ
ク生成回路10に出力する。信号S7は、仮想ストップ
ビットが付加されたシリアル通信データである。尚、ク
ロックCLKは、信号T1の16倍以上の周波数を有し
ており、送信レートのべき乗倍周波数のクロック信号で
ある。
【0025】本実施例による受信回路でのタイミングチ
ャートを図2及び図3に示す。図3は、図2のA部の拡
大図である。
ャートを図2及び図3に示す。図3は、図2のA部の拡
大図である。
【0026】スタートビット検出/シフトクロック生成
回路10より出力されるシフトクロックSCLKは、入
力クロックCLK1を分周したクロックでありこのクロ
ックの立ち下がりエッヂによりシフト回路11はシフト
動作を行なう。従って、より正確に入力信号T1のシリ
アルデータをシフトする為にはシフトクロックSCLK
の立ち下がりはキャラクタビットの中点にくる様にスタ
ートビット検出/シフトクロック生成回路10で調整さ
れている。受信クロック及び入力シリアルデータの加工
回路15は、信号S6がアクティブとなるタイミングに
応じて、T1からの入力シリアルデータのストップビッ
トを加工しキャラクタビット幅の 1/4周期に当たる
“High”パルス22を入れてこれをスタートビット
検出/シフトクロック生成回路10及びシフト回路11
にシリアルデータ信号S7を出力する。
回路10より出力されるシフトクロックSCLKは、入
力クロックCLK1を分周したクロックでありこのクロ
ックの立ち下がりエッヂによりシフト回路11はシフト
動作を行なう。従って、より正確に入力信号T1のシリ
アルデータをシフトする為にはシフトクロックSCLK
の立ち下がりはキャラクタビットの中点にくる様にスタ
ートビット検出/シフトクロック生成回路10で調整さ
れている。受信クロック及び入力シリアルデータの加工
回路15は、信号S6がアクティブとなるタイミングに
応じて、T1からの入力シリアルデータのストップビッ
トを加工しキャラクタビット幅の 1/4周期に当たる
“High”パルス22を入れてこれをスタートビット
検出/シフトクロック生成回路10及びシフト回路11
にシリアルデータ信号S7を出力する。
【0027】ここで、パルス22の幅は1/4周期分で
ある必要はなく、ストップビットSTOとして認識され
る幅を有していれば良い。
ある必要はなく、ストップビットSTOとして認識され
る幅を有していれば良い。
【0028】さらに、この“High”パルスから次の
送信キャラクタの最下位ビットb0に当たるデータがT
1信号に現れる迄の期間、スタートビット検出/シフト
クロック生成回路10への出力クロックCLK1をCL
Kの4倍の周波数とする。この周波数は、”High”
パルス22の幅、1/4周期で決まる。即ち、ストップ
ビットSTOを1/4周期に設定して付加するために、
この逆数の4倍の周波数にクロックCLK1を設定す
る。
送信キャラクタの最下位ビットb0に当たるデータがT
1信号に現れる迄の期間、スタートビット検出/シフト
クロック生成回路10への出力クロックCLK1をCL
Kの4倍の周波数とする。この周波数は、”High”
パルス22の幅、1/4周期で決まる。即ち、ストップ
ビットSTOを1/4周期に設定して付加するために、
この逆数の4倍の周波数にクロックCLK1を設定す
る。
【0029】従って、スタートビット検出/シフトクロ
ック生成回路10及びシフト回路11に対して、信号S
6がアクティブとなるタイミングで仮想的なストップビ
ットが与えられることとなり、フレーミングエラーが発
生しても正しくキャラクタ受信ができる。
ック生成回路10及びシフト回路11に対して、信号S
6がアクティブとなるタイミングで仮想的なストップビ
ットが与えられることとなり、フレーミングエラーが発
生しても正しくキャラクタ受信ができる。
【0030】これにより、送信側キャラクタビット長と
受信側設定キャラクタビット長との差異から発生する受
信エラーのうち、送信側が受信側設定キャラクタビット
長より1だけ少ない場合に限り、最上位ビットのみを無
視すれば、送信側キャラクタを正しく再生でき、たとえ
エラーを起しても受信側で正しくキャラクタ受信を行い
得る。
受信側設定キャラクタビット長との差異から発生する受
信エラーのうち、送信側が受信側設定キャラクタビット
長より1だけ少ない場合に限り、最上位ビットのみを無
視すれば、送信側キャラクタを正しく再生でき、たとえ
エラーを起しても受信側で正しくキャラクタ受信を行い
得る。
【0031】図4に、受信回路の本実施例における、送
信側キャラクタフレーム及び受信側キャラクタフレーム
の通信状況を示す。
信側キャラクタフレーム及び受信側キャラクタフレーム
の通信状況を示す。
【0032】例として、送信側キャラクタビット長を
7、受信側設定キャラクタビット長を8とした場合を示
す。
7、受信側設定キャラクタビット長を8とした場合を示
す。
【0033】本発明での受信回路では上図に示す通り、
受信側であらかじめ設定されたキャラクタビット長Nの
最上位ビット(bN-1 )が“High”レベルで且つフ
レーミングエラーとなった時、この時点で次の“Lo
w”レベルパルス、即ち次のキャラクタビット列のスタ
ートビットを加工してストップビットを付加して、これ
によってその次のキャラクタビット列のスタートビット
も確保して、次のビットを最下位ビット(b0 )として
受信を行なう様にしたものであり、これにより送信側が
N−1のキャラクタビット長で構成されたキャラクタフ
レームを連続して送信しても送信データを正しく再生す
る事を可能とするものである。
受信側であらかじめ設定されたキャラクタビット長Nの
最上位ビット(bN-1 )が“High”レベルで且つフ
レーミングエラーとなった時、この時点で次の“Lo
w”レベルパルス、即ち次のキャラクタビット列のスタ
ートビットを加工してストップビットを付加して、これ
によってその次のキャラクタビット列のスタートビット
も確保して、次のビットを最下位ビット(b0 )として
受信を行なう様にしたものであり、これにより送信側が
N−1のキャラクタビット長で構成されたキャラクタフ
レームを連続して送信しても送信データを正しく再生す
る事を可能とするものである。
【0034】
【発明の効果】以上詳細に説明したように、本発明によ
る受信回路は、シリアルデータのフレーミングエラーの
発生を検出し且つ該フレーミングエラーが発生したキャ
ラクタビット列の最上位ビットがストップビットと同一
のレベルにあると認識した場合に所定の信号を発生する
手段と、該手段によって発生した所定の信号によって起
動され、フレーミングエラーが発生したキャラクタビッ
ト列の次のキャラクタビット列のスタートビットの期間
内にストップビットと同一レベルのパルスを所定期間付
加すると共に、スタートビットの期間内における付加し
たパルス以後の期間に出力するクロックの周波数を所定
期間の長さに応じて設定する手段とを備えたので、送信
側のキャラクタビット列が1小さい場合に、通常の周期
より短い周期で付加されたストップビット及びスタート
ビットを正しく認識して受信したキャラクタ列を正しく
再生でき、たとえフレーミングエラーを起しても、スト
ップビットを付加することによる時間的遅延を生ずるこ
となく簡単な回路構成の受信回路で正しくキャラクタ受
信を行い得る。
る受信回路は、シリアルデータのフレーミングエラーの
発生を検出し且つ該フレーミングエラーが発生したキャ
ラクタビット列の最上位ビットがストップビットと同一
のレベルにあると認識した場合に所定の信号を発生する
手段と、該手段によって発生した所定の信号によって起
動され、フレーミングエラーが発生したキャラクタビッ
ト列の次のキャラクタビット列のスタートビットの期間
内にストップビットと同一レベルのパルスを所定期間付
加すると共に、スタートビットの期間内における付加し
たパルス以後の期間に出力するクロックの周波数を所定
期間の長さに応じて設定する手段とを備えたので、送信
側のキャラクタビット列が1小さい場合に、通常の周期
より短い周期で付加されたストップビット及びスタート
ビットを正しく認識して受信したキャラクタ列を正しく
再生でき、たとえフレーミングエラーを起しても、スト
ップビットを付加することによる時間的遅延を生ずるこ
となく簡単な回路構成の受信回路で正しくキャラクタ受
信を行い得る。
【図1】本発明に係わる調歩同期方式通信のための受信
回路の一実施例のブロック図である。
回路の一実施例のブロック図である。
【図2】図1に示す受信回路の信号のタイミングチャー
ト図である。
ト図である。
【図3】図2に示す受信回路の信号のタイミングチャー
ト図の一部拡大図である。
ト図の一部拡大図である。
【図4】図1に示す受信回路における、送信側キャラク
タフレーム及び受信側キャラクタフレームの通信状況を
示す図である。
タフレーム及び受信側キャラクタフレームの通信状況を
示す図である。
【図5】従来の受信回路の動作フローを示すフローチャ
ート図である。
ート図である。
【図6】従来の調歩同期方式通信のための受信回路の一
実施例のブロック図である。
実施例のブロック図である。
【図7】従来の受信回路におけるキャラクタの一例を示
す説明図である。
す説明図である。
【図8】従来の受信回路におけるキャラクタの一例を示
す説明図である。
す説明図である。
【図9】受信側のキャラクタビット長がNであり、送信
側のキャラクタビット長がN−1である場合のキャラク
タ受信の一例を示す説明図である。
側のキャラクタビット長がN−1である場合のキャラク
タ受信の一例を示す説明図である。
【図10】受信側のキャラクタビット長がNであり、送
信側のキャラクタビット長がN−1である場合のキャラ
クタ受信においてフレーミングエラーの発生を示す説明
図である。
信側のキャラクタビット長がN−1である場合のキャラ
クタ受信においてフレーミングエラーの発生を示す説明
図である。
10 スタートビット検出/シフトクロック生成回路 11 シフト回路 12 フレーミングエラー検出回路 13 キャラクタビット長設定/制御回路 14 ラッチ/データ出力回路 15 受信クロック及び入力シリアルデータの加工回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三上 浩 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 平4−185135(JP,A) 実開 平2−1943(JP,U)
Claims (1)
- 【請求項1】 複数のキャラクタビット列よりなるシリ
アルデータを受信する調歩同期方式通信のための受信回
路であって、シリアルデータのスタートビットを検出し
て検出信号を出力すると共に入力されるクロックに基づ
いてシフトクロックを生成して出力する手段と、前記検
出信号により起動され前記シフトクロックにより前記シ
リアルデータを1キャラクタフレームシフトする手段
と、該シフトされたデータをラッチし外部からの要求に
応じて出力するラッチ手段と、設定されたキャラクタビ
ット長に基づきシフト期間を示す信号及びシフト終了を
示す信号を出力する手段とを有し、前記シフトされたデ
ータのストップビットを判定して前記シリアルデータの
フレーミングエラーの発生を検出し且つ該フレーミング
エラーが発生したキャラクタビット列の最上位ビットが
ストップビットと同一のレベルにあると認識した場合に
所定の信号を発生する手段と、前記シフトクロックを生
成して出力する手段にクロック及びシリアルデータを出
力する手段であって、前記所定の信号によって起動さ
れ、前記フレーミングエラーが発生したキャラクタビッ
ト列の次のキャラクタビット列のスタートビットの期間
内にストップビットと同一レベルのパルスを所定期間付
加すると共に、前記スタートビットの期間内における前
記付加したパルス以後の期間に出力するクロックの周波
数を前記所定期間の長さに応じて設定する手段とを備え
た調歩同期方式通信のための受信回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4157942A JP2698287B2 (ja) | 1992-06-17 | 1992-06-17 | 調歩同期方式通信のための受信回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4157942A JP2698287B2 (ja) | 1992-06-17 | 1992-06-17 | 調歩同期方式通信のための受信回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH066341A JPH066341A (ja) | 1994-01-14 |
JP2698287B2 true JP2698287B2 (ja) | 1998-01-19 |
Family
ID=15660840
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4157942A Expired - Fee Related JP2698287B2 (ja) | 1992-06-17 | 1992-06-17 | 調歩同期方式通信のための受信回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2698287B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69525415T2 (de) * | 1994-11-04 | 2002-06-20 | Sumitomo Electric Industries, Ltd. | Schrumpfbarer Schlauch, aus Verbundmaterial, und Verfahren zur Abdichtung unter Verwendung dieses Schlauches |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH021943U (ja) * | 1988-06-16 | 1990-01-09 | ||
JP2902102B2 (ja) * | 1990-11-20 | 1999-06-07 | 国際電気株式会社 | デジタル通信網のストップビット調整装置 |
-
1992
- 1992-06-17 JP JP4157942A patent/JP2698287B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH066341A (ja) | 1994-01-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |