JP2008085740A - データ受信装置及びその受信方法 - Google Patents

Abstract

【課題】送信部から受信部への配線数を１本にし、かつ、読取誤りを減少することである。
【解決手段】１フレームあたり複数のビットで形成されたデータを受信し、受信側クロックで該データを取り込むデータ受信装置であり、タイミング候補発生部は、ビット周期内の少なくとも３つのクロックタイミングをデータ取り込みタイミングの候補として発生し、ヘッダ読み取り監視部はタイミング候補の各クロックタイミングでデータ信号を読み取り、それぞれのクロックタイミングでヘッダを正しく読み取れたか監視し、タイミング決定部はヘッダを正しく読み取れたタイミング候補が３つ以上存在すれば、中央のタイミング候補をデータ取り込みタイミングとして決定し、データ取り込み部は該決定したデータ取り込みタイミングで受信データを取り込む。
【選択図】図３

Description

本発明はデータ受信装置及びその受信方法に係わり、特に、１フレームあたり複数のビットで形成されたデータを受信し、受信側クロックで該データを取り込むデータ受信装置及びその受信方法に関する。

図２７に示すように、送信側1の送信データ作成部1aはクロックジェネレータ1bから発生した送信側クロックに同期したデータを作成して送信し、受信側２の受信データ取り込み部2aはクロックジェネレータ2bから発生した受信側クロックに同期して受信データを取り込む。かかる場合、送信側及び受信側のクロックジェネレータ1b ，2bは共に同期用クロックにイネーブルされてクロックを発生するが、伝送路の遅延やクロックジェネレータの個々の性能により、両クロック間には周波数偏差及びジッタが存在し、また位相差が存在する。このため、受信側２は送信側1より送られてくるデータ信号を非同期データとして取り込む必要がある。これを実現するに当たり従来、以下に述べる２つの技術が提案されている。
第1の方法は、送信側からクロックとデータを送出し、受信側で送信側のクロックを用いて受信データをバッファ等に溜め、送信/受信クロックの位相を調整して受信側クロックで受信データを取り込んで送信側ロックより受信側のクロックに乗り換える方法である(特許文献１)。
図２８はかかるデータ受信装置の要部構成図、図２９は動作説明用のタイムチャートであり、送信データ(a)の1周期が送信クロック(b)、受信クロック(f)の6周期と等しいとしている。
自走カウンタ部3aは送信クロック(b)をカウントし、デコード部3bは自走カウンタのカウンタ値をデコードし、所定のカウント値になったとき（本例では自走カウンタ値="C"））取り込みタイミング信号(d)を発生し、送信データ取り込み部３cはこの取り込みタイミング信号を用いて送信データの取り込みを行う。一方、取り込みタイミング生成部3dは、自走カウンタの値が"C"になってから受信クロック(f)をカウントし、所定のカウント値になったとき（本例ではカウンタ値="C")、取り込みタイミング(g)を発生する。この取り込みタイミング(g)は、送信データ取り込み部3cで取り込んだ送信データ（e）を確実に取り込めるタイミングとなるように生成される。クロック乗換え部3eは該取り込みタイミング(g)で、送信データ取り込み部3cが取り込んだ送信データ（e）の再取り込みを行い、再取込した送信データ（h）を出力してクロックの乗換えを実現する。

第2の方法は、送信側からデータの先頭位置を示す送信タイミング信号(b)とデータ(a)を送出し、受信側でデータの先頭位置を示す信号からデータの取り込みタイミングを判定し、常にデータを安定した位置で取り込む方法である(特許文献２，３)。
図３０はかかるデータ受信装置の要部構成図、図３１は動作説明用のタイムチャートであり、送信データ(a)の1周期が受信クロック(c)の6周期と等しいとしている。
エッジ検出部4aはデータ先頭位置を示す送信タイミング(b)のエッジを検出後、受信クロック(c)を計数し、所定のカウント値になったとき、すなわち、送信データを確実に取り込めるタイミングになったとき、エッジ信号(d)を発生し、タイミング生成部4bは該エッジ信号に基づいてデータ取り込みタイミング信号(e)を発生し、クロック乗換え部4cは該取り込みタイミング(e)で、送信データ(a)の取り込みを行い、該取り込んだデータ（f）を出力してクロックの乗換えを実現する。
特開２０００−１８３９９６号公報 特開平０４−０７８２４７号公報 特許第３３７１８４４号公報

前述した従来技術のデータ受信装置は、クロックと入力データのAC特性を考慮しなければならず、共通回路としてFPGAやLSIに搭載する場合、搭載するFPGAやLSI毎にクロックと送信データのタイミング又は送信データとフレーム信号のタイミングを考慮した設計を行わなければならない。
また、一度設計したFPGAやLSIを他のプリント板で使用する場合、再度プリント板内のパターン設計を行う必要がある。
また、高密度化を行う上でプリント板内の配線数を削減する必要があるが、前述の従来技術では、データとクロック又はデータと送信タイミング信号（フレーム信号）を組にして送信する必要があり、２本の配線が必要となり配線効率が悪い問題がある。
以上から本発明の目的は、FPGAやLSI毎にAC特性を考慮する必要がなく、また、一度設計したFPGAやLSIを他の異なるプリント板やバックボードに搭載するときにAC特性を考慮する必要がないようにすることである。
また、本発明の別の目的は、送信部から受信部への配線数を１本にすることである。
本発明の別の目的は、読取誤りを減少することである。

本発明の第1の態様は、１フレームあたり複数のビットで形成されたデータを受信し、受信側クロックで該データを取り込むデータ受信装置であり、前記複数ビットで形成されたデータの先頭にヘッダが付加されたデータ信号を受信するデータ信号受信部、前記ビット周期より短い周期のクロック信号を発生するクロック信号発生部、ビット周期内の少なくとも３つのクロックタイミングをデータ取り込みタイミングの候補として発生するタイミング候補発生部、前記タイミング候補の各クロックタイミングでデータ信号を読み取り、それぞれのクロックタイミングでヘッダを正しく読み取れたか監視するヘッダ読み取り監視部、ヘッダを正しく読み取れたタイミング候補が３つ以上存在すれば、中央のタイミング候補をデータ取り込みタイミングとして決定するタイミング決定部、該決定したデータ取り込みタイミングで受信データを取り込むデータ取り込み部を備えている。
前記タイミング決定部は、ヘッダを正しく読み取れたタイミング候補の数を計数する計数部、前記タイミング候補数が３であるとき、ヘッダを正しく読み取れたタイミング候補が１つであれば、該タイミング候補を前記データ取り込みタイミングと決定し、２つの場合には最初に発生するタイミング候補を前記データ取り込みタイミングと決定し、３つの場合には２番目のタイミング候補を前記データ取り込みタイミングとして決定するデータ取り込みタイミング決定部を備えている。
前記ヘッダ読み取り監視部は、前記タイミング候補毎に設けられて、各タイミング候補でデータ信号を読み取った結果を保存するヘッダ長より長いシフトレジスタ、該シフトレジスタに保存されたヘッダ長の最新データと既知のヘッダとを比較してヘッダを正しく読み取れたか監視する監視部を備えている。
上記データ受信装置において、前記ヘッダ読み取り監視部は、ヘッダを検出してからデータ取り込みタイミングが決定するまでに要する処置時間に応じたシフト量をnビットとすれば、シフトレジスタの第nビットからヘッダ長分のデータを読み出して前記データ取り込み部に入力し、前記データ取り込み部は、該ヘッダ長分のデータを前記決定したデータ取り込みタイミングで1ビットづつ取り出して出力する。
本発明の第2の態様は、１フレームあたり複数のビットで形成されたデータを受信し、受信側クロックで該データを取り込むデータ受信方法であり、前記複数ビットで形成されたデータの先頭にヘッダが付加されたデータ信号を受信するステップ、前記ビット周期より短い周期のクロック信号を発生するステップ、ビット周期内の少なくとも３つのクロックタイミングをデータ取り込みタイミングの候補として発生するステップ、前記タイミング候補の各クロックタイミングでデータ信号を読み取り、それぞれのクロックタイミングでヘッダを正しく読み取れたか監視するステップ、ヘッダを正しく読み取れたタイミング候補が３つ以上存在すれば、中央のタイミング候補をデータ取り込みタイミングとして決定するステップ、該決定したデータ取り込みタイミングで受信データを取り込むステップを備えている。

本発明によれば、送信部から受信部へデータ信号のみを送信すればよく、クロックやデータ先頭位置を示す送信タイミング信号を送信する必要がない。このため、配線数を減らすことができ、クロックに対するセットアップ/ホールド等のAC特性を考える必要がなくなり、FPGA/LSI設計やプリント板設計が容易になる。
また、本発明によればデータの先頭に付加したヘッダを検出し、データの境界部分を避けてデータを取り込むことができるため、読取誤りを減少することができる。
また、本発明によれば、設計されたFPGAやLSIは他の異なるプリント板やバックボードに搭載するときにAC特性を考慮する必要がなく、そのまま共通に使用することができる。
また、本発明はヘッダを検出しデータの境界部分を避けてデータを取り込む方法であるため、クロックの周波数を変更することでそのままデータ・ビット・レートを可変にすることができ、結果的に送信データ量を可変にすることが可能である。
また、本発明によれば、動作可能な最高周波数以下であればどの周波数でもAC特性を調整することなくそのまま使用することができる。そのためAC特性による設計変更をすることなく、他の異なるプリント板に搭載して使用できるし、他のFPGAやLSIに組み込んで別の転送レートで使用することができる。
従来は送信部と受信部との間の配線において、クロックとデータ信号についてプリント板のパターンを併走して等長配線をする必要があり、プリント板のパターン設計が複雑になり設計に時間もかかっていた。本発明によれば、データ信号のみで通信が可能なため、クロックを配線する必要がなく、このため送信部と受信部との間で等長配線を意識する必要はない。
また、本発明によれば、プリント板間のデータ等の等長配線が不要であるからバックボードの配線の自由度を増加できる。また、プリント板のバックボードの挿入位置により送信部から受信部への配線長が異なるが、本発明によれば全ての挿入位置に対するAC特性を考慮して設計する必要がないため設計が容易になる。

(Ａ)フレームフォーマット
図１、図２は本発明で使用するデータ信号のフレームフォーマット説明図である。本発明のフレームは、ヘッダ16ビット、データ216ビット、パリティ8ビットの計240ビットで構成される。また、各ビットは6個の受信クロックRxCLKで１ビットとし、1フレーム1440クロックでデータを送信する。パリティは27ビット毎に演算されて付加されている。すなわち、PTY＃はデータDT♯1−DT＃27のパリティ演算結果であり、PTY＃2はデータDT♯28−DT＃54のパリティ演算結果であり、以下同様である。

（B）受信装置の全体の構成
図３は本発明の受信装置の全体の構成図である。データ信号受信部11は図１、図２に示すデータ信号を受信して復調して受信データ取り込み部12に入力し、クロック信号発生部13はビットの6倍の速度のクロック信号RxCLKを発生して受信データ取り込み部12に入力する。
受信データ取り込み部12において、タイミング候補発生部20は、ビット周期内の６個のクロックのうち1つおきの3つのクロックのタイミングをデータ取り込みのタイミング候補(位相en(1),en(2),en(3))として発生する。ヘッダ読み取り監視部30は前記タイミング候補の各クロックタイミングでデータ信号を読み取り、それぞれのクロックタイミングでヘッダを正しく読み取れたか監視する。データ取り込みタイミング決定部40はヘッダを正しく読み取れたタイミング候補のうち所定のタイミング候補に応じたクロックタイミングをデータ取り込みタイミングとして決定する。例えば、データ取り込みタイミング決定部40は、ヘッダを正しく読み取れたタイミング候補の数を計数し、前記タイミング候補数が３であるとき、ヘッダを正しく読み取れたタイミング候補が１つであれば、該タイミング候補をデータ取り込みタイミングと決定し、２つの場合には最初に発生するタイミング候補をデータ取り込みタイミングと決定し、３つの場合には２番目のタイミング候補をデータ取り込みタイミングとして決定する。
データ取り込み部50は該決定したデータ取り込みタイミングで受信データを取り込み、パリティチェック部60はパリティビットを用いて取り込んだデータのパリティチェックを行なう。

(Ｃ) タイミング候補発生部
図４はタイミング候補発生部20の構成図、図５は図４のタイミング候補発生部のタイムチャートである。タイミング候補発生部20は、クロック信号RxCLKを計数する6進のカウンタ(計数値は0〜5)と、計数値が1,3,5のときハイレベルの信号C1,C3,C5を発生するデコーダ22,23,24と、信号C1,C3,C5がハイレベルで、クロック信号が発生したときそれぞれ1クロック幅のタイミング候補信号en(1),en(2),en(3)を発生するフリップフロップ25,26,27を備えている。
データとタイミング候補信号en(1),en(2),en(3)の位相関係はカウンタ21がクロック信号RxCLKをどの位相でカウントするかに依存し、図６に示す6個の組み合わせが考えられる。データ周期はクロック信号RxCLKの周期の６倍であるから、データ周期TxDTに6個の位相が存在し、それぞれの位相を図７に示すように位相1〜位相6と表現すれば、図５の組み合わせ1〜組み合わせ6は図８に示す３つの位相の組み合わせであると考えることができる。

３つのタイミング候補信号en(1),en(2),en(3)のうちデータ取り込みタイミングとして最適なものは、データの中心に近いタイミング候補信号である。なぜならば、送信されてくるデータは、クロックのジッタ成分やプリント板上の遅延のばらつきなどにより、図７のデータの変化点（黒白反転部）でデータ読み取りエラーを発生し、正しくデータを取り込めない可能が高いからである。図９（A）の組み合わせ１について説明すると、図９(B)のケース１に示すように3つのタイミング候補(位相1、位相3、位相5)において正しくデータを読み取れる場合には、中央のタイミング候補（位相3）をデータ取り込みタイミングとして決定する。また、図９（B）のケース2〜3に示すように2つのタイミング候補において正しくデータを読み取れる場合には、最初に発生するタイミング候補（位相3または位相1）をデータ取り込みタイミングと決定し、図９(B)のケース４に示すように１つのタイミング候補においてのみ正しくデータを読み取れる場合には、該タイミング候補(位相3)をデータ取り込みタイミングと決定する。図９では組み合わせ1について説明したが他の組み合わせについても同様であり、図１０に示すようにデータ取り込みタイミングを決定する。

(Ｄ) ヘッダ読取監視部
図１１はヘッダ読取監視部30の構成図であり、18ビットのシフトレジスタ31〜33は3つのタイミング候補信号en(1),en(2),en(3)で読み取ったデータTxDTをシフトしながら保存すると共に、第1〜第16ビットをヘッダ検出部34〜36に入力し、また、第3〜第18ビットをSFT(1)、SFT(2)、SFT(3)として出力する。ヘッダ検出部34〜36はシフトレジスタ31〜33に保存されたヘッダ長(＝16ビット)の最新データ（第1〜第16ビット）と既知のヘッダ（＝５A3C_H：Ｈは16進数を意味する）とを比較してヘッダを正しく読み取れたか検出し、正しく読み取れればヘッド検出信号HEAD_DET(1)〜HEAD_DET(3)を出力する。
なお、ヘッダ検出してからデータ取り込みタイミングを決定するまでに2ビット相当時間要するため、データ取り込み部50は最終的に2ビット遅延した第3〜第18ビット信号SFT(1)、SFT(2)、SFT(3)を用いてデータの取り込みを行なう。
図１２はヘッダ読取監視部３０のタイムチャートであり、SFT18(1)〜SFT18(18)はシフトレジスタの18ビットの内容を示し、その値は右方向に順次シフトする。ヘッダ検出部34〜36は対応するシフトレジスタの第1〜第16ビットにヘッダHD16〜HD1が格納されたとき、その内容SFT18(1)〜SFT18(16)が既知のヘッダと同じであればヘッダ検出信号HEAD_DET(1)〜HEAD_DET(3)を出力し、2ビット遅延後の第3〜第18ビットの内容SFT18(3)〜SFT18(18)をSFT(1)〜SFT(3)として出力する。

（Ｅ）データ取り込みタイミング決定部
図１３はデータ取り込みタイミング決定部40の前半部40aの構成図である。フリップフロップ41〜43は図１４に示す論理表に従ってヘッダ読取監視部30から出力するヘッダ検出信号HEAD_DET(1)〜HEAD_DET(3)をタイミング候補信号en(1),en(2),en(3)で保存し、図１７のタイムチャートに示すようにデータの先頭示すフレーム検出信号FRM_DET(1)〜FRM_DET(3)を出力する。カウンタ44はヘッダ検出信号HEAD_DET(1)〜HEAD_DET(3)をタイミング候補信号en(1),en(2),en(3)に同期して図１５に示す論理表に従ってカウントし、カウント値frm_det_ctrを出力する。たとえば、en(ｘ)(ただし、x＝1,2,3)が発生したとき、HEAD_DET(ｘ)が“0”であればカウント値frm_det_ctrを0にクリアし、en(ｘ)が発生したとき、HEAD_DET(ｘ)が"1"であればカウント値frm_det_ctrを１カウントアップする。ただし、カウント値の最大値は3(＝11)である。したがって、HEAD_DET(1)、HEAD＿DET(2)、HEAD_DET(3)がこの順番で“１”になると、カウント値frm_det_ctrは図１７のタイムチャートに示すように0→1→2→3→0となる。

データ取り込みタイミング信号発生部45は、タイミング候補信号en(x)、ヘッダ検出信号HEAD_DET(x)、カウント値frm_det_ctr及び直前のDET_TIMを用いて図１６に示す論理表にしたがってデータ取り込みタイミング信号DET_TIMを発生する。なお、データ取り込みタイミング信号DET_TIMは2進数であり、01であればデータ読み取りタイミングがen(1)であることを示し、10であればデータ読み取りタイミングがen(2)であることを示し、11であればデータ読み取りタイミングがen(3)であることを示す。
データ取り込みタイミング信号発生部45は、(1)３つのタイミング候補en(1),en(2),en(3)のうち1つでヘッダを正しく読み取れた場合には、該タイミング候補をデータ取り込みタイミングと決定して信号DET_TIMを出力し、(2)２つのタイミング候補でヘッダを正しく読み取れた場合には、最初に発生するタイミング候補をデータ取り込みタイミングと決定して信号DET_TIMを出力し、(3)３つのタイミング候補でヘッダを正しく読み取れた場合には、２番目のタイミング候補をデータ取り込みタイミングと決定して信号DET_TIMを出力する。例えば、３つのタイミング候補でヘッダを正しく読み取れた場合、データ取り込みタイミング信号発生部45は、図１７のタイムチャートで示すようにDET_TIMとして順次０→１→１→２を出力し、最終的に２番目のタイミング候補をデータ取り込みタイミングDET_TIMとして出力する。

図１８はデータ取り込みタイミング決定部40の後半部40bの構成図、図２１はその動作タイムチャートである。
タイミングシフト部46は、図１９に示す論理表にしたがってデータ取り込みタイミング信号DET_TIMを受信クロックにより１クロック分シフトしてデータ取り込みタイミングシフト信号det_tim_sftを出力する。ラッチタイミング信号発生部47は図２0の論理表に従って動作してラッチタイミング信号LAT_TIMを出力する。すなわち、ラッチタイミング信号発生部47はdet_tim_sft=1であれば、タイミング信号en(1)が発生する毎にラッチタイミング信号LAT_TIMを発生し、det_tim_sft=2であれば、タイミング信号en(2)が発生する毎にラッチタイミング信号LAT_TIMを発生し、det_tim_sft=3であれば、タイミング信号en(3)が発生する毎にラッチタイミング信号LAT_TIMを発生する。図２１はタイミングシフト部46の動作説明用のタイムチャートである。

（Ｆ）データ取り込み部
図２２はデータ取り込み部５0の構成図であり、図２３はフレームのデータ先頭を示すフレームパルスFPを発生するためのフレームパルス発生部の論理表、図２４はフレームパルスFP発生動作を説明するためのタイムチャート、図２５はデータ位置を示す信号を発生するフレームカウンタの論理表、図２６は受信データ発生の論理表である。
フレームパルス／フレームカウント発生部51はフレームパルス発生部51aとフレームカウンタ51bを備え、フレームパルス発生部5 1aは図２３の論理表に従ってフレームパルスFPを発生する。すなわち、フレームパルス発生部51aはフレーム検出信号FRM_DET(1）〜FRM_DET(3)がオール零以外の時にデータ取り込みタイミング決定部40から受信したラッチタイミングLAT_TIMでフレーム先頭を示すフレームパルスFPを出力する。
フレームカウンタ51bは図２５の論理表に従ってカウント動作してデータ位置を指示する信号Frame CTRを出力する。すなわち、フレームカウンタ51bはフレーム検出信号FRM_DET(1）〜FRM_DET(3)がオール零以外の時、ラッチタイミングLAT_TIMでゼロをロードし、オール零の時はラッチタイミングLAT_TIMで1カウントアップし、カウント値が239以上の時は数値255をホールドする。
データ取り込み部52は図２６の論理表に従ってデータを取り込んで出力する。すなわち、データ取り込み部52は、(1)データ取り込みタイミングDET_TIM＝01(=1)ならヘッダ読取監視部30から受信した第3〜第18ビットデータSFT(1)の値をラッチタイミング信号LAT_TIMのタイミングで出力し、(2)データ取り込みタイミングDET_TIM＝10(=2)ならヘッダ読取監視部30から受信した第3〜第18ビットデータSFT(2)の値をラッチタイミング信号LAT_TIMのタイミングで出力し、(3)データ取り込みタイミングDET_TIM＝11(=3)ならヘッダ読取監視部30から受信した第3〜第18ビットデータSFT(3)の値をラッチタイミング信号LAT_TIMのタイミングで出力する。
以後、データ取り込み部52は16ビット周期でヘッダ読取監視部30から所定の第3〜第18ビットデータSFT(x)の値を読み込み、これらの値をラッチタイミング信号LAT_TIMのタイミングでシリアルに出力する。

（Ｇ）パリティチェック部
パリティチェック部60（図３参照）は、データ取り込み部50から出力される受信データRCV_DATAに対して、パリティビットデータPTY＃１〜＃8を用いて奇数パリティチェック演算を行い、その結果を出力する。
以上、本発明によれば、送信部から受信部へデータ信号のみを送信すればよく、クロックやデータ先頭位置を示す送信タイミング信号を送信する必要がない。このため、配線数を減らすことができ、クロックに対するセットアップ/ホールド等のAC特性を考える必要がなくなり、FPGA/LSI設計やプリント板設計が容易になる。
また、本発明によれば入力信号のヘッダを検出し入力信号の変化点のあるところを避けてデータを取り込むことができるため、読取誤りを減少することができる。
以上の実施例では、タイミング候補を３個とした場合であるが、４個以上であっても本発明を適用することができる。
（付記）
（付記１）
１フレームあたり複数のビットで形成されたデータを受信し、受信側クロックで該データを取り込むデータ受信装置において、
前記複数ビットで形成されたデータの先頭にヘッダが付加されたデータ信号を受信するデータ信号受信部、
前記ビット周期より短い周期のクロック信号を発生するクロック信号発生部、
ビット周期内の少なくとも３つのクロックタイミングをデータ取り込みタイミングの候補として発生するタイミング候補発生部、
前記タイミング候補の各クロックタイミングでデータ信号を読み取り、それぞれのクロックタイミングでヘッダを正しく読み取れたか監視するヘッダ読み取り監視部、
ヘッダを正しく読み取れたタイミング候補が３つ以上存在すれば、中央のタイミング候補をデータ取り込みタイミングとして決定するタイミング決定部、
該決定したデータ取り込みタイミングで受信データを取り込むデータ取り込み部、
を備えたことを特徴とするデータ受信装置。
（付記２）
前記タイミング決定部は、ヘッダを正しく読み取れたタイミング候補の数を計数する計数部、
前記タイミング候補数が３であるとき、ヘッダを正しく読み取れたタイミング候補が１つであれば、該タイミング候補を前記データ取り込みタイミングと決定し、２つの場合には最初に発生するタイミング候補を前記データ取り込みタイミングと決定し、３つの場合には２番目のタイミング候補を前記データ取り込みタイミングとして決定するデータ取り込みタイミング決定部、
を備えたことを特徴とする付記１記載のデータ受信装置。
（付記３）
前記ヘッダ読み取り監視部は、
前記タイミング候補毎に設けられて、各タイミング候補でデータ信号を読み取った結果を保存するヘッダ長より長いシフトレジスタ、
該シフトレジスタに保存されたヘッダ長の最新データと既知のヘッダとを比較してヘッダを正しく読み取れたか監視する監視部、
を備えたことを特徴とする付記１また２記載のデータ受信装置。
（付記４）
前記ヘッダ読み取り監視部は、ヘッダを検出してからデータ取り込みタイミングが決定するまでに要する処置時間に応じたシフト量をnビットとすれば、シフトレジスタの第nビットからヘッダ長分のデータを読み出して前記データ取り込み部に入力し、
前記データ取り込み部は、該ヘッダ長分のデータを前記決定したデータ取り込みタイミングで1ビットづつ取り出して出力する、
ことを特徴とする付記３記載のデータ受信装置。
（付記５）
前記決定したデータ取り込みタイミングの最初のタイミングでフレームの先頭を示すフレーム信号を発生するフレーム信号発生部、
を備えたことを特徴とする付記１記載のデータ受信装置。
（付記６）
１フレームあたり複数のビットで形成されたデータを受信し、受信側クロックで該データを取り込むデータ受信方法において、
前記複数ビットで形成されたデータの先頭にヘッダが付加されたデータ信号を受信し、
前記ビット周期より短い周期のクロック信号を発生し、
ビット周期内の少なくとも３つのクロックタイミングをデータ取り込みタイミングの候補として発生し、
前記タイミング候補の各クロックタイミングでデータ信号を読み取り、それぞれのクロックタイミングでヘッダを正しく読み取れたか監視し、
ヘッダを正しく読み取れたタイミング候補が３つ以上存在すれば、中央のタイミング候補をデータ取り込みタイミングとして決定し、
該決定したデータ取り込みタイミングで受信データを取り込む、
ことを特徴とするデータ受信方法。
（付記７）
前記タイミング決定ステップにおいて、
ヘッダを正しく読み取れたタイミング候補の数を計数し、
前記タイミング候補数が３であるとき、ヘッダを正しく読み取れたタイミング候補が１つであれば、該タイミング候補を前記データ取り込みタイミングと決定し、２つの場合には最初に発生するタイミング候補を前記データ取り込みタイミングと決定し、３つの場合には２番目のタイミング候補を前記データ取り込みタイミングとして決定する、
を備えたことを特徴とする付記６記載のデータ受信方法。
（付記８）
前記ヘッダ読み取りステップにおいて、
各タイミング候補でデータ信号を読み取った結果を前記タイミング候補毎に設けられたヘッダ長より長いシフトレジスタにそれぞれ保存し、
各シフトレジスタに保存されたヘッダ長の最新データと既知のヘッダとを比較してヘッダを正しく読み取れたか監視する、
ことを特徴とする付記６また７記載のデータ受信方法。
（付記９）
前記データ取り込みタイミング決定ステップにおいて、
ヘッダを検出してからデータ取り込みタイミングが決定するまでに要する処置時間に応じたシフト量をnビットとすれば、前記シフトレジスタの第nビットからヘッダ長分のデータを読み出し、
該ヘッダ長分のデータを前記決定したデータ取り込みタイミングで1ビットづつ取り出して出力する、
ことを特徴とする付記８記載のデータ受信方法。
（付記１０）
前記データ受信方法は、
前記決定したデータ取り込みタイミングの最初のタイミングでフレームの先頭を示すフレーム信号を発生する、
ことを特徴とする付記６記載のデータ受信方法。

本発明で使用するデータ信号の第1のフレームフォーマット説明図である。 本発明で使用するデータ信号の第2のフレームフォーマット説明図である。 本発明の受信装置の全体の構成図である。 タイミング候補発生部の構成図である。 タイミング候補発生部のタイムチャートである。 データとタイミング候補信号en(1),en(2),en(3)の位相関係説明図である。 データに対する位相1〜位相6の説明図である。 ３つの位相の組み合わせ説明図である。 組み合わせ１におけるデータ読み取り状態とデータ取り込みタイミングの関係説明図である。 全組み合わせにおけるデータ読み取り状態とデータ取り込みタイミングの関係説明図である。 ヘッダ読取監視部の構成図である。 ヘッダ読取監視部のタイムチャートである。 データ取り込みタイミング決定部の前半部の構成図である。 フリップフロップの動作説明用の論理表である。 カウンタのカウント動作説明用の論理表である。 データ取り込みタイミング信号発生部の動作説明用の論理表である。 データ取り込みタイミング決定部のタイムチャートである。 データ取り込みタイミング決定部の後半部の構成図である。 タイミングシフト部の動作説明用の論理表である。 ラッチタイミング信号発生部の動作説明用の論理表である。 データ取り込みタイミング決定部の後半部のタイムチャートである。 データ取り込み部の構成図である。 フレームパルス発生部の動作説明用の論理表である。 フレームパルスFP発生動作を説明するためのタイムチャートである。 データ位置を示す信号を発生するフレームカウンタの動作説明用の論理表である。 受信データ発生の論理表である。 データ通信システムの構成図である。 従来の第１のデータ受信装置の要部構成図である。 動作説明用のタイムチャートである。 従来の第２のデータ受信装置の要部構成図である。 動作説明用のタイムチャートである。

符号の説明

１１ データ受信部
１２ 受信データ取り込み部
１３ クロック信号発生部
２０ タイミング候補発生部
３０ ヘッダ読み取り監視部
４０ データ取り込みタイミング決定部
５０ データ取り込み部
６０ パリティチェック部

Claims (5)

1. １フレームあたり複数のビットで形成されたデータを受信し、受信側クロックで該データを取り込むデータ受信装置において、
   前記複数ビットで形成されたデータの先頭にヘッダが付加されたデータ信号を受信するデータ信号受信部、
   前記ビット周期より短い周期のクロック信号を発生するクロック信号発生部、
   ビット周期内の少なくとも３つのクロックタイミングをデータ取り込みタイミングの候補として発生するタイミング候補発生部、
   前記タイミング候補の各クロックタイミングでデータ信号を読み取り、それぞれのクロックタイミングでヘッダを正しく読み取れたか監視するヘッダ読み取り監視部、
   ヘッダを正しく読み取れたタイミング候補が３つ以上存在すれば、中央のタイミング候補をデータ取り込みタイミングとして決定するタイミング決定部、
   該決定したデータ取り込みタイミングで受信データを取り込むデータ取り込み部、
   を備えたことを特徴とするデータ受信装置。
2. 前記タイミング決定部は、ヘッダを正しく読み取れたタイミング候補の数を計数する計数部、
   前記タイミング候補数が３であるとき、ヘッダを正しく読み取れたタイミング候補が１つであれば、該タイミング候補を前記データ取り込みタイミングと決定し、２つの場合には最初に発生するタイミング候補を前記データ取り込みタイミングと決定し、３つの場合には２番目のタイミング候補を前記データ取り込みタイミングとして決定するデータ取り込みタイミング決定部、
   を備えたことを特徴とする請求項１記載のデータ受信装置。
3. 前記ヘッダ読み取り監視部は、
   前記タイミング候補毎に設けられて、各タイミング候補でデータ信号を読み取った結果を保存するヘッダ長より長いシフトレジスタ、
   該シフトレジスタに保存されたヘッダ長の最新データと既知のヘッダとを比較してヘッダを正しく読み取れたか監視する監視部、
   を備えたことを特徴とする請求項１また２記載のデータ受信装置。
4. 前記ヘッダ読み取り監視部は、ヘッダを検出してからデータ取り込みタイミングが決定するまでに要する処置時間に応じたシフト量をnビットとすれば、シフトレジスタの第nビットからヘッダ長分のデータを読み出して前記データ取り込み部に入力し、
   前記データ取り込み部は、該ヘッダ長分のデータを前記決定したデータ取り込みタイミングで1ビットづつ取り出して出力する、
   ことを特徴とする請求項３記載のデータ受信装置。
5. １フレームあたり複数のビットで形成されたデータを受信し、受信側クロックで該データを取り込むデータ受信方法において、
   前記複数ビットで形成されたデータの先頭にヘッダが付加されたデータ信号を受信し、
   前記ビット周期より短い周期のクロック信号を発生し、
   ビット周期内の少なくとも３つのクロックタイミングをデータ取り込みタイミングの候補として発生し、
   前記タイミング候補の各クロックタイミングでデータ信号を読み取り、それぞれのクロックタイミングでヘッダを正しく読み取れたか監視し、
   ヘッダを正しく読み取れたタイミング候補が３つ以上存在すれば、中央のタイミング候補をデータ取り込みタイミングとして決定し、
   該決定したデータ取り込みタイミングで受信データを取り込む、
   ことを特徴とするデータ受信方法。

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