JPH05274172A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH05274172A JPH05274172A JP4071860A JP7186092A JPH05274172A JP H05274172 A JPH05274172 A JP H05274172A JP 4071860 A JP4071860 A JP 4071860A JP 7186092 A JP7186092 A JP 7186092A JP H05274172 A JPH05274172 A JP H05274172A
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- microcomputer
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Abstract
(57)【要約】 (修正有)
【目的】 バス・サイクルをマイクロコンピュータの命
令には無関係に発行することにより、デバッグの処理効
率を向上させる。 【構成】 デバッグ用実行装置14は、バス・サイクル
設定信号101により指定されるバス・サイクルを連続
して要求するように動作している。マルチプレクサ15
が切替えられて、バス・インタフェース装置13とデバ
ッグ用実行装置14とが接続されると、デバッグ用実行
装置14によるバス・サイクル要求は、バス・インタフ
ェース装置13に伝達され、外部の記憶装置をアクセス
するために、バス・サイクル・スタート信号103をア
クティブとする。
令には無関係に発行することにより、デバッグの処理効
率を向上させる。 【構成】 デバッグ用実行装置14は、バス・サイクル
設定信号101により指定されるバス・サイクルを連続
して要求するように動作している。マルチプレクサ15
が切替えられて、バス・インタフェース装置13とデバ
ッグ用実行装置14とが接続されると、デバッグ用実行
装置14によるバス・サイクル要求は、バス・インタフ
ェース装置13に伝達され、外部の記憶装置をアクセス
するために、バス・サイクル・スタート信号103をア
クティブとする。
Description
【0001】
【産業上の利用分野】本発明はマイクロコンピュータに
関する。
関する。
【0002】
【従来の技術】従来のマイクロコンピュータの一例のブ
ロック図が図8に示される。また、図3(a)、
(b)、(c)、(d)、(e)および(f)は、本発
明ならびに従来例にも適用することのできる、マイクロ
コンピュータのバス・サイクルの種類および動作の概要
を示すタイミング図であり、図9は、従来のマイクロコ
ンピュータを使用した代表的なシステム構成例を示すブ
ロック図である。
ロック図が図8に示される。また、図3(a)、
(b)、(c)、(d)、(e)および(f)は、本発
明ならびに従来例にも適用することのできる、マイクロ
コンピュータのバス・サイクルの種類および動作の概要
を示すタイミング図であり、図9は、従来のマイクロコ
ンピュータを使用した代表的なシステム構成例を示すブ
ロック図である。
【0003】図8において、命令実行装置81は、後に
説明する命令解析装置82により解析されたマイクロコ
ンピュータの有する種々の命令を実行する装置であり、
その実行の結果、図9に示されるように、当該マイクロ
コンピュータ91の外部に設けられている記憶装置92
にアクセスする必要のある場合、または命令実行装置8
1により解析すべき命令がないことを知らされた場合に
は、後に説明するバス・インタフェース装置83に対し
て、外部の記憶装置92をアクセスするように指示する
機能を併せ有している。命令解析装置81は、解析すべ
き命令を複数記憶しておくことができるバッファ機能を
有しており、後に説明するバス・インタフェース装置8
3により、外部より取得したデータをマイクロコンピュ
ータの有する命令と見なして、命令実行装置81に対し
て適切な動作指示を与える機能を有しており、解析すべ
き命令がなくなった時には、命令を外部の記憶装置92
おり取得してくることを命令実行装置81に指示する機
能をも併せ有している。
説明する命令解析装置82により解析されたマイクロコ
ンピュータの有する種々の命令を実行する装置であり、
その実行の結果、図9に示されるように、当該マイクロ
コンピュータ91の外部に設けられている記憶装置92
にアクセスする必要のある場合、または命令実行装置8
1により解析すべき命令がないことを知らされた場合に
は、後に説明するバス・インタフェース装置83に対し
て、外部の記憶装置92をアクセスするように指示する
機能を併せ有している。命令解析装置81は、解析すべ
き命令を複数記憶しておくことができるバッファ機能を
有しており、後に説明するバス・インタフェース装置8
3により、外部より取得したデータをマイクロコンピュ
ータの有する命令と見なして、命令実行装置81に対し
て適切な動作指示を与える機能を有しており、解析すべ
き命令がなくなった時には、命令を外部の記憶装置92
おり取得してくることを命令実行装置81に指示する機
能をも併せ有している。
【0004】バス・インタフェース装置83は、命令実
行装置81により、外部の記憶装置92をアクセスして
データを取得してくるように指示されると、バス・サイ
クルの始まりを示すT1 サイクル(図3を参照、以下T
2 サイクルおよびTB サイクル等についても同様)の間
に出力されるバス・サイクル・スタート信号103、T
1 サイクル、T2 サイクルおよびTB サイクルの間にお
いて出力されるリード・サイクルであるかライト・サイ
クルであるかを示すリード・ライト信号104、T2 サ
イクルのクロックの立上り状態においてバースト・アク
セスを行うか否かを指定するバースト・アクセス・イネ
ーブル信号105、アドレス信号106およびデータ信
号107等の入出力を介して、外部の記憶装置92から
のデータを取得する機能を有している。
行装置81により、外部の記憶装置92をアクセスして
データを取得してくるように指示されると、バス・サイ
クルの始まりを示すT1 サイクル(図3を参照、以下T
2 サイクルおよびTB サイクル等についても同様)の間
に出力されるバス・サイクル・スタート信号103、T
1 サイクル、T2 サイクルおよびTB サイクルの間にお
いて出力されるリード・サイクルであるかライト・サイ
クルであるかを示すリード・ライト信号104、T2 サ
イクルのクロックの立上り状態においてバースト・アク
セスを行うか否かを指定するバースト・アクセス・イネ
ーブル信号105、アドレス信号106およびデータ信
号107等の入出力を介して、外部の記憶装置92から
のデータを取得する機能を有している。
【0005】図9におけるマイクロコンピュータ91
は、従来のマイクロコンピュータであり、上述した命令
実行装置81、命令解析装置82およびバス・インタフ
ェース装置83を備えて構成されている。図9に示され
るシステム構成図における記憶装置92は、マイクロコ
ンピュータ91の命令コードおよびデータお格納する記
憶装置であり、マイクロコンピュータ91からのバス・
サイクル・スタート信号103、リード・ライト信号1
04、アドレス信号106、データ信号107および後
に説明するデコーダ93より入力されるチップ・セレク
ト信号108を介してアクセスされる。デコーダ93
は、マイクロコンピュータ91より出力されるバス・サ
イクル・スタート信号103、リード・ライト信号10
4およびアドレス信号106を参照して、記憶装置92
に対するチップ・セレクト信号108およびマイクロコ
ンピュータ91に対するバースト・アクセス・イネーブ
ル信号105を生成して出力する機能を有している。
は、従来のマイクロコンピュータであり、上述した命令
実行装置81、命令解析装置82およびバス・インタフ
ェース装置83を備えて構成されている。図9に示され
るシステム構成図における記憶装置92は、マイクロコ
ンピュータ91の命令コードおよびデータお格納する記
憶装置であり、マイクロコンピュータ91からのバス・
サイクル・スタート信号103、リード・ライト信号1
04、アドレス信号106、データ信号107および後
に説明するデコーダ93より入力されるチップ・セレク
ト信号108を介してアクセスされる。デコーダ93
は、マイクロコンピュータ91より出力されるバス・サ
イクル・スタート信号103、リード・ライト信号10
4およびアドレス信号106を参照して、記憶装置92
に対するチップ・セレクト信号108およびマイクロコ
ンピュータ91に対するバースト・アクセス・イネーブ
ル信号105を生成して出力する機能を有している。
【0006】マイクロコンピュータ91においては、命
令解析装置81において解析すべき命令がなくなった場
合、または命令実行装置81により命令が実行される過
程において、記憶装置92に対してアクセスする必要が
生じた時においてのみ、バス・インタフェース装置83
およびデコーダ93により、バス・サイクル・スタート
信号103、リード・ライト信号104、バースト・ア
クセス・イネーブル信号105、アドレス信号106、
データ信号107およびチップ・セレクト信号108等
がアクティブになり、記憶装置92に対するアクセスが
行われる。このように、従来のマイクロコンピュータ9
1においては、命令の取込み、および命令の実行を行う
過程においてのみ、バス・サイクル・スタート信号10
3、リード・ライト信号104、バースト・アクセス・
イネーブル信号105、アドレス信号106およびデー
タ信号107がアクティブ・レベルに設定される。
令解析装置81において解析すべき命令がなくなった場
合、または命令実行装置81により命令が実行される過
程において、記憶装置92に対してアクセスする必要が
生じた時においてのみ、バス・インタフェース装置83
およびデコーダ93により、バス・サイクル・スタート
信号103、リード・ライト信号104、バースト・ア
クセス・イネーブル信号105、アドレス信号106、
データ信号107およびチップ・セレクト信号108等
がアクティブになり、記憶装置92に対するアクセスが
行われる。このように、従来のマイクロコンピュータ9
1においては、命令の取込み、および命令の実行を行う
過程においてのみ、バス・サイクル・スタート信号10
3、リード・ライト信号104、バースト・アクセス・
イネーブル信号105、アドレス信号106およびデー
タ信号107がアクティブ・レベルに設定される。
【0007】なお、図3(a)、(b)、(c)、
(d)、(e)および(f)には、前述したように、図
3(a)のクロック信号に対して、それぞれ、バースト
・サイクル、ライト・サイクルおよびリード・サイクル
が表示されており、また、バス・サイクル・スタート信
号103、リード・ライト信号104、バースト・アク
セス・イネーブル信号105、アドレス信号106およ
びデータ信号107等が示されている。
(d)、(e)および(f)には、前述したように、図
3(a)のクロック信号に対して、それぞれ、バースト
・サイクル、ライト・サイクルおよびリード・サイクル
が表示されており、また、バス・サイクル・スタート信
号103、リード・ライト信号104、バースト・アク
セス・イネーブル信号105、アドレス信号106およ
びデータ信号107等が示されている。
【0008】
【発明が解決しようとする課題】上述した従来のマイク
ロコンピュータにおいては、当該マイクロコンピュータ
により発行されるバス・サイクルに応答する周辺回路の
デバッグを行う時には、命令実行装置に対して、命令に
よりバス・サイクルを発行することを指定する必要があ
り、このために、ハードウェア・デバッグによる場合に
おいても、当該デバッグに必要となるバス・サイクルを
発行するためには、命令の動作を良く吟味して、如何な
る命令を、如何なる順序で実行すべきかを注意深く考慮
してデバッグ用プログラムを作成した上でデバッグを行
う必要があり、余分の工数を要するという欠点がある。
ロコンピュータにおいては、当該マイクロコンピュータ
により発行されるバス・サイクルに応答する周辺回路の
デバッグを行う時には、命令実行装置に対して、命令に
よりバス・サイクルを発行することを指定する必要があ
り、このために、ハードウェア・デバッグによる場合に
おいても、当該デバッグに必要となるバス・サイクルを
発行するためには、命令の動作を良く吟味して、如何な
る命令を、如何なる順序で実行すべきかを注意深く考慮
してデバッグ用プログラムを作成した上でデバッグを行
う必要があり、余分の工数を要するという欠点がある。
【0009】
【課題を解決するための手段】本発明のマイクロコンピ
ュータは、命令を実行する機能ならびにバス・サイクル
を要求する機能を併せ有する命令実行手段と、外部より
読込まれた命令を解析して、前記命令実行手段に当該命
令の実行を指示するとともに、解析の対象となる命令が
なくなった場合に、解析すべき命令がなくなったことを
伝達する機能を有する命令解析手段と、前記命令実行手
段からの要求を受けて、外部に対してバス・サイクルを
発行する機能を有するバス・インタフェース手段とを、
少なくとも基本的な構成要素として含むマイクロコンピ
ュータにおいて、外部からの設定を介して、前記バス・
インタフェース手段に対し任意のバス・サイクルの発行
を要求することができるデバッグ用実行手段と、外部か
らの設定を介して、前記命令実行手段および前記デバッ
グ用実行手段の何れを前記バス・インタフェース手段に
接続するかを選択することができるマルチプレクサとを
備えて構成される。
ュータは、命令を実行する機能ならびにバス・サイクル
を要求する機能を併せ有する命令実行手段と、外部より
読込まれた命令を解析して、前記命令実行手段に当該命
令の実行を指示するとともに、解析の対象となる命令が
なくなった場合に、解析すべき命令がなくなったことを
伝達する機能を有する命令解析手段と、前記命令実行手
段からの要求を受けて、外部に対してバス・サイクルを
発行する機能を有するバス・インタフェース手段とを、
少なくとも基本的な構成要素として含むマイクロコンピ
ュータにおいて、外部からの設定を介して、前記バス・
インタフェース手段に対し任意のバス・サイクルの発行
を要求することができるデバッグ用実行手段と、外部か
らの設定を介して、前記命令実行手段および前記デバッ
グ用実行手段の何れを前記バス・インタフェース手段に
接続するかを選択することができるマルチプレクサとを
備えて構成される。
【0010】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0011】図1は本発明の第1の実施例を示すブロッ
ク図であり、図2は、本実施例をマイクロコンピュータ
を用いた代表的なシステム構成例である。また、図3
(a)、(b)、(c)、(d)、(e)および(f)
は、本発明のマイクロコンピュータのバス・サイクルの
種類および動作の概要を示すタイミング図である。前述
したように、図3(a)のクロック信号に対して、それ
ぞれ、バースト・サイクル、ライト・サイクルおよびリ
ード・サイクルが表示され、また、バス・サイクル・ス
タート信号103、リード・ライト信号104、バース
ト・アクセス・イネーブル信号105、アドレス信号1
06およびデータ信号107等が示されている。
ク図であり、図2は、本実施例をマイクロコンピュータ
を用いた代表的なシステム構成例である。また、図3
(a)、(b)、(c)、(d)、(e)および(f)
は、本発明のマイクロコンピュータのバス・サイクルの
種類および動作の概要を示すタイミング図である。前述
したように、図3(a)のクロック信号に対して、それ
ぞれ、バースト・サイクル、ライト・サイクルおよびリ
ード・サイクルが表示され、また、バス・サイクル・ス
タート信号103、リード・ライト信号104、バース
ト・アクセス・イネーブル信号105、アドレス信号1
06およびデータ信号107等が示されている。
【0012】図1に示されるように、本実施例は、命令
実行装置11と、命令解析装置12と、バス・インタフ
ェー装置13と、デバッグ用実行装置14と、マルチプ
レクサ15とを備えて構成される。また、本実施例を用
いて構成されるマイクロコンピュータ・システムは、図
2に示されるように、本実施例のマイクロコンピュータ
21と、記憶装置22と、デコーダ23とにより構成さ
れる。
実行装置11と、命令解析装置12と、バス・インタフ
ェー装置13と、デバッグ用実行装置14と、マルチプ
レクサ15とを備えて構成される。また、本実施例を用
いて構成されるマイクロコンピュータ・システムは、図
2に示されるように、本実施例のマイクロコンピュータ
21と、記憶装置22と、デコーダ23とにより構成さ
れる。
【0013】図1において、命令実行装置11、命令解
析装置21およびバス・インタフェース装置13は、前
述の従来のマイクロコンピュータに含まれている同名の
構成要素と同一であり、図2において外部に置かれてい
る記憶装置22およびデコーダ23も、従来のマイクロ
コンピュータ・システムにおいて用いられているものと
同じものである。デバッグ用実行装置14およびマルチ
プレクサ15は、本発明において新たに加えられた構成
要素であり、デバッグ用実行装置14は、バス・サイク
ル設定信号101により設定されるバス・サイクルを、
バス・インタフェース装置13に対して連続的に要求す
る機能を有しており、図3(a)のクロック信号に対応
して示されているバースト・サイクル、ライト・サイク
ルおよびリード・サイクル等を任意に要求することがで
きる。また、デバッグ用実行装置14は、バス・インタ
フェース装置13に対してライト・サイクルを要求する
時に必要となるダミーのライト・データを保持してお
り、マルチプレクサ15は、モード切替え信号102に
よりデバッグ・モードが指定されると、バス・インタフ
ェース装置13に接続される制御信号群を、命令実行装
置11からデバッグ用実行装置14に切替える機能を有
している。
析装置21およびバス・インタフェース装置13は、前
述の従来のマイクロコンピュータに含まれている同名の
構成要素と同一であり、図2において外部に置かれてい
る記憶装置22およびデコーダ23も、従来のマイクロ
コンピュータ・システムにおいて用いられているものと
同じものである。デバッグ用実行装置14およびマルチ
プレクサ15は、本発明において新たに加えられた構成
要素であり、デバッグ用実行装置14は、バス・サイク
ル設定信号101により設定されるバス・サイクルを、
バス・インタフェース装置13に対して連続的に要求す
る機能を有しており、図3(a)のクロック信号に対応
して示されているバースト・サイクル、ライト・サイク
ルおよびリード・サイクル等を任意に要求することがで
きる。また、デバッグ用実行装置14は、バス・インタ
フェース装置13に対してライト・サイクルを要求する
時に必要となるダミーのライト・データを保持してお
り、マルチプレクサ15は、モード切替え信号102に
よりデバッグ・モードが指定されると、バス・インタフ
ェース装置13に接続される制御信号群を、命令実行装
置11からデバッグ用実行装置14に切替える機能を有
している。
【0014】デバッグ用実行装置14は、バス・サイク
ル設定信号101により指定されるバス・サイクルを連
続して要求するように動作しており、この時に、モード
切替信号102によりマルチプレクサ15が切替えられ
て、バス・インタフェース装置13とデバッグ用実行装
置14とが接続されると、デバッグ用実行装置14によ
るバス・サイクル要求は、バス・インタフェース装置1
3に伝達され、バス・インタフェース装置13は、外部
の記憶装置22をアクセスするために、バス・サイクル
・スタート信号103、リード・ライト信号104、バ
ースト・アクセス・イネーブル信号105、アドレス信
号106およびデータ信号107等をアクティブにす
る。この際に、デバッグ用実行装置14により指定され
るバス・サイクルがバースト・サイクルか、またはリー
ド・サイクルである場合には、読込まれたデータは読み
捨てられ、ライト・サイクルである場合には、デバッグ
用実行装置14において保持されているダミーのライト
・データが記憶装置22に書込まれる。以上、説明した
ように、本実施例のマイクロコンピュータ21において
は、当該マイクロコンピュータの本来の動作とは関係な
く、バス・サイクルを発行することができる。
ル設定信号101により指定されるバス・サイクルを連
続して要求するように動作しており、この時に、モード
切替信号102によりマルチプレクサ15が切替えられ
て、バス・インタフェース装置13とデバッグ用実行装
置14とが接続されると、デバッグ用実行装置14によ
るバス・サイクル要求は、バス・インタフェース装置1
3に伝達され、バス・インタフェース装置13は、外部
の記憶装置22をアクセスするために、バス・サイクル
・スタート信号103、リード・ライト信号104、バ
ースト・アクセス・イネーブル信号105、アドレス信
号106およびデータ信号107等をアクティブにす
る。この際に、デバッグ用実行装置14により指定され
るバス・サイクルがバースト・サイクルか、またはリー
ド・サイクルである場合には、読込まれたデータは読み
捨てられ、ライト・サイクルである場合には、デバッグ
用実行装置14において保持されているダミーのライト
・データが記憶装置22に書込まれる。以上、説明した
ように、本実施例のマイクロコンピュータ21において
は、当該マイクロコンピュータの本来の動作とは関係な
く、バス・サイクルを発行することができる。
【0015】次に、本発明の第2の実施例について説明
する。図4は本発明の第2の実施例を示すブロック図で
あり、図5は、本実施例のマイクロコンピュータを用い
た代表的なシステム構成例である。また、図6は、図5
のマイクロコンピュータ・システムに含まれる記憶装置
52の格納内容の一部分を示す図であり、図7は、本実
施例の動作手順を示すフローチャートである。図4に示
されるように、本実施例は、デバッグ用実行装置41
と、バス・サイクル・モード・レジスタ42と、スター
ト・アドレス・レジスタ43と、エンド・アドレス・レ
ジスタ44と、命令実行装置45と、命令解析装置46
と、マルチプレクサ47と、バス・インタフェース装置
48とを備えて構成される。また、本実施例を用いて構
成されるマイクロコンピュータ・システムは、図5に示
されるように、本実施例のマイクロコンピュータ51
と、記憶装置52と、デコーダ53により構成されてい
る。
する。図4は本発明の第2の実施例を示すブロック図で
あり、図5は、本実施例のマイクロコンピュータを用い
た代表的なシステム構成例である。また、図6は、図5
のマイクロコンピュータ・システムに含まれる記憶装置
52の格納内容の一部分を示す図であり、図7は、本実
施例の動作手順を示すフローチャートである。図4に示
されるように、本実施例は、デバッグ用実行装置41
と、バス・サイクル・モード・レジスタ42と、スター
ト・アドレス・レジスタ43と、エンド・アドレス・レ
ジスタ44と、命令実行装置45と、命令解析装置46
と、マルチプレクサ47と、バス・インタフェース装置
48とを備えて構成される。また、本実施例を用いて構
成されるマイクロコンピュータ・システムは、図5に示
されるように、本実施例のマイクロコンピュータ51
と、記憶装置52と、デコーダ53により構成されてい
る。
【0016】命令実行装置45、命令解析装置46、マ
ルチプレクサ47およびバス・インタフェース装置48
は、前述の第1の実施例に含まれている同名の構成要素
と同一であり、図5のマイクロコンピュータ・システム
における記憶装置52およびデコーダ53も、前述の第
1の実施例により構成されるマイクロコンピュータ・シ
ステムにおいて用いられていたものと同じものである。
ルチプレクサ47およびバス・インタフェース装置48
は、前述の第1の実施例に含まれている同名の構成要素
と同一であり、図5のマイクロコンピュータ・システム
における記憶装置52およびデコーダ53も、前述の第
1の実施例により構成されるマイクロコンピュータ・シ
ステムにおいて用いられていたものと同じものである。
【0017】デバッグ用実行装置41は、図1に示され
る第1の実施例のマイクロコンピュータのデバッグ用実
行装置14の機能に加えて、後に説明するバス・サイク
ル・モード・レジスタ42とスタート・アドレス・レジ
スタ43とエンド・アドレス・レジスタ44とをリード
・ライトする機能と、リセット信号109が入力される
と、或る決まったアドレスのデータを読込みにゆくとい
う機能を有している。パス・サイクル・モード・レジス
タ42、スタート・アドレス・レジスタ44およびエン
ド・アドレス・レジスタ44は、それぞれバス・インタ
フェース装置48を通し読込まれた記憶装置52のデー
タを保持しておくことのできるレジスタである。
る第1の実施例のマイクロコンピュータのデバッグ用実
行装置14の機能に加えて、後に説明するバス・サイク
ル・モード・レジスタ42とスタート・アドレス・レジ
スタ43とエンド・アドレス・レジスタ44とをリード
・ライトする機能と、リセット信号109が入力される
と、或る決まったアドレスのデータを読込みにゆくとい
う機能を有している。パス・サイクル・モード・レジス
タ42、スタート・アドレス・レジスタ44およびエン
ド・アドレス・レジスタ44は、それぞれバス・インタ
フェース装置48を通し読込まれた記憶装置52のデー
タを保持しておくことのできるレジスタである。
【0018】モード切替え信号102がアクティブで、
マルチプレクサ47によりデバッグ用実行装置41とバ
ス・インタフェース装置48が接続されている時には、
デバッグ用実行装置41は、リセット信号109が入力
されると、先ず、記憶装置52のA番地のデータを読込
むために、バス・インタフェース装置48に対して、当
該A番地へのリード・バス・サイクルを発行するように
要求する。バス・インタフェース装置48においては、
デバッグ用実行装置41からのリード・バス・サイクル
の要求を受けると、バス・サイクル・スタート信号10
3、リード・ライト信号104、バースト・アクセス・
イネーブル信号105、アドレス信号106およびデー
タ信号107をアクティブにして、記憶装置52からA
番地のデータを受取る。この受取られたデータは、マル
チプレクサ47によりデバッグ用実行装置41に伝達さ
れ、デバッグ用実行装置41によりスタート・アドレス
・レジスタ43に書込まれる。記憶装置52の(A+
1)番地および(A+2)番地のデータに対しても、同
様の処理が行われる。図6には、記憶装置52における
格納内容の一部分が示されているが、A番地にはスター
ト・アドレス・データが、(A+1)番地にはエンド・
アドレス・データが、そして(A+2)番地には、バス
・サイクル・モード・データが格納されている状態が示
されている。その後、デバッグ用実行装置41において
は、スタート・アドレス・レジスタ43とエンド・アド
レス・レジスタ44において示されるアドレス範囲につ
いて、バス・サイクル・モード・レジスタ42により指
定されるバス・サイクルを発行し続けるように動作す
る。
マルチプレクサ47によりデバッグ用実行装置41とバ
ス・インタフェース装置48が接続されている時には、
デバッグ用実行装置41は、リセット信号109が入力
されると、先ず、記憶装置52のA番地のデータを読込
むために、バス・インタフェース装置48に対して、当
該A番地へのリード・バス・サイクルを発行するように
要求する。バス・インタフェース装置48においては、
デバッグ用実行装置41からのリード・バス・サイクル
の要求を受けると、バス・サイクル・スタート信号10
3、リード・ライト信号104、バースト・アクセス・
イネーブル信号105、アドレス信号106およびデー
タ信号107をアクティブにして、記憶装置52からA
番地のデータを受取る。この受取られたデータは、マル
チプレクサ47によりデバッグ用実行装置41に伝達さ
れ、デバッグ用実行装置41によりスタート・アドレス
・レジスタ43に書込まれる。記憶装置52の(A+
1)番地および(A+2)番地のデータに対しても、同
様の処理が行われる。図6には、記憶装置52における
格納内容の一部分が示されているが、A番地にはスター
ト・アドレス・データが、(A+1)番地にはエンド・
アドレス・データが、そして(A+2)番地には、バス
・サイクル・モード・データが格納されている状態が示
されている。その後、デバッグ用実行装置41において
は、スタート・アドレス・レジスタ43とエンド・アド
レス・レジスタ44において示されるアドレス範囲につ
いて、バス・サイクル・モード・レジスタ42により指
定されるバス・サイクルを発行し続けるように動作す
る。
【0019】なお、本実施例における上述の動作手順
は、図7のステップ201〜212を含むフローチャー
トに詳細に示されているとうりである。
は、図7のステップ201〜212を含むフローチャー
トに詳細に示されているとうりである。
【0020】この第2の実施例のマイクロコンピュータ
においては、特定のバス・サイクルを、指定されたアド
レス範囲内において発行することができるために、アド
レス・マップにより発行するバス・サイクルの決まって
いるマイクロコンピュータ・システムにおいては、デバ
ッグを効率よく実行することができるという利点があ
る。
においては、特定のバス・サイクルを、指定されたアド
レス範囲内において発行することができるために、アド
レス・マップにより発行するバス・サイクルの決まって
いるマイクロコンピュータ・システムにおいては、デバ
ッグを効率よく実行することができるという利点があ
る。
【0021】
【発明の効果】以上説明したように、本発明は、マイク
ロコンピュータの命令の如何に関係なく、バス・サイク
ルを発行することをバス・インタフェース装置に指示す
ることのできるデバッグ用実行装置を備えることによ
り、マイクロコンピュータ周辺のバス・サイクルに応答
する回路をデバッグする際に、所望するバス・サイクル
を命令により限定することなしに自由に発行することが
できるために、デバッグ実行効率を改善することができ
るという効果がある。
ロコンピュータの命令の如何に関係なく、バス・サイク
ルを発行することをバス・インタフェース装置に指示す
ることのできるデバッグ用実行装置を備えることによ
り、マイクロコンピュータ周辺のバス・サイクルに応答
する回路をデバッグする際に、所望するバス・サイクル
を命令により限定することなしに自由に発行することが
できるために、デバッグ実行効率を改善することができ
るという効果がある。
【図1】本発明の第1の実施例を示すブロック図であ
る。
る。
【図2】第1の実施例を用いたコンピュータ・システム
構成図である。
構成図である。
【図3】マイクロコンピュータのバス・サイクルおよび
動作信号を示すタイミング図である
動作信号を示すタイミング図である
【図4】本発明の第2の実施例を示すブロック図であ
る。
る。
【図5】第2の実施例を用いたコンピュータ・システム
構成図である。
構成図である。
【図6】記憶装置におけるデータ格納内容を示す図であ
る。
る。
【図7】第2の実施例の動作手順を含むフローチャート
を示す図である。
を示す図である。
【図8】従来例を示すブロック図である。
【図9】従来例を用いたコンピュータ・システム構成図
である。
である。
11、45、81 命令実行装置 12、46、82 命令解析装置 13、48、83 バス・インタフェース装置 14、41 デバッグ用実行装置 15、47 マルチプレクサ 21、51、91 マイクロコンピュータ 22、52、92 記憶装置 23、53、93 デコーダ 42 バス・サイクル・モード・レジスタ 43 スタート・アドレス・レジスタ 44 エンド・アドレス・レジスタ
Claims (1)
- 【請求項1】 命令を実行する機能ならびにバス・サイ
クルを要求する機能を併せ有する命令実行手段と、外部
より読込まれた命令を解析して、前記命令実行手段に当
該命令の実行を指示するとともに、解析の対象となる命
令がなくなった場合に、解析すべき命令がなくなったこ
とを伝達する機能を有する命令解析手段と、前記命令実
行手段からの要求を受けて、外部に対してバス・サイク
ルを発行する機能を有するバス・インタフェース手段と
を、少なくとも基本的な構成要素として含むマイクロコ
ンピュータにおいて、 外部からの設定を介して、前記バス・インタフェース手
段に対し任意のバス・サイクルの発行を要求することが
できるデバッグ用実行手段と、 外部からの設定を介して、前記命令実行手段および前記
デバッグ用実行手段の何れを前記バス・インタフェース
手段に接続するかを選択することができるマルチプレク
サと、 を備えることを特徴とするマイクロコンピュータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4071860A JPH05274172A (ja) | 1992-03-30 | 1992-03-30 | マイクロコンピュータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4071860A JPH05274172A (ja) | 1992-03-30 | 1992-03-30 | マイクロコンピュータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05274172A true JPH05274172A (ja) | 1993-10-22 |
Family
ID=13472703
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4071860A Withdrawn JPH05274172A (ja) | 1992-03-30 | 1992-03-30 | マイクロコンピュータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05274172A (ja) |
-
1992
- 1992-03-30 JP JP4071860A patent/JPH05274172A/ja not_active Withdrawn
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |