JP3618189B2 - 安定化カレントミラー回路 - Google Patents
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- 238000001514 detection method Methods 0.000 claims description 16
- 230000000087 stabilizing effect Effects 0.000 claims description 10
- 230000003321 amplification Effects 0.000 claims description 3
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 3
- 230000007423 decrease Effects 0.000 description 32
- 238000013459 approach Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
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Description
【０００１】
【発明の属する技術分野】
本発明は、安定化カレントミラー回路に関する。
【０００２】
【従来の技術】
図４は、従来のカレントミラー回路の一例を示す。
カレントミラー回路１０は、ダイオード接続された入力側ｎＭＯＳトランジスタ１１と出力側ｎＭＯＳトランジスタ１２とで構成され、ｎＭＯＳトランジスタ１１に、入力信号として電流Ｉ１が供給される。カレントミラー回路１０の出力電流Ｉ２は、ダイオード接続されたｐＭＯＳトランジスタ２１の入力となっている。ｐＭＯＳトランジスタ２１は、例えば他のカレントミラー回路の入力側となっており、この場合、ｐＭＯＳトランジスタ２１のゲート電位ＶＢがこのカレントミラー回路の出力側ｐＭＯＳトランジスタ（不図示）のゲートに供給される。
【０００３】
ｎＭＯＳトランジスタ１１とｎＭＯＳトランジスタ１２とが同一特性で、ｎＭＯＳトランジスタ１２の出力電位（ドレイン電位）Ｖ２がｎＭＯＳトランジスタ１１のドレイン電位Ｖ１に等しいという理想的な場合には、Ｉ１＝Ｉ２となるが、以下に示すようにＶｌとＶ２とは一般に互いに等しくならない。
ｎＭＯＳトランジスタ１１がダイオード接続されているので、ドレイン電圧Ｖ１はｎＭＯＳトランジスタ１１の敷居値Ｖｔｈｎ程度になる。一方、ｐＭＯＳトランジスタ２１もダイオード接続されているので、ｐＭＯＳトランジスタ２１のドレイン電圧ＶＤＤ−Ｖ２もｐＭＯＳトランジスタ２１の敷居値Ｖｔｈｐ程度になる。一般的な数値例として、大略、
ＶＤＤ＝３．ＯＶ、Ｖｔｈｎ＝Ｖｔｈｐ＝１．ＯＶ
とすると、Ｖｌ＝１．ＯＶ、Ｖ２＝２．ＯＶとなり、Ｉ１＜Ｉ２となる。
【０００４】
Ｖ１＝Ｖ２かつＩ１＝Ｉ２が成立するのを理想とするのは一例であり、一般にカレントミラー回路では、入出力性が一定であることを理想とする。
【０００５】
【発明が解決しようとする課題】
しかし、製造プロセスがばらついて敷居値Ｖｔｈｐが変動したりＭＯＳトランジスタの飽和特性が変動すると、カレントミラー回路の出力電位Ｖ２がばらつく。製造プロセスのばらつきに対する出力電位Ｖ２のばらつきは、集積回路の回路素子の微細化に伴って著しくなる。また、出力電位Ｖ２は、電源電圧ＶＤＤや温度の変動にも影響される。
【０００６】
本発明の目的は、このような問題点に鑑み、製造プロセスのばらつき等があっても入出力特性をより一定にすることが可能な安定化カレントミラー回路を提供することにある。
【０００７】
【課題を解決するための手段及びその作用効果】
請求項１の安定化カレントミラー回路では、例えば図１（Ａ）に示す如く、
第１入力側トランジスタと第１出力側トランジスタとを備えた第１カレントミラー回路（１）と、
該第１出力側トランジスタの出力電位（Ｖ２）の所定値からのずれに応じて出力電流（Ｉ３）が所定値からずれる誤差増幅回路（３）と、
該誤差増幅回路の出力電流が流れる第２入力側トランジスタと該第１出力側トランジスタに直列接続された第２出力側トランジスタとを備えた第２カレントミラー回路（２）とを有し、
該誤差増幅回路は、例えば図２（Ｂ）に示す如く、
該第１出力側トランジスタ又は該第２出力側トランジスタの出力電位が制御入力端に供給され、該出力電位に応じた電流が流れる誤差検出用トランジスタ（３４）と、
該誤差検出用トランジスタに直列接続され、該第１入力側トランジスタと対になって第３カレントミラー回路を構成する第３出力側トランジスタ（３１）と、
該誤差検出用トランジスタと該第３出力側トランジスタとの間の電位が制御入力端に供給され、該第２入力側トランジスタに直列接続されたトランジスタ（３２）とを有する。
【０００８】
この安定化カレントミラー回路の動作には２通りがある。例えば図２（Ａ）のように構成した場合には次の１）．のように動作し、例えば図２（Ａ）においてｐＭＯＳトランジスタとｎＭＯＳトランジスタとを互いに入れ換え電源電位ＶＤＤとグランド電位とを互いに入れ換えた構成の場合には以下の２）．のように動作する。
【０００９】
１）．製造プロセスのばらつきや電源電圧又は温度の変動等の原因により、第１出力側トランジスタの出力電位（Ｖ２）が所定値から上昇すると、第２入力側トランジスタに流れる電流が減少し、これにより第２出力側トランジスタに流れる電流が減少して、第１出力側トランジスタに流れる電流（Ｉ２）が減少し同時に第１出力側トランジスタの出力電位（Ｖ２）が低下する。この原因により第１出力側トランジスタの出力電位（Ｖ２）が所定値から低下すると、第２入力側トランジスタに流れる電流が増加し、これにより第２出力側トランジスタに流れる電流が増加して、第１出力側トランジスタに流れる電流（Ｉ２）が増加し同時に第１出力側トランジスタの出力電位（Ｖ２）が上昇する。
【００１０】
２）．上記原因により、第１出力側トランジスタの出力電位（Ｖ２）が所定値から上昇すると、第２入力側トランジスタに流れる電流が増加し、これにより第２出力側トランジスタに流れる電流が増加して、第１出力側トランジスタに流れる電流（Ｉ２）が増加し同時に第１出力側トランジスタの出力電位（Ｖ２）が低下する。この原因により第１出力側トランジスタの出力電位（Ｖ２）が所定値から低下すると、第２入力側トランジスタに流れる電流が減少し、これにより第２出力側トランジスタに流れる電流が減少して、第１出力側トランジスタに流れる電流（Ｉ２）が減少し同時に第１出力側トランジスタの出力電位（Ｖ２）が上昇する。
【００１１】
したがって、請求項１の安定化カレントミラー回路によれば、上記原因により、第１カレントミラー回路（１）又は第２カレントミラー回路（２）の入出力特性が所望のものからずれて、第１出力側トランジスタの出力電位（Ｖ２）が所定値がずれても、誤差増幅回路（３）により、この出力電位（Ｖ２）が所定値に近づくように動作し、同時に、第２入力側トランジスタの出力側電位（ＶＢ）も所定値に近づくように動作して、これらの電位が安定化するという効果を奏する。このような安定化動作により、第１カレントミラー回路（１）の出力電流（Ｉ２）及び第２カレントミラー回路（２）の入力電流（Ｉ３）も安定化する。換言すれば、第１カレントミラー回路（１）の出力電流（Ｉ２）及び第２カレントミラー回路（２）の入力電流（Ｉ３）の安定化により、第２入力側トランジスタの出力側電位（ＶＢ）が安定化する。
【００１２】
請求項２の安定化カレントミラー回路では、請求項１において、例えば図１（Ｂ）に示す如く、上記第１出力側トランジスタと上記第２出力側トランジスタとの間に、端子間に流れる電流を略一定にしつつ該端子間の電圧変動が可能なノレータが接続されている。
電源電圧値によっては、第１カレントミラー回路（１）の入出力電位が等しくなる（Ｖ２＝Ｖ１）という理想的条件が満たされず、さらに第２カレントミラー回路（２）の入出力電位が等しくなる（ＶＢ＝Ｖ２）という理想的条件も満たされないが、この安定化カレントミラー回路によれば、ノレータの存在によりこの条件が大略満たされるようにすることができるので、ノレータが存在しない場合よりも、補正精度が向上すると共に、本発明の適用範囲が拡大されるという効果を奏する。
【００１３】
請求項３の安定化カレントミラー回路では、請求項１又は２において、上記誤差増幅回路は、例えば図２（Ａ）に示す如く、
上記第１出力側トランジスタ又は上記第２出力側トランジスタの出力電位が制御入力端に供給され、該出力電位に応じた電流が流れる誤差検出用トランジスタ（３４）と、
該誤差検出用トランジスタに直列接続された第３入力側トランジスタと該第２入力側トランジスタに直列接続された第３出力側トランジスタとを備えた第３カレントミラー回路（３３）とを有する。
【００１５】
請求項４の安定化カレントミラー回路では、請求項１乃至３のいずれか１つにおいて、上記ノレータは、例えば図３（Ａ）に示す如く、カレントミラー回路の出力側トランジスタ（４２）である。
請求項５の安定化カレントミラー回路では、請求項１乃至３のいずれか１つにおいて、上記第１入力側トランジスタに直列接続された第４入力側トランジスタ（４１）と、上記第１出力側トランジスタ（１２）に直列接続された上記ノレータとしての第４出力側トランジスタ（４２）とを備えた第４カレントミラー回路（４０）を有する。
【００１６】
請求項６の安定化カレントミラー回路では、請求項１乃至５のいずれか１つにおいて、
上記第１入力側トランジスタはダイオード接続されており、上記第１出力側トランジスタはその制御入力端が該第１入力側トランジスタの制御入力端に接続されており、
上記第２入力側トランジスタはダイオード接続されており、上記第２出力側トランジスタはその制御入力端が該第２入力側トランジスタの制御入力端に接続されている。
【００１７】
請求項７の安定化カレントミラー回路では、請求項１乃至５のいずれか１つにおいて、
上記第１入力側トランジスタ及び上記第１出力側トランジスタはいずれもｐＭＯＳトランジスタとｎＭＯＳトランジスタとの一方であり、
上記第２入力側トランジスタ、上記第２出力側トランジスタ及び上記誤差検出用トランジスタはいずれもｐＭＯＳトランジスタとｎＭＯＳトランジスタとの他方である。
【００１８】
請求項８の安定化カレントミラー回路では、請求項１乃至５のいずれか１つにおいて、
上記第１入力側トランジスタ及び上記第１出力側トランジスタはいずれもＰＮＰトランジスタとＮＰＮトランジスタとの一方であり、
上記第２入力側トランジスタ、上記第２出力側トランジスタ及び上記誤差検出用トランジスタはいずれもＰＮＰトランジスタとＮＰＮトランジスタとの他方である。
【００１９】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。
［図１（Ａ）の原理構成の第１実施形態］
図２（Ａ）は、図１（Ａ）の原理構成の第１実施形態に係る安定化カレントミラー回路を示す。
【００２０】
補正対象のカレントミラー回路１０は、ダイオード接続された入力側ｎＭＯＳトランジスタ１１と、出力側ｎＭＯＳトランジスタ１２とからなり、ｎＭＯＳトランジスタ１１のゲートがｎＭＯＳトランジスタ１２のドレインに接続され、ｎＭＯＳトランジスタ１１及び１２の両ソースがグランド電位の導体に接続されている。
【００２１】
補正用カレントミラー回路２０は、出力側ｐＭＯＳトランジスタ２１と、ダイオード接続された入力側ｐＭＯＳトランジスタ２２とからなり、ｐＭＯＳトランジスタ２２のドレインがｐＭＯＳトランジスタ２１のゲートに接続され、ｐＭＯＳトランジスタ２１及び２２の両ソースが電源電位ＶＤＤの導体に接続されている。
【００２２】
誤差増幅回路３０は、高入力インピーダンス・電流出力型であり、入力側ｎＭＯＳトランジスタ３１と出力側ｎＭＯＳトランジスタ３２とからなる、カレントミラー回路１０と同一接続のカレントミラー回路３３と、誤差検出用ｐＭＯＳトランジスタ３４とからなる。誤差検出用ｐＭＯＳトランジスタ３４は、そのソース、ドレイン及びゲートがそれぞれ電源電位ＶＤＤの導体、ｎＭＯＳトランジスタ３１のドレイン及びｎＭＯＳトランジスタ１２のドレインに接続されている。
【００２３】
ｐＭＯＳトランジスタ２２のゲート電位ＶＢは、例えば不図示のカレントミラー回路の出力側ｐＭＯＳトランジスタのゲートに供給される。
カレントミラー回路１０、２０及び３３を構成しているＭＯＳトランジスタは全て、飽和領域で動作している。ｐＭＯＳトランジスタ３４は、飽和領域で動作しても非飽和領域で動作しても問題ないが、構成上、通常は飽和領域で動作する。このような点は、以下の他の実施例についても同様である。
【００２４】
本発明の成立条件ではないが、簡単化のために、対をなすｎＭＯＳトランジスタ１１とｎＭＯＳトランジスタ１２の特性は互いに等価であり、対をなすｐＭＯＳトランジスタ２１とｐＭＯＳトランジスタ２２の特性は互いに等価であり、対をなすｎＭＯＳトランジスタ３１とｎＭＯＳトランジスタ３２の特性は互いに等価であるとする。
【００２５】
図２（Ａ）中に示す如く、ｎＭＯＳトランジスタ１１及び１２のドレイン電流（入出力電流）をそれぞれＩ１及びＩ２と表記し、これらのドレイン電位（入出力電位）をそれぞれＶ１及びＶ２と表記し、ｎＭＯＳトランジスタ３１及び３２のドレイン電流をそれぞれＩｍ及びＩ３と表記し、これらのドレイン電位をそれぞれＶｍ及びＶＢと表記する。
【００２６】
次に、上記の如く構成された安定化カレントミラー回路の動作を説明する。
安定化カレントミラー回路の入力信号として、ｎＭＯＳトランジスタ１１に電流Ｉ１が供給される。
（１）Ｖ２＝Ｖ２ｓの場合
カレントミラー回路２０及び誤差増幅回路３０による後述の安定化動作が働かなくても、電位Ｖ２が以下に示す意味で安定している場合を考える。このときの電位Ｖ２を、Ｖ２ｓとする。
【００２７】
第１の経路では、ｎＭＯＳトランジスタ１１への入力電流Ｉ１により、ｎＭＯＳトランジスタ１２には、電流Ｉ１に略等しい電流Ｉ２Ｘが流れようとする。第２の経路では、ｐＭＯＳトランジスタ３４及びｎＭＯＳトランジスタ３１に、ｐＭＯＳトランジスタ３４のゲートに印加される電位Ｖ２に応じた電流Ｉｍが流れ、ｎＭＯＳトランジスタ３２及びｐＭＯＳトランジスタ２２には、電流Ｉｍに略等しい電流Ｉ３が流れ、電位ＶＢがｐＭＯＳトランジスタ２１のゲートに伝達されて、ｐＭＯＳトランジスタ２１に電流Ｉ２Ｙが流れようとする。電位Ｖ２が安定しているとは、この電流Ｉ２ＸとＩ２Ｙとが、互いに等しい値Ｉ２になることを意味する。このようになるように、図２（Ａ）の回路のトランジスタ特性が設計されているとする。
【００２８】
（２）Ｖ２＞Ｖ２ｓの場合
製造プロセスのばらつきや電源電位ＶＤＤ又は温度の変動等の原因により、Ｖ２＞Ｖ２ｓとなった場合を考える。
上記（１）の場合と比較すると、電位Ｖ２の上昇が、ｐＭＯＳトランジスタ３４に流れる電流Ｉｍを減少させるので、ｎＭＯＳトランジスタ３１の入力電流が減少し、次いでｎＭＯＳトランジスタ３２のドレイン電流Ｉ３が減少する。電流Ｉ３の減少は、ｐＭＯＳトランジスタ２２のドレイン電圧ＶＤＤ−ＶＢの減少、すなわち電位ＶＢの上昇を引き起こす。これにより、ｐＭＯＳトランジスタ２１の内部抵抗（ドレイン・ソース間抵抗）が上昇し、ｐＭＯＳトランジスタ２１のドレイン電位Ｖ２が低下する。
【００２９】
このような動作のループが繰り返されて電位Ｖ２が低下する。電位Ｖ２の低下は、次に説明する上記と逆の動作により電位ＶＢの低下を引き起こす。
（３）Ｖ２＜Ｖ２ｓの場合
上記原因により、Ｖ２＜Ｖ２ｓとなった場合を考える。
上記（１）の場合と比較すると、電位Ｖ２の低下は、ｐＭＯＳトランジスタ３４に流れる電流Ｉｍを増加させるので、ｎＭＯＳトランジスタ３１の入力電流が増加し、次いでｎＭＯＳトランジスタ３２のドレイン電流Ｉ３が増加する。電流Ｉ３の増加は、ｐＭＯＳトランジスタ２２のドレイン電圧ＶＤＤ−ＶＢの増加、すなわち電位ＶＢの低下を引き起こす。これにより、ｐＭＯＳトランジスタ２１の内部抵抗が低下し、ｐＭＯＳトランジスタ２１のドレイン電位Ｖ２が上昇する。
【００３０】
このような動作のループが繰り返されて電位Ｖ２が上昇する。電位Ｖ２の上昇は、上記（２）の動作により電位ＶＢの上昇を引き起こす。
本実施形態によれば、何等かの原因でカレントミラー回路１０又は２０の入出力特性が所望のものからずれて電位Ｖ２がいずれの方向へずれても、誤差増幅回路３０により、電位Ｖ２が所定値Ｖ２ｓに近づくように動作し、同時に、電位ＶＢも所定値に近づくように動作する。電位Ｖ２のこのような安定化動作により、電流Ｉ２及びＩ３も安定化する。換言すれば、電流Ｉ２及びＩ３の安定化により、出力電位ＶＢが安定化する。
【００３１】
［図１（Ａ）の原理構成の第２実施形態］
図２（Ｂ）は、図１（Ａ）の原理構成の第２実施形態に係る安定化カレントミラー回路を示す。
図２（Ａ）のｎＭＯＳトランジスタ３１のゲートの接続先がそれ自身のドレインであるのに対し、図２（Ｂ）の回路では、この接続先がｎＭＯＳトランジスタ１２のゲートになっている。これにより、ｎＭＯＳトランジスタ３１はｎＭＯＳトランジスタ３２とカレントミラー回路を構成せずにｎＭＯＳトランジスタ１１とカレントミラー回路を構成する。ｎＭＯＳトランジスタ３２のゲートは、ｎＭＯＳトランジスタ３１のドレインに接続されている。他の点は、図２（Ａ）の構成と同一である。
【００３２】
次に、上記の如く構成された安定化カレントミラー回路の動作を説明する。
安定化カレントミラー回路の入力信号として、ｎＭＯＳトランジスタ１１に電流Ｉ１が供給される。
（１）Ｖ２＝Ｖ２ｔ、Ｖｍ＝Ｖｍｔの場合
カレントミラー回路２０及び誤差増幅回路３０Ａによる安定化動作が働かなくても、電位Ｖ２及びＶｍが以下に示す意味で安定している場合を考える。このときの電位Ｖ２及びＶｍをそれぞれ、電位Ｖ２ｔ及びＶｍｔとする。
【００３３】
第１の経路では、ｎＭＯＳトランジスタ１１への入力電流Ｉ１により、ｎＭＯＳトランジスタ１２及び３１にはそれぞれ電流Ｉ１に略等しい電流Ｉ２Ｘ及びＩｍＸが流れようとする。第２の経路では、ｐＭＯＳトランジスタ３４に、そのゲートに印加される電位Ｖ２に応じた電流ＩｍＹが流れようとする。第３の経路では、ｎＭＯＳトランジスタ３２に、そのゲート電位Ｖｍに応じた電流Ｉ３が流れ、これがカレントミラー回路２０のｐＭＯＳトランジスタ２２への入力電流となり、このときのｐＭＯＳトランジスタ２２のドレイン電位ＶＢがｐＭＯＳトランジスタ２１のゲートに伝達されて、ｐＭＯＳトランジスタ２１に、電流Ｉ３に略等しい電流Ｉ２Ｙが流れようとする。
【００３４】
電位Ｖ２及びＶｍが安定しているとは、この電流ＩｍＸと電流ＩｍＹとが互いに等しい値Ｉｍになり、電流Ｉ２Ｘと電流Ｉ２Ｙとが互いに等しい値Ｉ２になることを意味する。このようになるように、図２（Ｂ）の回路のトランジスタ特性が設計されているとする。
（２）Ｖ２＞Ｖ２ｔ又はＶｍ＜Ｖｍｔの場合
上記原因により、Ｖ２＞Ｖ２ｔとなった場合を考える。
【００３５】
上記（１）の場合と比較すると、電位Ｖ２の上昇により、ｐＭＯＳトランジスタ３４の内部抵抗が増加し、電位Ｖｍが低下する。これにより、ｎＭＯＳトランジスタ３２のドレイン電流Ｉ３が減少する。電流Ｉ３の減少は、ｐＭＯＳトランジスタ２２のドレイン電圧ＶＤＤ−ＶＢの減少、すなわち電位ＶＢの上昇を引き起こす。
【００３６】
したがって、ｐＭＯＳトランジスタ２１の内部抵抗が上昇し、ｐＭＯＳトランジスタ２１のドレイン電位Ｖ２が低下する。
このような動作のループが繰り返されて電位Ｖ２が低下する。電位Ｖ２の低下は、次に説明する上記と逆の動作により電位ＶＢの低下を引き起こす。
Ｖｍ＜Ｖｍｔとなった場合には、上記電位Ｖｍの低下以降の動作になり、結果として電位Ｖｍの上昇を引き起こす。
【００３７】
Ｖ２＞Ｖ２ｔとＶｍ＜Ｖｍｔとが同時に生じた場合の動作は上記同様である。
（３）Ｖ２＜Ｖ２ｔ又はＶｍ＞Ｖｍｔの場合
上記原因により、Ｖ２＜Ｖ２ｔとなった場合を考える。
上記（１）の場合と比較すると、電位Ｖ２の低下によりｐＭＯＳトランジスタ３４の内部抵抗が減少して、電位Ｖｍが上昇する。これにより、ｎＭＯＳトランジスタ３２のドレイン電流Ｉ３が増加する。電流Ｉ３の増加は、ｐＭＯＳトランジスタ２２のドレイン電圧ＶＤＤ−ＶＢの増加、すなわち電位ＶＢの低下を引き起こす。その結果、ｐＭＯＳトランジスタ２１の内部抵抗が低下し、ｐＭＯＳトランジスタ２１のドレイン電位Ｖ２が上昇する。
【００３８】
このような動作のループが繰り返されて電位Ｖ２が上昇する。電位Ｖ２の上昇は、上記（２）の動作により電位ＶＢの上昇を引き起こす。
Ｖｍ＞Ｖｍｔとなった場合には、上記電位Ｖｍの上昇以降の動作になり、結果として電位Ｖｍの低下を引き起こす。
Ｖ２＜Ｖ２ｔとＶｍ＞Ｖｍｔとが同時に生じた場合の動作は上記同様である。 本実施形態によれば、何等かの原因でカレントミラー回路１０又は２０の入出力特性が所望のものからずれて電位Ｖ２又はＶｍがいずれの方向へずれても、誤差増幅回路３０Ａにより、電位Ｖ２が所定値Ｖ２ｔに近づくように動作し、同時に、電位ＶＢも所定値に近づくように動作する。電位Ｖ２のこのような安定化動作により、電流Ｉ２及びＩ３も安定化する。換言すれば、電流Ｉ２及びＩ３の安定化により、出力電位ＶＢが安定化する。
【００３９】
［図１（Ｂ）の原理構成の第１実施形態］
従来技術の欄で述べたように、電源電圧ＶＤＤが例えば２Ｖより高いと、Ｖ２＝Ｖ１というカレントミラー回路１０にとっての理想的条件が満たされない。この条件が満たされないと、図２（Ａ）の回路において、ＶＢ＝Ｖ２というカレントミラー回路２０にとっての理想的条件も満たされない。
【００４０】
そこで、この条件が大略満たされるようにすために、図３（Ａ）の安定化カレントミラー回路では、図２（Ａ）の回路にカレントミラー回路４０が付加されている。図３（Ａ）の回路は、図１（Ｂ）の原理構成の第１実施形態である。
カレントミラー回路４０は、ｎＭＯＳトランジスタ１１のドレインと安定化カレントミラー回路の電流入力端との間に接続された入力側ｎＭＯＳトランジスタ４１と、ｎＭＯＳトランジスタ１２のドレインとｐＭＯＳトランジスタ２１のドレインとの間に接続された出力側ｎＭＯＳトランジスタ４２とからなる。ｎＭＯＳトランジスタ４２は、その電流値がその端子間電圧に殆ど依存せずに定まるノレータとして用いられており、飽和領域で動作している。ダイオード接続されたｎＭＯＳトランジスタ４１は、ｎＭＯＳトランジスタ４２がノレータとして機能するためのバイアス電圧をｎＭＯＳトランジスタ４２のゲートに与えている。
【００４１】
カレントミラー回路４０により、ｐＭＯＳトランジスタ２１のドレイン電位Ｖｕをレベルシフトさせたものが電位Ｖ２となり、且つ、電流Ｉ２がレベルシフト電圧Ｖｕ−Ｖ２に殆ど影響されないので、カレントミラー回路４０が無い場合に電源電圧ＶＤＤが上記理想的条件を満たすときの電圧、例えば２Ｖより高くても、上記理想的条件を大略満たすことが可能となる。この条件からのずれによる電位Ｖ２及びＶＢのずれは、誤差増幅回路３０の上述のような動作によって補正される。
【００４２】
本実施形態によれば、上記レベルシフトにより上記ずれが少なくなるので、図２の構成の場合よりも、補正精度が向上すると共に、本発明の適用範囲が拡大される。
［図１（Ｂ）の原理構成の第２実施形態］
図３（Ｂ）は、図１（Ｂ）の原理構成の第２実施形態に係る安定化カレントミラー回路を示す。
【００４３】
この回路は、図２（Ｂ）の回路の変形例としてｎＭＯＳトランジスタ３１のゲートの接続先をｎＭＯＳトランジスタ１２のゲートからドレインに変更したものに、図３（Ａ）のカレントミラー回路４０を付加したものであり、図２（Ａ）の回路と同じ効果が得られる。ｎＭＯＳトランジスタ３１は、ｎＭＯＳトランジスタ１１と実質的にカレントミラー回路を構成している。
【００４４】
なお、本発明には外にも種々の変形例が含まれる。
例えば図２（Ｂ）において、ｎＭＯＳトランジスタ３１のゲートの接続先をｎＭＯＳトランジスタ１２のドレインに変えてｎＭＯＳトランジスタ３１とｎＭＯＳトランジスタ１１とで擬似的にカレントミラー回路を構成するようにしてもよいことは勿論である。
【００４５】
また、図３において、ｎＭＯＳトランジスタ４１を用いる替わりに、他の回路からｎＭＯＳトランジスタ４２のゲートへ所定の電位を印加する構成であってもよい。ｐＭＯＳトランジスタ３４のゲートの接続先は、ノレータの電流出力端であるｎＭＯＳトランジスタ４２のソースであってもよい。
図２及び図３の安定化カレントミラー回路において、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとを逆にし（互いに入れ替え）、電源電位ＶＤＤとグランド電位とを逆にして、電流の向きが逆になるようにした構成であってもよい。この場合、電位Ｖ２の所定値からのずれの方向と、電流Ｉ３の所定値からのずれの方向との関係が、図２及び図３の安定化カレントミラー回路の場合の逆になる。
【００４６】
ノレータとしては、ＭＯＳトランジスタのソース・ドレイン間の替わりに例えばバイポーラトランジスタのコレクタ・エミッタ間を用いることもできる。
図２及び図３の安定化カレントミラー回路において、ｐＭＯＳトランジスタをＰＮＰ型トランジスタで置き換え、ｎＭＯＳトランジスタをＮＰＮ型トランジスタで置き換えた構成であってもよい。また、上記のようにｎＭＯＳトランジスタとｐＭＯＳトランジスタとを逆にした構成に対して、前記置き換えを行った構成であってもよい。
【００４７】
さらに、カレントミラー回路には各種のものが知られているが、そのいずれを本発明に用いても実質的に上記のような動作が行われるので、それらは本発明に含まれる。
【図面の簡単な説明】
【図１】本発明の安定化カレントミラー回路の原理構成を示すブロック図である。
【図２】（Ａ）及び（Ｂ）はそれぞれ図１（Ａ）の原理構成の第１及び第２の実施形態の安定化カレントミラー回路を示す図である。
【図３】（Ａ）及び（Ｂ）はそれぞれ図１（Ｂ）の原理構成の第１及び第２の実施形態の安定化カレントミラー回路を示す図である。
【図４】従来のカレントミラー回路の一例を示す図である。
【符号の説明】
１、２、１０、２０、３３、４０ カレントミラー回路
３、３０、３０Ａ 誤差増幅回路
４、４０ ノレータ
１１、１２、３１、３２、４１、４２ ｎＭＯＳトランジスタ
２１、２２、３４ ｐＭＯＳトランジスタ
【発明の属する技術分野】
本発明は、安定化カレントミラー回路に関する。
【０００２】
【従来の技術】
図４は、従来のカレントミラー回路の一例を示す。
カレントミラー回路１０は、ダイオード接続された入力側ｎＭＯＳトランジスタ１１と出力側ｎＭＯＳトランジスタ１２とで構成され、ｎＭＯＳトランジスタ１１に、入力信号として電流Ｉ１が供給される。カレントミラー回路１０の出力電流Ｉ２は、ダイオード接続されたｐＭＯＳトランジスタ２１の入力となっている。ｐＭＯＳトランジスタ２１は、例えば他のカレントミラー回路の入力側となっており、この場合、ｐＭＯＳトランジスタ２１のゲート電位ＶＢがこのカレントミラー回路の出力側ｐＭＯＳトランジスタ（不図示）のゲートに供給される。
【０００３】
ｎＭＯＳトランジスタ１１とｎＭＯＳトランジスタ１２とが同一特性で、ｎＭＯＳトランジスタ１２の出力電位（ドレイン電位）Ｖ２がｎＭＯＳトランジスタ１１のドレイン電位Ｖ１に等しいという理想的な場合には、Ｉ１＝Ｉ２となるが、以下に示すようにＶｌとＶ２とは一般に互いに等しくならない。
ｎＭＯＳトランジスタ１１がダイオード接続されているので、ドレイン電圧Ｖ１はｎＭＯＳトランジスタ１１の敷居値Ｖｔｈｎ程度になる。一方、ｐＭＯＳトランジスタ２１もダイオード接続されているので、ｐＭＯＳトランジスタ２１のドレイン電圧ＶＤＤ−Ｖ２もｐＭＯＳトランジスタ２１の敷居値Ｖｔｈｐ程度になる。一般的な数値例として、大略、
ＶＤＤ＝３．ＯＶ、Ｖｔｈｎ＝Ｖｔｈｐ＝１．ＯＶ
とすると、Ｖｌ＝１．ＯＶ、Ｖ２＝２．ＯＶとなり、Ｉ１＜Ｉ２となる。
【０００４】
Ｖ１＝Ｖ２かつＩ１＝Ｉ２が成立するのを理想とするのは一例であり、一般にカレントミラー回路では、入出力性が一定であることを理想とする。
【０００５】
【発明が解決しようとする課題】
しかし、製造プロセスがばらついて敷居値Ｖｔｈｐが変動したりＭＯＳトランジスタの飽和特性が変動すると、カレントミラー回路の出力電位Ｖ２がばらつく。製造プロセスのばらつきに対する出力電位Ｖ２のばらつきは、集積回路の回路素子の微細化に伴って著しくなる。また、出力電位Ｖ２は、電源電圧ＶＤＤや温度の変動にも影響される。
【０００６】
本発明の目的は、このような問題点に鑑み、製造プロセスのばらつき等があっても入出力特性をより一定にすることが可能な安定化カレントミラー回路を提供することにある。
【０００７】
【課題を解決するための手段及びその作用効果】
請求項１の安定化カレントミラー回路では、例えば図１（Ａ）に示す如く、
第１入力側トランジスタと第１出力側トランジスタとを備えた第１カレントミラー回路（１）と、
該第１出力側トランジスタの出力電位（Ｖ２）の所定値からのずれに応じて出力電流（Ｉ３）が所定値からずれる誤差増幅回路（３）と、
該誤差増幅回路の出力電流が流れる第２入力側トランジスタと該第１出力側トランジスタに直列接続された第２出力側トランジスタとを備えた第２カレントミラー回路（２）とを有し、
該誤差増幅回路は、例えば図２（Ｂ）に示す如く、
該第１出力側トランジスタ又は該第２出力側トランジスタの出力電位が制御入力端に供給され、該出力電位に応じた電流が流れる誤差検出用トランジスタ（３４）と、
該誤差検出用トランジスタに直列接続され、該第１入力側トランジスタと対になって第３カレントミラー回路を構成する第３出力側トランジスタ（３１）と、
該誤差検出用トランジスタと該第３出力側トランジスタとの間の電位が制御入力端に供給され、該第２入力側トランジスタに直列接続されたトランジスタ（３２）とを有する。
【０００８】
この安定化カレントミラー回路の動作には２通りがある。例えば図２（Ａ）のように構成した場合には次の１）．のように動作し、例えば図２（Ａ）においてｐＭＯＳトランジスタとｎＭＯＳトランジスタとを互いに入れ換え電源電位ＶＤＤとグランド電位とを互いに入れ換えた構成の場合には以下の２）．のように動作する。
【０００９】
１）．製造プロセスのばらつきや電源電圧又は温度の変動等の原因により、第１出力側トランジスタの出力電位（Ｖ２）が所定値から上昇すると、第２入力側トランジスタに流れる電流が減少し、これにより第２出力側トランジスタに流れる電流が減少して、第１出力側トランジスタに流れる電流（Ｉ２）が減少し同時に第１出力側トランジスタの出力電位（Ｖ２）が低下する。この原因により第１出力側トランジスタの出力電位（Ｖ２）が所定値から低下すると、第２入力側トランジスタに流れる電流が増加し、これにより第２出力側トランジスタに流れる電流が増加して、第１出力側トランジスタに流れる電流（Ｉ２）が増加し同時に第１出力側トランジスタの出力電位（Ｖ２）が上昇する。
【００１０】
２）．上記原因により、第１出力側トランジスタの出力電位（Ｖ２）が所定値から上昇すると、第２入力側トランジスタに流れる電流が増加し、これにより第２出力側トランジスタに流れる電流が増加して、第１出力側トランジスタに流れる電流（Ｉ２）が増加し同時に第１出力側トランジスタの出力電位（Ｖ２）が低下する。この原因により第１出力側トランジスタの出力電位（Ｖ２）が所定値から低下すると、第２入力側トランジスタに流れる電流が減少し、これにより第２出力側トランジスタに流れる電流が減少して、第１出力側トランジスタに流れる電流（Ｉ２）が減少し同時に第１出力側トランジスタの出力電位（Ｖ２）が上昇する。
【００１１】
したがって、請求項１の安定化カレントミラー回路によれば、上記原因により、第１カレントミラー回路（１）又は第２カレントミラー回路（２）の入出力特性が所望のものからずれて、第１出力側トランジスタの出力電位（Ｖ２）が所定値がずれても、誤差増幅回路（３）により、この出力電位（Ｖ２）が所定値に近づくように動作し、同時に、第２入力側トランジスタの出力側電位（ＶＢ）も所定値に近づくように動作して、これらの電位が安定化するという効果を奏する。このような安定化動作により、第１カレントミラー回路（１）の出力電流（Ｉ２）及び第２カレントミラー回路（２）の入力電流（Ｉ３）も安定化する。換言すれば、第１カレントミラー回路（１）の出力電流（Ｉ２）及び第２カレントミラー回路（２）の入力電流（Ｉ３）の安定化により、第２入力側トランジスタの出力側電位（ＶＢ）が安定化する。
【００１２】
請求項２の安定化カレントミラー回路では、請求項１において、例えば図１（Ｂ）に示す如く、上記第１出力側トランジスタと上記第２出力側トランジスタとの間に、端子間に流れる電流を略一定にしつつ該端子間の電圧変動が可能なノレータが接続されている。
電源電圧値によっては、第１カレントミラー回路（１）の入出力電位が等しくなる（Ｖ２＝Ｖ１）という理想的条件が満たされず、さらに第２カレントミラー回路（２）の入出力電位が等しくなる（ＶＢ＝Ｖ２）という理想的条件も満たされないが、この安定化カレントミラー回路によれば、ノレータの存在によりこの条件が大略満たされるようにすることができるので、ノレータが存在しない場合よりも、補正精度が向上すると共に、本発明の適用範囲が拡大されるという効果を奏する。
【００１３】
請求項３の安定化カレントミラー回路では、請求項１又は２において、上記誤差増幅回路は、例えば図２（Ａ）に示す如く、
上記第１出力側トランジスタ又は上記第２出力側トランジスタの出力電位が制御入力端に供給され、該出力電位に応じた電流が流れる誤差検出用トランジスタ（３４）と、
該誤差検出用トランジスタに直列接続された第３入力側トランジスタと該第２入力側トランジスタに直列接続された第３出力側トランジスタとを備えた第３カレントミラー回路（３３）とを有する。
【００１５】
請求項４の安定化カレントミラー回路では、請求項１乃至３のいずれか１つにおいて、上記ノレータは、例えば図３（Ａ）に示す如く、カレントミラー回路の出力側トランジスタ（４２）である。
請求項５の安定化カレントミラー回路では、請求項１乃至３のいずれか１つにおいて、上記第１入力側トランジスタに直列接続された第４入力側トランジスタ（４１）と、上記第１出力側トランジスタ（１２）に直列接続された上記ノレータとしての第４出力側トランジスタ（４２）とを備えた第４カレントミラー回路（４０）を有する。
【００１６】
請求項６の安定化カレントミラー回路では、請求項１乃至５のいずれか１つにおいて、
上記第１入力側トランジスタはダイオード接続されており、上記第１出力側トランジスタはその制御入力端が該第１入力側トランジスタの制御入力端に接続されており、
上記第２入力側トランジスタはダイオード接続されており、上記第２出力側トランジスタはその制御入力端が該第２入力側トランジスタの制御入力端に接続されている。
【００１７】
請求項７の安定化カレントミラー回路では、請求項１乃至５のいずれか１つにおいて、
上記第１入力側トランジスタ及び上記第１出力側トランジスタはいずれもｐＭＯＳトランジスタとｎＭＯＳトランジスタとの一方であり、
上記第２入力側トランジスタ、上記第２出力側トランジスタ及び上記誤差検出用トランジスタはいずれもｐＭＯＳトランジスタとｎＭＯＳトランジスタとの他方である。
【００１８】
請求項８の安定化カレントミラー回路では、請求項１乃至５のいずれか１つにおいて、
上記第１入力側トランジスタ及び上記第１出力側トランジスタはいずれもＰＮＰトランジスタとＮＰＮトランジスタとの一方であり、
上記第２入力側トランジスタ、上記第２出力側トランジスタ及び上記誤差検出用トランジスタはいずれもＰＮＰトランジスタとＮＰＮトランジスタとの他方である。
【００１９】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。
［図１（Ａ）の原理構成の第１実施形態］
図２（Ａ）は、図１（Ａ）の原理構成の第１実施形態に係る安定化カレントミラー回路を示す。
【００２０】
補正対象のカレントミラー回路１０は、ダイオード接続された入力側ｎＭＯＳトランジスタ１１と、出力側ｎＭＯＳトランジスタ１２とからなり、ｎＭＯＳトランジスタ１１のゲートがｎＭＯＳトランジスタ１２のドレインに接続され、ｎＭＯＳトランジスタ１１及び１２の両ソースがグランド電位の導体に接続されている。
【００２１】
補正用カレントミラー回路２０は、出力側ｐＭＯＳトランジスタ２１と、ダイオード接続された入力側ｐＭＯＳトランジスタ２２とからなり、ｐＭＯＳトランジスタ２２のドレインがｐＭＯＳトランジスタ２１のゲートに接続され、ｐＭＯＳトランジスタ２１及び２２の両ソースが電源電位ＶＤＤの導体に接続されている。
【００２２】
誤差増幅回路３０は、高入力インピーダンス・電流出力型であり、入力側ｎＭＯＳトランジスタ３１と出力側ｎＭＯＳトランジスタ３２とからなる、カレントミラー回路１０と同一接続のカレントミラー回路３３と、誤差検出用ｐＭＯＳトランジスタ３４とからなる。誤差検出用ｐＭＯＳトランジスタ３４は、そのソース、ドレイン及びゲートがそれぞれ電源電位ＶＤＤの導体、ｎＭＯＳトランジスタ３１のドレイン及びｎＭＯＳトランジスタ１２のドレインに接続されている。
【００２３】
ｐＭＯＳトランジスタ２２のゲート電位ＶＢは、例えば不図示のカレントミラー回路の出力側ｐＭＯＳトランジスタのゲートに供給される。
カレントミラー回路１０、２０及び３３を構成しているＭＯＳトランジスタは全て、飽和領域で動作している。ｐＭＯＳトランジスタ３４は、飽和領域で動作しても非飽和領域で動作しても問題ないが、構成上、通常は飽和領域で動作する。このような点は、以下の他の実施例についても同様である。
【００２４】
本発明の成立条件ではないが、簡単化のために、対をなすｎＭＯＳトランジスタ１１とｎＭＯＳトランジスタ１２の特性は互いに等価であり、対をなすｐＭＯＳトランジスタ２１とｐＭＯＳトランジスタ２２の特性は互いに等価であり、対をなすｎＭＯＳトランジスタ３１とｎＭＯＳトランジスタ３２の特性は互いに等価であるとする。
【００２５】
図２（Ａ）中に示す如く、ｎＭＯＳトランジスタ１１及び１２のドレイン電流（入出力電流）をそれぞれＩ１及びＩ２と表記し、これらのドレイン電位（入出力電位）をそれぞれＶ１及びＶ２と表記し、ｎＭＯＳトランジスタ３１及び３２のドレイン電流をそれぞれＩｍ及びＩ３と表記し、これらのドレイン電位をそれぞれＶｍ及びＶＢと表記する。
【００２６】
次に、上記の如く構成された安定化カレントミラー回路の動作を説明する。
安定化カレントミラー回路の入力信号として、ｎＭＯＳトランジスタ１１に電流Ｉ１が供給される。
（１）Ｖ２＝Ｖ２ｓの場合
カレントミラー回路２０及び誤差増幅回路３０による後述の安定化動作が働かなくても、電位Ｖ２が以下に示す意味で安定している場合を考える。このときの電位Ｖ２を、Ｖ２ｓとする。
【００２７】
第１の経路では、ｎＭＯＳトランジスタ１１への入力電流Ｉ１により、ｎＭＯＳトランジスタ１２には、電流Ｉ１に略等しい電流Ｉ２Ｘが流れようとする。第２の経路では、ｐＭＯＳトランジスタ３４及びｎＭＯＳトランジスタ３１に、ｐＭＯＳトランジスタ３４のゲートに印加される電位Ｖ２に応じた電流Ｉｍが流れ、ｎＭＯＳトランジスタ３２及びｐＭＯＳトランジスタ２２には、電流Ｉｍに略等しい電流Ｉ３が流れ、電位ＶＢがｐＭＯＳトランジスタ２１のゲートに伝達されて、ｐＭＯＳトランジスタ２１に電流Ｉ２Ｙが流れようとする。電位Ｖ２が安定しているとは、この電流Ｉ２ＸとＩ２Ｙとが、互いに等しい値Ｉ２になることを意味する。このようになるように、図２（Ａ）の回路のトランジスタ特性が設計されているとする。
【００２８】
（２）Ｖ２＞Ｖ２ｓの場合
製造プロセスのばらつきや電源電位ＶＤＤ又は温度の変動等の原因により、Ｖ２＞Ｖ２ｓとなった場合を考える。
上記（１）の場合と比較すると、電位Ｖ２の上昇が、ｐＭＯＳトランジスタ３４に流れる電流Ｉｍを減少させるので、ｎＭＯＳトランジスタ３１の入力電流が減少し、次いでｎＭＯＳトランジスタ３２のドレイン電流Ｉ３が減少する。電流Ｉ３の減少は、ｐＭＯＳトランジスタ２２のドレイン電圧ＶＤＤ−ＶＢの減少、すなわち電位ＶＢの上昇を引き起こす。これにより、ｐＭＯＳトランジスタ２１の内部抵抗（ドレイン・ソース間抵抗）が上昇し、ｐＭＯＳトランジスタ２１のドレイン電位Ｖ２が低下する。
【００２９】
このような動作のループが繰り返されて電位Ｖ２が低下する。電位Ｖ２の低下は、次に説明する上記と逆の動作により電位ＶＢの低下を引き起こす。
（３）Ｖ２＜Ｖ２ｓの場合
上記原因により、Ｖ２＜Ｖ２ｓとなった場合を考える。
上記（１）の場合と比較すると、電位Ｖ２の低下は、ｐＭＯＳトランジスタ３４に流れる電流Ｉｍを増加させるので、ｎＭＯＳトランジスタ３１の入力電流が増加し、次いでｎＭＯＳトランジスタ３２のドレイン電流Ｉ３が増加する。電流Ｉ３の増加は、ｐＭＯＳトランジスタ２２のドレイン電圧ＶＤＤ−ＶＢの増加、すなわち電位ＶＢの低下を引き起こす。これにより、ｐＭＯＳトランジスタ２１の内部抵抗が低下し、ｐＭＯＳトランジスタ２１のドレイン電位Ｖ２が上昇する。
【００３０】
このような動作のループが繰り返されて電位Ｖ２が上昇する。電位Ｖ２の上昇は、上記（２）の動作により電位ＶＢの上昇を引き起こす。
本実施形態によれば、何等かの原因でカレントミラー回路１０又は２０の入出力特性が所望のものからずれて電位Ｖ２がいずれの方向へずれても、誤差増幅回路３０により、電位Ｖ２が所定値Ｖ２ｓに近づくように動作し、同時に、電位ＶＢも所定値に近づくように動作する。電位Ｖ２のこのような安定化動作により、電流Ｉ２及びＩ３も安定化する。換言すれば、電流Ｉ２及びＩ３の安定化により、出力電位ＶＢが安定化する。
【００３１】
［図１（Ａ）の原理構成の第２実施形態］
図２（Ｂ）は、図１（Ａ）の原理構成の第２実施形態に係る安定化カレントミラー回路を示す。
図２（Ａ）のｎＭＯＳトランジスタ３１のゲートの接続先がそれ自身のドレインであるのに対し、図２（Ｂ）の回路では、この接続先がｎＭＯＳトランジスタ１２のゲートになっている。これにより、ｎＭＯＳトランジスタ３１はｎＭＯＳトランジスタ３２とカレントミラー回路を構成せずにｎＭＯＳトランジスタ１１とカレントミラー回路を構成する。ｎＭＯＳトランジスタ３２のゲートは、ｎＭＯＳトランジスタ３１のドレインに接続されている。他の点は、図２（Ａ）の構成と同一である。
【００３２】
次に、上記の如く構成された安定化カレントミラー回路の動作を説明する。
安定化カレントミラー回路の入力信号として、ｎＭＯＳトランジスタ１１に電流Ｉ１が供給される。
（１）Ｖ２＝Ｖ２ｔ、Ｖｍ＝Ｖｍｔの場合
カレントミラー回路２０及び誤差増幅回路３０Ａによる安定化動作が働かなくても、電位Ｖ２及びＶｍが以下に示す意味で安定している場合を考える。このときの電位Ｖ２及びＶｍをそれぞれ、電位Ｖ２ｔ及びＶｍｔとする。
【００３３】
第１の経路では、ｎＭＯＳトランジスタ１１への入力電流Ｉ１により、ｎＭＯＳトランジスタ１２及び３１にはそれぞれ電流Ｉ１に略等しい電流Ｉ２Ｘ及びＩｍＸが流れようとする。第２の経路では、ｐＭＯＳトランジスタ３４に、そのゲートに印加される電位Ｖ２に応じた電流ＩｍＹが流れようとする。第３の経路では、ｎＭＯＳトランジスタ３２に、そのゲート電位Ｖｍに応じた電流Ｉ３が流れ、これがカレントミラー回路２０のｐＭＯＳトランジスタ２２への入力電流となり、このときのｐＭＯＳトランジスタ２２のドレイン電位ＶＢがｐＭＯＳトランジスタ２１のゲートに伝達されて、ｐＭＯＳトランジスタ２１に、電流Ｉ３に略等しい電流Ｉ２Ｙが流れようとする。
【００３４】
電位Ｖ２及びＶｍが安定しているとは、この電流ＩｍＸと電流ＩｍＹとが互いに等しい値Ｉｍになり、電流Ｉ２Ｘと電流Ｉ２Ｙとが互いに等しい値Ｉ２になることを意味する。このようになるように、図２（Ｂ）の回路のトランジスタ特性が設計されているとする。
（２）Ｖ２＞Ｖ２ｔ又はＶｍ＜Ｖｍｔの場合
上記原因により、Ｖ２＞Ｖ２ｔとなった場合を考える。
【００３５】
上記（１）の場合と比較すると、電位Ｖ２の上昇により、ｐＭＯＳトランジスタ３４の内部抵抗が増加し、電位Ｖｍが低下する。これにより、ｎＭＯＳトランジスタ３２のドレイン電流Ｉ３が減少する。電流Ｉ３の減少は、ｐＭＯＳトランジスタ２２のドレイン電圧ＶＤＤ−ＶＢの減少、すなわち電位ＶＢの上昇を引き起こす。
【００３６】
したがって、ｐＭＯＳトランジスタ２１の内部抵抗が上昇し、ｐＭＯＳトランジスタ２１のドレイン電位Ｖ２が低下する。
このような動作のループが繰り返されて電位Ｖ２が低下する。電位Ｖ２の低下は、次に説明する上記と逆の動作により電位ＶＢの低下を引き起こす。
Ｖｍ＜Ｖｍｔとなった場合には、上記電位Ｖｍの低下以降の動作になり、結果として電位Ｖｍの上昇を引き起こす。
【００３７】
Ｖ２＞Ｖ２ｔとＶｍ＜Ｖｍｔとが同時に生じた場合の動作は上記同様である。
（３）Ｖ２＜Ｖ２ｔ又はＶｍ＞Ｖｍｔの場合
上記原因により、Ｖ２＜Ｖ２ｔとなった場合を考える。
上記（１）の場合と比較すると、電位Ｖ２の低下によりｐＭＯＳトランジスタ３４の内部抵抗が減少して、電位Ｖｍが上昇する。これにより、ｎＭＯＳトランジスタ３２のドレイン電流Ｉ３が増加する。電流Ｉ３の増加は、ｐＭＯＳトランジスタ２２のドレイン電圧ＶＤＤ−ＶＢの増加、すなわち電位ＶＢの低下を引き起こす。その結果、ｐＭＯＳトランジスタ２１の内部抵抗が低下し、ｐＭＯＳトランジスタ２１のドレイン電位Ｖ２が上昇する。
【００３８】
このような動作のループが繰り返されて電位Ｖ２が上昇する。電位Ｖ２の上昇は、上記（２）の動作により電位ＶＢの上昇を引き起こす。
Ｖｍ＞Ｖｍｔとなった場合には、上記電位Ｖｍの上昇以降の動作になり、結果として電位Ｖｍの低下を引き起こす。
Ｖ２＜Ｖ２ｔとＶｍ＞Ｖｍｔとが同時に生じた場合の動作は上記同様である。 本実施形態によれば、何等かの原因でカレントミラー回路１０又は２０の入出力特性が所望のものからずれて電位Ｖ２又はＶｍがいずれの方向へずれても、誤差増幅回路３０Ａにより、電位Ｖ２が所定値Ｖ２ｔに近づくように動作し、同時に、電位ＶＢも所定値に近づくように動作する。電位Ｖ２のこのような安定化動作により、電流Ｉ２及びＩ３も安定化する。換言すれば、電流Ｉ２及びＩ３の安定化により、出力電位ＶＢが安定化する。
【００３９】
［図１（Ｂ）の原理構成の第１実施形態］
従来技術の欄で述べたように、電源電圧ＶＤＤが例えば２Ｖより高いと、Ｖ２＝Ｖ１というカレントミラー回路１０にとっての理想的条件が満たされない。この条件が満たされないと、図２（Ａ）の回路において、ＶＢ＝Ｖ２というカレントミラー回路２０にとっての理想的条件も満たされない。
【００４０】
そこで、この条件が大略満たされるようにすために、図３（Ａ）の安定化カレントミラー回路では、図２（Ａ）の回路にカレントミラー回路４０が付加されている。図３（Ａ）の回路は、図１（Ｂ）の原理構成の第１実施形態である。
カレントミラー回路４０は、ｎＭＯＳトランジスタ１１のドレインと安定化カレントミラー回路の電流入力端との間に接続された入力側ｎＭＯＳトランジスタ４１と、ｎＭＯＳトランジスタ１２のドレインとｐＭＯＳトランジスタ２１のドレインとの間に接続された出力側ｎＭＯＳトランジスタ４２とからなる。ｎＭＯＳトランジスタ４２は、その電流値がその端子間電圧に殆ど依存せずに定まるノレータとして用いられており、飽和領域で動作している。ダイオード接続されたｎＭＯＳトランジスタ４１は、ｎＭＯＳトランジスタ４２がノレータとして機能するためのバイアス電圧をｎＭＯＳトランジスタ４２のゲートに与えている。
【００４１】
カレントミラー回路４０により、ｐＭＯＳトランジスタ２１のドレイン電位Ｖｕをレベルシフトさせたものが電位Ｖ２となり、且つ、電流Ｉ２がレベルシフト電圧Ｖｕ−Ｖ２に殆ど影響されないので、カレントミラー回路４０が無い場合に電源電圧ＶＤＤが上記理想的条件を満たすときの電圧、例えば２Ｖより高くても、上記理想的条件を大略満たすことが可能となる。この条件からのずれによる電位Ｖ２及びＶＢのずれは、誤差増幅回路３０の上述のような動作によって補正される。
【００４２】
本実施形態によれば、上記レベルシフトにより上記ずれが少なくなるので、図２の構成の場合よりも、補正精度が向上すると共に、本発明の適用範囲が拡大される。
［図１（Ｂ）の原理構成の第２実施形態］
図３（Ｂ）は、図１（Ｂ）の原理構成の第２実施形態に係る安定化カレントミラー回路を示す。
【００４３】
この回路は、図２（Ｂ）の回路の変形例としてｎＭＯＳトランジスタ３１のゲートの接続先をｎＭＯＳトランジスタ１２のゲートからドレインに変更したものに、図３（Ａ）のカレントミラー回路４０を付加したものであり、図２（Ａ）の回路と同じ効果が得られる。ｎＭＯＳトランジスタ３１は、ｎＭＯＳトランジスタ１１と実質的にカレントミラー回路を構成している。
【００４４】
なお、本発明には外にも種々の変形例が含まれる。
例えば図２（Ｂ）において、ｎＭＯＳトランジスタ３１のゲートの接続先をｎＭＯＳトランジスタ１２のドレインに変えてｎＭＯＳトランジスタ３１とｎＭＯＳトランジスタ１１とで擬似的にカレントミラー回路を構成するようにしてもよいことは勿論である。
【００４５】
また、図３において、ｎＭＯＳトランジスタ４１を用いる替わりに、他の回路からｎＭＯＳトランジスタ４２のゲートへ所定の電位を印加する構成であってもよい。ｐＭＯＳトランジスタ３４のゲートの接続先は、ノレータの電流出力端であるｎＭＯＳトランジスタ４２のソースであってもよい。
図２及び図３の安定化カレントミラー回路において、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとを逆にし（互いに入れ替え）、電源電位ＶＤＤとグランド電位とを逆にして、電流の向きが逆になるようにした構成であってもよい。この場合、電位Ｖ２の所定値からのずれの方向と、電流Ｉ３の所定値からのずれの方向との関係が、図２及び図３の安定化カレントミラー回路の場合の逆になる。
【００４６】
ノレータとしては、ＭＯＳトランジスタのソース・ドレイン間の替わりに例えばバイポーラトランジスタのコレクタ・エミッタ間を用いることもできる。
図２及び図３の安定化カレントミラー回路において、ｐＭＯＳトランジスタをＰＮＰ型トランジスタで置き換え、ｎＭＯＳトランジスタをＮＰＮ型トランジスタで置き換えた構成であってもよい。また、上記のようにｎＭＯＳトランジスタとｐＭＯＳトランジスタとを逆にした構成に対して、前記置き換えを行った構成であってもよい。
【００４７】
さらに、カレントミラー回路には各種のものが知られているが、そのいずれを本発明に用いても実質的に上記のような動作が行われるので、それらは本発明に含まれる。
【図面の簡単な説明】
【図１】本発明の安定化カレントミラー回路の原理構成を示すブロック図である。
【図２】（Ａ）及び（Ｂ）はそれぞれ図１（Ａ）の原理構成の第１及び第２の実施形態の安定化カレントミラー回路を示す図である。
【図３】（Ａ）及び（Ｂ）はそれぞれ図１（Ｂ）の原理構成の第１及び第２の実施形態の安定化カレントミラー回路を示す図である。
【図４】従来のカレントミラー回路の一例を示す図である。
【符号の説明】
１、２、１０、２０、３３、４０ カレントミラー回路
３、３０、３０Ａ 誤差増幅回路
４、４０ ノレータ
１１、１２、３１、３２、４１、４２ ｎＭＯＳトランジスタ
２１、２２、３４ ｐＭＯＳトランジスタ
Claims (8)
- 第１入力側トランジスタと第１出力側トランジスタとを備えた第１カレントミラー回路と、
該第１出力側トランジスタの出力電位の所定値からのずれに応じて出力電流が所定値からずれる誤差増幅回路と、
該誤差増幅回路の出力電流が流れる第２入力側トランジスタと該第１出力側トランジスタに直列接続された第２出力側トランジスタとを備えた第２カレントミラー回路とを有し、
該誤差増幅回路は、
該第１出力側トランジスタ又は該第２出力側トランジスタの出力電位が制御入力端に供給され、該出力電位に応じた電流が流れる誤差検出用トランジスタと、
該誤差検出用トランジスタに直列接続され、該第１入力側トランジスタと対になって第３カレントミラー回路を構成する第３出力側トランジスタと、
該誤差検出用トランジスタと該第３出力側トランジスタとの間の電位が制御入力端に供給され、該第２入力側トランジスタに直列接続されたトランジスタと、
を有することを特徴とする安定化カレントミラー回路。 - 上記第１出力側トランジスタと上記第２出力側トランジスタとの間に、端子間に流れる電流を略一定にしつつ該端子間の電圧変動が可能なノレータが接続されていることを特徴とする請求項１記載の安定化カレントミラー回路。
- 上記誤差増幅回路は、
上記第１出力側トランジスタ又は上記第２出力側トランジスタの出力電位が制御入力端に供給され、該出力電位に応じた電流が流れる誤差検出用トランジスタと、
該誤差検出用トランジスタに直列接続された第３入力側トランジスタと該第２入力側トランジスタに直列接続された第３出力側トランジスタとを備えた第３カレントミラー回路と、
を有することを特徴とする請求項１又は２記載の安定化カレントミラー回路。 - 上記ノレータは、カレントミラー回路の出力側トランジスタであることを特徴とする請求項１乃至３のいずれか１つに記載の安定化カレントミラー回路。
- 上記第１入力側トランジスタに直列接続された第４入力側トランジスタと、上記第１出力側トランジスタに直列接続された上記ノレータとしての第４出力側トランジスタとを備えた第４カレントミラー回路を有することを特徴とする請求項１乃至３のいずれか１つに記載の安定化カレントミラー回路。
- 上記第１入力側トランジスタはダイオード接続されており、上記第１出力側トランジスタはその制御入力端が該第１入力側トランジスタの制御入力端に接続されており、
上記第２入力側トランジスタはダイオード接続されており、上記第２出力側トランジスタはその制御入力端が該第２入力側トランジスタの制御入力端に接続されている、
ことを特徴とする請求項１乃至５のいずれか１つに記載の安定化カレントミラー回路。 - 上記第１入力側トランジスタ及び上記第１出力側トランジスタはいずれもｐＭＯＳトランジスタとｎＭＯＳトランジスタとの一方であり、
上記第２入力側トランジスタ、上記第２出力側トランジスタ及び上記誤差検出用トランジスタはいずれもｐＭＯＳトランジスタとｎＭＯＳトランジスタとの他方である、
ことを特徴とする請求項１乃至５のいずれか１つに記載の安定化カレントミラー回路。 - 上記第１入力側トランジスタ及び上記第１出力側トランジスタはいずれもＰＮＰトランジスタとＮＰＮトランジスタとの一方であり、
上記第２入力側トランジスタ、上記第２出力側トランジスタ及び上記誤差検出用トランジスタはいずれもＰＮＰトランジスタとＮＰＮトランジスタとの他方である、
ことを特徴とする請求項１乃至５のいずれか１つに記載の安定化カレントミラー回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02932197A JP3618189B2 (ja) | 1997-02-13 | 1997-02-13 | 安定化カレントミラー回路 |
| US08/965,244 US6034518A (en) | 1997-02-13 | 1997-11-06 | Stabilized current mirror circuit |
| KR1019970059382A KR100332508B1 (ko) | 1997-02-13 | 1997-11-12 | 안정화전류미러회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02932197A JP3618189B2 (ja) | 1997-02-13 | 1997-02-13 | 安定化カレントミラー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10229310A JPH10229310A (ja) | 1998-08-25 |
| JP3618189B2 true JP3618189B2 (ja) | 2005-02-09 |
Family
ID=12272969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02932197A Expired - Fee Related JP3618189B2 (ja) | 1997-02-13 | 1997-02-13 | 安定化カレントミラー回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6034518A (ja) |
| JP (1) | JP3618189B2 (ja) |
| KR (1) | KR100332508B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194886B1 (en) * | 1999-10-25 | 2001-02-27 | Analog Devices, Inc. | Early voltage and beta compensation circuit for a current mirror |
| US6489827B1 (en) | 2000-10-30 | 2002-12-03 | Marvell International, Ltd. | Reduction of offset voltage in current mirror circuit |
| JP3696590B2 (ja) * | 2002-11-25 | 2005-09-21 | 東光株式会社 | 定電圧電源 |
| JP2004187168A (ja) * | 2002-12-05 | 2004-07-02 | Sumitomo Electric Ind Ltd | 回路構成、光受信器、及び光リンク |
| US20140225662A1 (en) * | 2013-02-11 | 2014-08-14 | Nvidia Corporation | Low-voltage, high-accuracy current mirror circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4398160A (en) * | 1980-11-13 | 1983-08-09 | Motorola, Inc. | Current mirror circuits with field effect transistor feedback |
| US4814724A (en) * | 1986-07-15 | 1989-03-21 | Toko Kabushiki Kaisha | Gain control circuit of current mirror circuit type |
| JPH082010B2 (ja) * | 1990-05-10 | 1996-01-10 | 株式会社東芝 | 電流伝達回路 |
| KR0146193B1 (ko) * | 1995-05-22 | 1998-12-01 | 김광호 | 정밀 전류 미러 회로 |
| US5801523A (en) * | 1997-02-11 | 1998-09-01 | Motorola, Inc. | Circuit and method of providing a constant current |
-
1997
- 1997-02-13 JP JP02932197A patent/JP3618189B2/ja not_active Expired - Fee Related
- 1997-11-06 US US08/965,244 patent/US6034518A/en not_active Expired - Lifetime
- 1997-11-12 KR KR1019970059382A patent/KR100332508B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980070085A (ko) | 1998-10-26 |
| US6034518A (en) | 2000-03-07 |
| JPH10229310A (ja) | 1998-08-25 |
| KR100332508B1 (ko) | 2002-08-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040812 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040817 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041013 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081119 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081119 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091119 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101119 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111119 Year of fee payment: 7 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S531 | Written request for registration of change of domicile |
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|
| S533 | Written request for registration of change of name |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111119 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121119 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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