JPH07193441A - 増幅回路 - Google Patents
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- JPH07193441A JPH07193441A JP6296033A JP29603394A JPH07193441A JP H07193441 A JPH07193441 A JP H07193441A JP 6296033 A JP6296033 A JP 6296033A JP 29603394 A JP29603394 A JP 29603394A JP H07193441 A JPH07193441 A JP H07193441A
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- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45696—Indexing scheme relating to differential amplifiers the LC comprising more than two resistors
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- Power Engineering (AREA)
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Abstract
(57)【要約】
【目的】 低ノイズ、低入力電圧オフセット、高電圧で
動作することが可能な演算増幅器を実現する。 【構成】 演算増幅器において、第2段は、バイポーラ
トランジスタカレントミラー増幅器(CMA)によって
駆動され制御される高電圧電界効果トランジスタ(FE
T)を含む。このCMAは、高電圧電界効果トランジス
タからなる差動入力段に接続される。第2段のFETは
高電圧駆動能力を有し、第2段を駆動するバイポーラC
MAは低い等価入力ノイズおよび低い入力電圧オフセッ
トでの動作を可能にする。実施例では、第2段のFET
はNチャネル二重拡散金属酸化物半導体(DMOS)ト
ランジスタであり、CMAはNPNバイポーラトランジ
スタからなる。CMAは、CMA内のベース電流の効果
を大幅に縮小し、CMAの出力インピーダンスを非常に
高くする。
動作することが可能な演算増幅器を実現する。 【構成】 演算増幅器において、第2段は、バイポーラ
トランジスタカレントミラー増幅器(CMA)によって
駆動され制御される高電圧電界効果トランジスタ(FE
T)を含む。このCMAは、高電圧電界効果トランジス
タからなる差動入力段に接続される。第2段のFETは
高電圧駆動能力を有し、第2段を駆動するバイポーラC
MAは低い等価入力ノイズおよび低い入力電圧オフセッ
トでの動作を可能にする。実施例では、第2段のFET
はNチャネル二重拡散金属酸化物半導体(DMOS)ト
ランジスタであり、CMAはNPNバイポーラトランジ
スタからなる。CMAは、CMA内のベース電流の効果
を大幅に縮小し、CMAの出力インピーダンスを非常に
高くする。
Description
【0001】
【産業上の利用分野】本発明は、高電圧演算増幅器に関
し、特に、バイポーラおよび高電圧絶縁ゲート電界効果
トランジスタ(IGFET)を使用した高電圧演算増幅
器(OP−AMP)に関する。
し、特に、バイポーラおよび高電圧絶縁ゲート電界効果
トランジスタ(IGFET)を使用した高電圧演算増幅
器(OP−AMP)に関する。
【0002】
【従来の技術】低入力電圧オフセットを有する高電圧、
低ノイズ、高周波の演算増幅器(OP−AMP)を設計
し製造しようとするときには問題点が存在する。これは
図1を参照してよく説明される。図1には、ソースが共
通のノード11に接続され、電流源17を通じて動作電
位点19に接続された、P型IGFETトランジスタT
1およびT2からなる差動入力段(第1段)が示されて
いる。トランジスタT1およびT2のドレインはそれぞ
れ、Nチャネル二重拡散金属酸化物半導体(DMOS)
トランジスタ(T4,T5)からなるカレントミラー増
幅器(CMA)83の入力81および出力82に接続さ
れている。第1段の出力は、CMA83の出力に対応し
ており、NチャネルDMOSトランジスタ(T3)のゲ
ートに加えられる。このNチャネルDMOSトランジス
タT3は演算増幅器の第2段として機能する。CMAト
ランジスタにNチャネルDMOSトランジスタを使用す
ることは、それらの高電圧機能と、出力トランジスタT
3および入力差動トランジスタT1,T2を形成するの
に使用されるのと類似の製造プロセスとによって示唆さ
れる。しかし、この組合せのノイズ性能は非常に悪い。
試験結果の示すところによれば、等価入力ノイズは、ル
ートヘルツあたり数千ナノボルトの範囲にある。等価入
力ノイズがこのように高い値であることは、「低ノイ
ズ」、高品質OP−AMPには受け入れられないもので
あり、高品質OP−AMPの第1段にDMOSトランジ
スタを使用することを打ち消してしまう。
低ノイズ、高周波の演算増幅器(OP−AMP)を設計
し製造しようとするときには問題点が存在する。これは
図1を参照してよく説明される。図1には、ソースが共
通のノード11に接続され、電流源17を通じて動作電
位点19に接続された、P型IGFETトランジスタT
1およびT2からなる差動入力段(第1段)が示されて
いる。トランジスタT1およびT2のドレインはそれぞ
れ、Nチャネル二重拡散金属酸化物半導体(DMOS)
トランジスタ(T4,T5)からなるカレントミラー増
幅器(CMA)83の入力81および出力82に接続さ
れている。第1段の出力は、CMA83の出力に対応し
ており、NチャネルDMOSトランジスタ(T3)のゲ
ートに加えられる。このNチャネルDMOSトランジス
タT3は演算増幅器の第2段として機能する。CMAト
ランジスタにNチャネルDMOSトランジスタを使用す
ることは、それらの高電圧機能と、出力トランジスタT
3および入力差動トランジスタT1,T2を形成するの
に使用されるのと類似の製造プロセスとによって示唆さ
れる。しかし、この組合せのノイズ性能は非常に悪い。
試験結果の示すところによれば、等価入力ノイズは、ル
ートヘルツあたり数千ナノボルトの範囲にある。等価入
力ノイズがこのように高い値であることは、「低ノイ
ズ」、高品質OP−AMPには受け入れられないもので
あり、高品質OP−AMPの第1段にDMOSトランジ
スタを使用することを打ち消してしまう。
【0003】OP−AMPの前端に高電圧DMOSトラ
ンジスタを使用することから生じるノイズ問題は、図2
に示したタイプの回路を使用することによって解決され
る可能性がある。図2の回路では、NチャネルDMOS
トランジスタはNPNバイポーラトランジスタで置換さ
れている。図2では、カレントミラー84はバイポーラ
トランジスタQ1,Q2を含み、第2段(QOUT)も
またバイポーラトランジスタからなる。この組合せは十
分受け入れられるノイズ性能を有する。しかし、出力バ
イポーラトランジスタQOUTの高電圧機能は制限され
ており、これは、回路の動作電圧および出力電圧を制限
する。
ンジスタを使用することから生じるノイズ問題は、図2
に示したタイプの回路を使用することによって解決され
る可能性がある。図2の回路では、NチャネルDMOS
トランジスタはNPNバイポーラトランジスタで置換さ
れている。図2では、カレントミラー84はバイポーラ
トランジスタQ1,Q2を含み、第2段(QOUT)も
またバイポーラトランジスタからなる。この組合せは十
分受け入れられるノイズ性能を有する。しかし、出力バ
イポーラトランジスタQOUTの高電圧機能は制限され
ており、これは、回路の動作電圧および出力電圧を制限
する。
【0004】
【発明が解決しようとする課題】従って、本発明の目的
は、従来技術に存在する高ノイズ動作および高電圧に関
する限界を克服すること、および、低ノイズおよび低入
力電圧オフセットをも有し、高電圧で動作することが可
能なOP−AMPを形成することである。
は、従来技術に存在する高ノイズ動作および高電圧に関
する限界を克服すること、および、低ノイズおよび低入
力電圧オフセットをも有し、高電圧で動作することが可
能なOP−AMPを形成することである。
【0005】
【課題を解決するための手段】本発明による演算増幅器
では、第2段は、バイポーラトランジスタカレントミラ
ー増幅器(CMA)によって駆動され制御される高電圧
電界効果トランジスタ(FET)を含む。このCMA
は、高電圧電界効果トランジスタからなる差動入力段に
接続される。第2段のFETは高電圧駆動能力を有し、
第2段を駆動するバイポーラCMAは低い等価入力ノイ
ズおよび低い入力電圧オフセットでの動作を可能にす
る。
では、第2段は、バイポーラトランジスタカレントミラ
ー増幅器(CMA)によって駆動され制御される高電圧
電界効果トランジスタ(FET)を含む。このCMA
は、高電圧電界効果トランジスタからなる差動入力段に
接続される。第2段のFETは高電圧駆動能力を有し、
第2段を駆動するバイポーラCMAは低い等価入力ノイ
ズおよび低い入力電圧オフセットでの動作を可能にす
る。
【0006】実施例では、第2段のFETはNチャネル
二重拡散金属酸化物半導体(DMOS)トランジスタで
あり、CMAはNPNバイポーラトランジスタからな
る。
二重拡散金属酸化物半導体(DMOS)トランジスタで
あり、CMAはNPNバイポーラトランジスタからな
る。
【0007】本発明の1つの特徴によれば、CMAは、
CMA内のベース電流の効果をたとえ除去はしなくても
大幅に縮小し、CMAの出力インピーダンスを非常に高
くして低い入力電圧オフセット、低ノイズ、および、第
2段の高電圧FETの制御電極に対する適切な駆動を実
現する手段を有する。
CMA内のベース電流の効果をたとえ除去はしなくても
大幅に縮小し、CMAの出力インピーダンスを非常に高
くして低い入力電圧オフセット、低ノイズ、および、第
2段の高電圧FETの制御電極に対する適切な駆動を実
現する手段を有する。
【0008】
【実施例】図3に、共通のノード11に接続されたソー
ス電極を有する第1の絶縁ゲート電界効果トランジスタ
(IGFET)T1および第2のIGFET(T2)を
示す。T1のゲートは入力端子13に接続され、この入
力端子13には入力電圧Vin−が加えられる。T2のゲ
ートは入力端子15に接続され、この入力端子15には
入力電圧Vin+が加えられる。T1およびT2は高電圧
デバイスであるが、これらは比較的低い電流を扱うよう
に設計されるため、高電力デバイスである必要はない。
ス電極を有する第1の絶縁ゲート電界効果トランジスタ
(IGFET)T1および第2のIGFET(T2)を
示す。T1のゲートは入力端子13に接続され、この入
力端子13には入力電圧Vin−が加えられる。T2のゲ
ートは入力端子15に接続され、この入力端子15には
入力電圧Vin+が加えられる。T1およびT2は高電圧
デバイスであるが、これらは比較的低い電流を扱うよう
に設計されるため、高電力デバイスである必要はない。
【0009】比較的一定の電流源17がノード11と正
レールすなわち動作電源端子19との間に接続される。
動作電源端子19には、+Vsボルト(Vs+)の固定動
作電位が加えられる。
レールすなわち動作電源端子19との間に接続される。
動作電源端子19には、+Vsボルト(Vs+)の固定動
作電位が加えられる。
【0010】T1のドレインはノード21に接続され
る。ノード21は、CMA84の入力であり、そこに
は、NPNバイポーラトランジスタQ1のコレクタおよ
びベースならびにNPNバイポーラトランジスタQ2の
ベースが接続される。T2のドレインはノード25に接
続される。ノード25はCMA84の出力であり、そこ
には、Q2のコレクタが接続される。注意すべき点であ
るが、ノード21および25はOP−AMPの差動入力
段(第1段)の出力ノードでもある。Q1およびQ2の
エミッタは負レールすなわち電源端子23に接続され、
そこには、−Vsボルト(Vs−)の固定動作電位が加え
られる。
る。ノード21は、CMA84の入力であり、そこに
は、NPNバイポーラトランジスタQ1のコレクタおよ
びベースならびにNPNバイポーラトランジスタQ2の
ベースが接続される。T2のドレインはノード25に接
続される。ノード25はCMA84の出力であり、そこ
には、Q2のコレクタが接続される。注意すべき点であ
るが、ノード21および25はOP−AMPの差動入力
段(第1段)の出力ノードでもある。Q1およびQ2の
エミッタは負レールすなわち電源端子23に接続され、
そこには、−Vsボルト(Vs−)の固定動作電位が加え
られる。
【0011】本発明を実現する回路では、端子19と2
3の間に加えられる動作電位(Vs+およびVs−)は、
数ボルト(例えば5ボルト)から数百ボルトの範囲にわ
たることが可能である。
3の間に加えられる動作電位(Vs+およびVs−)は、
数ボルト(例えば5ボルト)から数百ボルトの範囲にわ
たることが可能である。
【0012】図3の回路では、DMOS Nチャネルト
ランジスタT3のゲートは端子25に接続され、そのソ
ースは端子23に接続され、そのドレインは出力端子2
9に接続される。出力端子29は演算増幅器の第2段の
出力である。電流源31は動作電源端子19と出力端子
29の間に接続される。
ランジスタT3のゲートは端子25に接続され、そのソ
ースは端子23に接続され、そのドレインは出力端子2
9に接続される。出力端子29は演算増幅器の第2段の
出力である。電流源31は動作電源端子19と出力端子
29の間に接続される。
【0013】トランジスタT3は高電圧駆動トランジス
タであり、そのしきい値電圧は代表的には2〜4ボルト
の範囲にある。
タであり、そのしきい値電圧は代表的には2〜4ボルト
の範囲にある。
【0014】端子13と15の間に加えられる差動信号
に応答して、電流はT1のソース・ドレイン経路を流れ
る。その信号の振幅および極性に依存して、ノード21
への電流I1は増減する。電流I1はQ1とQ2のベース
とに流れ込み、ノード25から比例する電流IC2を引き
出すQ2を介して鏡映される。Q1およびQ2が同じ構
造を有するようにするため、IC2はI1とほぼ等しい。
T2によって生成される電流I2はノード25に流れ込
む。ノード25へのI2とノード25からのIC2との差
はノード25における電圧の向きおよび変化率を決定す
る。ノード25における電圧(V25)がT3のしきい
値電圧(Vt)より高い場合、T3はオンになり導通す
る。V25がT3のVtより低い場合、T3はオフにな
り非導通となる。
に応答して、電流はT1のソース・ドレイン経路を流れ
る。その信号の振幅および極性に依存して、ノード21
への電流I1は増減する。電流I1はQ1とQ2のベース
とに流れ込み、ノード25から比例する電流IC2を引き
出すQ2を介して鏡映される。Q1およびQ2が同じ構
造を有するようにするため、IC2はI1とほぼ等しい。
T2によって生成される電流I2はノード25に流れ込
む。ノード25へのI2とノード25からのIC2との差
はノード25における電圧の向きおよび変化率を決定す
る。ノード25における電圧(V25)がT3のしきい
値電圧(Vt)より高い場合、T3はオンになり導通す
る。V25がT3のVtより低い場合、T3はオフにな
り非導通となる。
【0015】動作時において、図3の回路は低ノイズの
適切な増幅を行う。しかし、図3の回路にはいくつかの
重要な問題点がある。図3の回路の問題点の1つは、カ
レントミラー構造におけるベース電流によってオフセッ
ト誤差が生じることである。すなわち、Vin−がVin+
に等しい状態では、電流I1はI2に正確に等しくはな
く、閉ループ条件では、信号すなわちオフセット電圧は
出力で生成される。ここで、入力オフセット電圧とは、
出力信号電圧が0になるように端子15と13の間に加
えなければならない差動入力として定義される(一般的
に、差動入力信号が0の場合、出力電圧は電源電圧の半
分に等しい)。もう1つの問題点は、Q1およびQ2の
両端に生成されるコレクタ電圧における差によるもので
ある。図3において、Q1のコレクタ−エミッタ電圧
(VCE)は、動作範囲を通じて、ダイオードの前方電圧
降下(VF)にほぼ等しい(これは代表的には0.7ボ
ルト程度である)。しかし、閉ループ構造で動作させる
場合、T3およびOP−AMP第2段電流源の状態に依
存して、Q2の両端のVCEはT3のVt(約3.0ボル
ト)から非常に高い電圧値まで変動する可能性がある。
Q2のコレクタ電圧がQ1のコレクタ電圧と非常に異な
る場合、2つのトランジスタの利得は大幅に変動する。
その結果、利得変動により入力における実効オフセット
が生成される。実際、このオフセットは、これらの動作
条件に対して比較的低い出力インピーダンスを有するC
MAから生じる。
適切な増幅を行う。しかし、図3の回路にはいくつかの
重要な問題点がある。図3の回路の問題点の1つは、カ
レントミラー構造におけるベース電流によってオフセッ
ト誤差が生じることである。すなわち、Vin−がVin+
に等しい状態では、電流I1はI2に正確に等しくはな
く、閉ループ条件では、信号すなわちオフセット電圧は
出力で生成される。ここで、入力オフセット電圧とは、
出力信号電圧が0になるように端子15と13の間に加
えなければならない差動入力として定義される(一般的
に、差動入力信号が0の場合、出力電圧は電源電圧の半
分に等しい)。もう1つの問題点は、Q1およびQ2の
両端に生成されるコレクタ電圧における差によるもので
ある。図3において、Q1のコレクタ−エミッタ電圧
(VCE)は、動作範囲を通じて、ダイオードの前方電圧
降下(VF)にほぼ等しい(これは代表的には0.7ボ
ルト程度である)。しかし、閉ループ構造で動作させる
場合、T3およびOP−AMP第2段電流源の状態に依
存して、Q2の両端のVCEはT3のVt(約3.0ボル
ト)から非常に高い電圧値まで変動する可能性がある。
Q2のコレクタ電圧がQ1のコレクタ電圧と非常に異な
る場合、2つのトランジスタの利得は大幅に変動する。
その結果、利得変動により入力における実効オフセット
が生成される。実際、このオフセットは、これらの動作
条件に対して比較的低い出力インピーダンスを有するC
MAから生じる。
【0016】これらの問題点は図4の回路において大幅
に縮小される。図4の回路は、図3の回路と類似してい
るが、第1のIGFET(T1)および第2のIGFE
T(T2)を含み、これらは共通のノード11に接続さ
れたソース電極を有し、T1およびT2のゲートはそれ
ぞれ入力端子13および15に接続される。入力端子1
3にはVin−が加えられ、入力端子15にはVin+が加
えられる。T1およびT2のドレインは、それぞれ、ノ
ード21および25に接続される。ノード21および2
5は、差動入力段(第1段)の第1および第2の出力ノ
ードである。
に縮小される。図4の回路は、図3の回路と類似してい
るが、第1のIGFET(T1)および第2のIGFE
T(T2)を含み、これらは共通のノード11に接続さ
れたソース電極を有し、T1およびT2のゲートはそれ
ぞれ入力端子13および15に接続される。入力端子1
3にはVin−が加えられ、入力端子15にはVin+が加
えられる。T1およびT2のドレインは、それぞれ、ノ
ード21および25に接続される。ノード21および2
5は、差動入力段(第1段)の第1および第2の出力ノ
ードである。
【0017】比較的一定の電流源17がノード11と電
源端子19の間に接続され、負荷電流源31が端子19
と端子29の間に接続される。端子29は、演算増幅器
の第2段の出力である。図3の場合と同様に、トランジ
スタT3はDMOS高電圧駆動デバイスであり、そのゲ
ートは端子25に接続され、そのソースは端子23に接
続され、そのドレインは端子29に接続される。端子2
9には電流源31が接続される。
源端子19の間に接続され、負荷電流源31が端子19
と端子29の間に接続される。端子29は、演算増幅器
の第2段の出力である。図3の場合と同様に、トランジ
スタT3はDMOS高電圧駆動デバイスであり、そのゲ
ートは端子25に接続され、そのソースは端子23に接
続され、そのドレインは端子29に接続される。端子2
9には電流源31が接続される。
【0018】図3の回路と図4の回路の重要な相違点
は、カレントミラー増幅器の変更である。図4のCMA
85では、NPNバイポーラトランジスタQ2のベース
は、図3の場合のように、ノード21に接続されてい
る。しかし、図4では、Q1のエミッタはNPNバイポ
ーラトランジスタQ3のコレクタに接続され、Q3のエ
ミッタは電源端子23に接続されている。Q2のエミッ
タはノード27に接続され、そこにはNPNバイポーラ
トランジスタQ4のベースおよびコレクタと、Q3のベ
ースとが接続される。Q4のエミッタは端子23に戻
る。
は、カレントミラー増幅器の変更である。図4のCMA
85では、NPNバイポーラトランジスタQ2のベース
は、図3の場合のように、ノード21に接続されてい
る。しかし、図4では、Q1のエミッタはNPNバイポ
ーラトランジスタQ3のコレクタに接続され、Q3のエ
ミッタは電源端子23に接続されている。Q2のエミッ
タはノード27に接続され、そこにはNPNバイポーラ
トランジスタQ4のベースおよびコレクタと、Q3のベ
ースとが接続される。Q4のエミッタは端子23に戻
る。
【0019】Q1、Q2、Q3およびQ4の組合せはカ
レントミラー増幅器(CMA)として機能し、ベース電
流の効果は大幅に縮小される。バイポーラトランジスタ
が整合していると仮定すると、ノード21への電流I1
に対して、Q2に流入する電流I3はほぼI1に等しいこ
とが直ちに示される。従って、平衡状態では、Vin−が
Vin+に等しいとき、ノード25によって引き出される
(ノード25から流出する)電流I3はノード25に流
れ込む電流I2とほぼ等しい。回路解析の示すところに
よれば、IE1はI1−IB2に等しく、IE2はI3+IB2に
等しい。バイポーラトランジスタがよく整合している場
合、Q4を通る電流とQ3を通る電流とは、それらのコ
レクタ電圧がほぼ等しいときには、ほぼ等しい。
レントミラー増幅器(CMA)として機能し、ベース電
流の効果は大幅に縮小される。バイポーラトランジスタ
が整合していると仮定すると、ノード21への電流I1
に対して、Q2に流入する電流I3はほぼI1に等しいこ
とが直ちに示される。従って、平衡状態では、Vin−が
Vin+に等しいとき、ノード25によって引き出される
(ノード25から流出する)電流I3はノード25に流
れ込む電流I2とほぼ等しい。回路解析の示すところに
よれば、IE1はI1−IB2に等しく、IE2はI3+IB2に
等しい。バイポーラトランジスタがよく整合している場
合、Q4を通る電流とQ3を通る電流とは、それらのコ
レクタ電圧がほぼ等しいときには、ほぼ等しい。
【0020】図4のCMAでは、トランジスタQ4は、
CMAの出力インピーダンスを増加させるために負のフ
ィードバックを与えている。さらに、この構造ではベー
ス電流の1次の相殺が実現され、入力電流(I1)に対
する出力電流(I3)の比はトランジスタの前方電流利
得に敏感ではなくなる。I1とICQ3(すなわちIE1)の
差はQ2のベースに流れ込む。このベース電流はQ2の
前方電流利得(β)+1倍されてダイオード接続のQ4
に流れ込む。Q4はQ3に同様の電流を生じる。Q3に
おける電流はQ1から電流を引き出し、これは、I3が
I1により等しくなるように駆動されるようにI3を制御
するフィードバック経路をなす。
CMAの出力インピーダンスを増加させるために負のフ
ィードバックを与えている。さらに、この構造ではベー
ス電流の1次の相殺が実現され、入力電流(I1)に対
する出力電流(I3)の比はトランジスタの前方電流利
得に敏感ではなくなる。I1とICQ3(すなわちIE1)の
差はQ2のベースに流れ込む。このベース電流はQ2の
前方電流利得(β)+1倍されてダイオード接続のQ4
に流れ込む。Q4はQ3に同様の電流を生じる。Q3に
おける電流はQ1から電流を引き出し、これは、I3が
I1により等しくなるように駆動されるようにI3を制御
するフィードバック経路をなす。
【0021】既に述べたように、図3では、Q1および
Q2は、動作範囲にわたって、非常に異なるコレクタ−
エミッタ電圧で動作する。図4では、トランジスタQ3
およびQ4は、全動作範囲にわたってほぼ等しいコレク
タ−エミッタ電圧で動作することが直ちに示される。注
意すべき点であるが、ダイオード接続トランジスタQ4
のコレクタおよびベースは同じ電圧である。すなわち、
VBEQ4=VCEQ4である。Q3のベース−エミッタはQ4
のベース−エミッタと同じ電圧である(すなわち、V
BEQ3=VBEQ4=VCEQ4)。Q2のベースの電圧は、Q4
のコレクタ電圧よりVBEの降下分だけ上にある。Q1の
エミッタ電圧に等しいQ3のコレクタ電圧は、Q2のベ
ースの電圧よりVBEの降下分だけ下にある。従って、Q
3のコレクタおよびベースの電圧は、動作範囲にわたっ
て、Q4のコレクタおよびベースの電圧にほぼ等しい。
このようにして、Q3およびQ4の応答は動作範囲にわ
たってほぼ同一となり、Q3およびQ4のエミッタ電流
が等しいことが保証される。フィードバックは、ノード
25における高出力インピーダンスを保証する。この高
出力インピーダンスは、出力ノード25における電圧変
動からカレントミラー(85)の動作を比較的独立に
し、バイポーラトランジスタ整合はその動作をバイポー
ラトランジスタのベース電流から比較的独立にする。
Q2は、動作範囲にわたって、非常に異なるコレクタ−
エミッタ電圧で動作する。図4では、トランジスタQ3
およびQ4は、全動作範囲にわたってほぼ等しいコレク
タ−エミッタ電圧で動作することが直ちに示される。注
意すべき点であるが、ダイオード接続トランジスタQ4
のコレクタおよびベースは同じ電圧である。すなわち、
VBEQ4=VCEQ4である。Q3のベース−エミッタはQ4
のベース−エミッタと同じ電圧である(すなわち、V
BEQ3=VBEQ4=VCEQ4)。Q2のベースの電圧は、Q4
のコレクタ電圧よりVBEの降下分だけ上にある。Q1の
エミッタ電圧に等しいQ3のコレクタ電圧は、Q2のベ
ースの電圧よりVBEの降下分だけ下にある。従って、Q
3のコレクタおよびベースの電圧は、動作範囲にわたっ
て、Q4のコレクタおよびベースの電圧にほぼ等しい。
このようにして、Q3およびQ4の応答は動作範囲にわ
たってほぼ同一となり、Q3およびQ4のエミッタ電流
が等しいことが保証される。フィードバックは、ノード
25における高出力インピーダンスを保証する。この高
出力インピーダンスは、出力ノード25における電圧変
動からカレントミラー(85)の動作を比較的独立に
し、バイポーラトランジスタ整合はその動作をバイポー
ラトランジスタのベース電流から比較的独立にする。
【0022】従って、CMA85では、ベース電流の降
下は大幅に縮小されることが示された。さらに、上方の
ミラートランジスタのセット(Q1,Q2)の使用によ
り、下方のNPNトランジスタの対(Q3,Q4)のN
PNコレクタ電圧が等しくなる。
下は大幅に縮小されることが示された。さらに、上方の
ミラートランジスタのセット(Q1,Q2)の使用によ
り、下方のNPNトランジスタの対(Q3,Q4)のN
PNコレクタ電圧が等しくなる。
【0023】さらに、図4のカレントミラー85の出力
インピーダンスは非常に高くなる。この特徴により、上
方のNPNトランジスタの対(Q1,Q2)で異なるコ
レクタ電圧によって生じるオフセットが最小になる。
インピーダンスは非常に高くなる。この特徴により、上
方のNPNトランジスタの対(Q1,Q2)で異なるコ
レクタ電圧によって生じるオフセットが最小になる。
【0024】この特徴は、OP−AMPの正確な動作に
は重要である。その理由は、T3(DMOSトランジス
タが選択される)のしきい値電圧は、2〜4ボルトの範
囲にあるためである。このことは、Q2のコレクタ−エ
ミッタ電圧が1〜3ボルトの範囲にあり、他のバイポー
ラトランジスタのコレクタ−エミッタ電圧はおよそ0.
6〜0.7ボルトであることを要求する。
は重要である。その理由は、T3(DMOSトランジス
タが選択される)のしきい値電圧は、2〜4ボルトの範
囲にあるためである。このことは、Q2のコレクタ−エ
ミッタ電圧が1〜3ボルトの範囲にあり、他のバイポー
ラトランジスタのコレクタ−エミッタ電圧はおよそ0.
6〜0.7ボルトであることを要求する。
【0025】上記の特徴の組合せによって、出力トラン
ジスタT3は、低い等価入力ノイズおよび低い入力オフ
セット電圧を保証するようにして駆動される。
ジスタT3は、低い等価入力ノイズおよび低い入力オフ
セット電圧を保証するようにして駆動される。
【0026】図5に、図4の入力回路および入力段のバ
イアス回路への変更を示す。図5では、IGRET(T
44)は、T1のドレインが接続されたノード14と、
ノード21との間に接続された導通路を有し、IGFE
T(T55)は、T2のドレインが接続されたノード1
6と、ノード25との間に接続された導通路を有する。
イアス回路への変更を示す。図5では、IGRET(T
44)は、T1のドレインが接続されたノード14と、
ノード21との間に接続された導通路を有し、IGFE
T(T55)は、T2のドレインが接続されたノード1
6と、ノード25との間に接続された導通路を有する。
【0027】T44およびT55のゲートは共通のバイ
アス点18に接続される。ダイオードとしてノード11
と18の間に直列に接続された3つのIGFET(T
6,T7,T8)は、ノード18におけるバイアスレベ
ルを設定する。ノード18と端子23の間に接続された
電流源20は、T44およびT55が通常は導通するよ
うにバイアスされることを保証する。図5の回路では、
電流源20は200マイクロアンペアを導通させるよう
に示されている。さらに、CMAは縮退抵抗R3および
R4を含む。これらの抵抗の使用はオプションである
が、等価入力ノイズおよび等価入力オフセット電圧を減
少させる傾向がある。図5では、T1はT1はT44と
カスコード接続され、T2はT55とカスコード接続さ
れる。この回路構造の重要な点は、トランジスタT44
およびT55の挿入によりT1およびT2を比較的低電
圧のトランジスタとすることが可能になることである。
この理由は、高い電源電圧のほとんどの部分は、共通ゲ
ートモードで導通するようにバイアスされているT44
およびT55の導通路の両端に現れるためである。T1
およびT2が比較的低電圧(例えば15〜50ボルト)
のデバイスとすることが可能であるときは、それらは比
較的低電圧の、高周波バイポーラトランジスタによって
置換することができる。図5の構造では、T1およびT
2を置換する場合、バイポーラトランジスタはPNPト
ランジスタである。
アス点18に接続される。ダイオードとしてノード11
と18の間に直列に接続された3つのIGFET(T
6,T7,T8)は、ノード18におけるバイアスレベ
ルを設定する。ノード18と端子23の間に接続された
電流源20は、T44およびT55が通常は導通するよ
うにバイアスされることを保証する。図5の回路では、
電流源20は200マイクロアンペアを導通させるよう
に示されている。さらに、CMAは縮退抵抗R3および
R4を含む。これらの抵抗の使用はオプションである
が、等価入力ノイズおよび等価入力オフセット電圧を減
少させる傾向がある。図5では、T1はT1はT44と
カスコード接続され、T2はT55とカスコード接続さ
れる。この回路構造の重要な点は、トランジスタT44
およびT55の挿入によりT1およびT2を比較的低電
圧のトランジスタとすることが可能になることである。
この理由は、高い電源電圧のほとんどの部分は、共通ゲ
ートモードで導通するようにバイアスされているT44
およびT55の導通路の両端に現れるためである。T1
およびT2が比較的低電圧(例えば15〜50ボルト)
のデバイスとすることが可能であるときは、それらは比
較的低電圧の、高周波バイポーラトランジスタによって
置換することができる。図5の構造では、T1およびT
2を置換する場合、バイポーラトランジスタはPNPト
ランジスタである。
【0028】図5で注意すべき点であるが、Vsは+1
00ボルトであり、−Vsは−100ボルトであり、電
流源17は1ミリアンペアの電流を供給し、負荷電流源
31は2.25ミリアンペアの電流を供給する。図5の
回路の残りの部分は図4の回路と類似または等価であ
り、その動作についてこれ以上説明する必要はない。
00ボルトであり、−Vsは−100ボルトであり、電
流源17は1ミリアンペアの電流を供給し、負荷電流源
31は2.25ミリアンペアの電流を供給する。図5の
回路の残りの部分は図4の回路と類似または等価であ
り、その動作についてこれ以上説明する必要はない。
【0029】図6に、図4の回路の閉ループ動作を示
す。図6で、フィードバック抵抗R2は出力端子29と
信号入力端子13の間に接続され、入力抵抗R1は端子
13とバイアス点10の間に接続される。バイアス点1
0には、電源電圧(すなわち100ボルト)の1/2に
等しいDC電圧が加えられる。R1に対するR2の比
は、増幅器に電圧利得100を与える(この比は例示の
目的で選択したものである)。例示のため、電流源17
は100マイクロアンペアの電流を供給するように示さ
れており、電源端子19と出力ノード29の間に接続さ
れた電流源31は500マイクロアンペアの電流を供給
する。100ボルトのDCバイアスは端子15にも加え
られ、AC信号がこのDCバイアスに重畳される。図6
では、+200ボルトの電源電圧(Vs)が正ライン
(レール)19に加えられ、負レール(ライン)23は
接地される。Vs/2のDCバイアス(すなわち100
ボルト)が入力端子13および15に加えられる。ある
いは、正の電源電圧+Vs(例えば100ボルト)をレ
ール19に加え、負の電源電圧(例えば−100ボル
ト)を端子23に加え、入力端子13および15を接地
に合わせることも可能である。
す。図6で、フィードバック抵抗R2は出力端子29と
信号入力端子13の間に接続され、入力抵抗R1は端子
13とバイアス点10の間に接続される。バイアス点1
0には、電源電圧(すなわち100ボルト)の1/2に
等しいDC電圧が加えられる。R1に対するR2の比
は、増幅器に電圧利得100を与える(この比は例示の
目的で選択したものである)。例示のため、電流源17
は100マイクロアンペアの電流を供給するように示さ
れており、電源端子19と出力ノード29の間に接続さ
れた電流源31は500マイクロアンペアの電流を供給
する。100ボルトのDCバイアスは端子15にも加え
られ、AC信号がこのDCバイアスに重畳される。図6
では、+200ボルトの電源電圧(Vs)が正ライン
(レール)19に加えられ、負レール(ライン)23は
接地される。Vs/2のDCバイアス(すなわち100
ボルト)が入力端子13および15に加えられる。ある
いは、正の電源電圧+Vs(例えば100ボルト)をレ
ール19に加え、負の電源電圧(例えば−100ボル
ト)を端子23に加え、入力端子13および15を接地
に合わせることも可能である。
【0030】990キロオームに等しいフィードバック
抵抗R2および10キロオームに等しい抵抗R1を有す
る図6のOP−AMPの動作は以下のように説明され
る。ノード25およびT3のゲートが0ボルトに近づく
ことから回路動作が始まると仮定すると、T3はオフに
なり、出力ノード29の電圧は、ライン19上の正の電
圧(200ボルト)になる(またはその電圧に向かって
動く)。ノード29が100ボルトよりもΔVだけ超過
すると、端子13にフィードバックされる電圧は、ノー
ド13における100ボルトのバイアス電圧を(1/1
00)ΔVだけ超過する。これによって、端子13の電
圧は端子15の電圧より高くなる。T1およびT2はP
型IGFETであるため、T1はT2より小さい電流を
導通させる。T1のドレイン電流はカレントミラー増幅
器の入力に流れ込み、CMAの出力電流を生成する。こ
れは、その入力電流にほぼ等しい。従って、ノード25
から流出する電流I3は、T2からノード25に流れ込
む電流I2より小さい。
抵抗R2および10キロオームに等しい抵抗R1を有す
る図6のOP−AMPの動作は以下のように説明され
る。ノード25およびT3のゲートが0ボルトに近づく
ことから回路動作が始まると仮定すると、T3はオフに
なり、出力ノード29の電圧は、ライン19上の正の電
圧(200ボルト)になる(またはその電圧に向かって
動く)。ノード29が100ボルトよりもΔVだけ超過
すると、端子13にフィードバックされる電圧は、ノー
ド13における100ボルトのバイアス電圧を(1/1
00)ΔVだけ超過する。これによって、端子13の電
圧は端子15の電圧より高くなる。T1およびT2はP
型IGFETであるため、T1はT2より小さい電流を
導通させる。T1のドレイン電流はカレントミラー増幅
器の入力に流れ込み、CMAの出力電流を生成する。こ
れは、その入力電流にほぼ等しい。従って、ノード25
から流出する電流I3は、T2からノード25に流れ込
む電流I2より小さい。
【0031】このようにして、Q2のコレクタ電流はT
2のドレイン電流より小さく、T3のゲートの電圧は増
大し、正の電源レールに向かって上昇する。ノード25
の電圧の上昇は、T3のしきい値電圧(Vt)に到達す
るまで継続する。DMOSトランジスタのVtは代表的
には2〜4ボルトの範囲にあるが、プロセス変動に依存
して、それより高い場合または低い場合もある。T3の
Vtに到達する(およびやや超過する)と、T3はオン
になり、ノード29からの電流を導通させる。T3のタ
ーンオンは、T3のドレイン電流が、負荷電流源31に
よってノード29に供給される500マイクロアンペア
に等しくなるまで、増大し継続する。この電流状態で、
ノード29の電圧は100ボルト(すなわちVs/2)
となり、フィードバック経路(R2,R1)の電流は0
になる。このようにして、回路の静的状態が確立され、
この静的状態を変えようとする摂動(例えばノイズ)
は、当業者には周知の負のフィードバック過程によって
急速に相殺される。
2のドレイン電流より小さく、T3のゲートの電圧は増
大し、正の電源レールに向かって上昇する。ノード25
の電圧の上昇は、T3のしきい値電圧(Vt)に到達す
るまで継続する。DMOSトランジスタのVtは代表的
には2〜4ボルトの範囲にあるが、プロセス変動に依存
して、それより高い場合または低い場合もある。T3の
Vtに到達する(およびやや超過する)と、T3はオン
になり、ノード29からの電流を導通させる。T3のタ
ーンオンは、T3のドレイン電流が、負荷電流源31に
よってノード29に供給される500マイクロアンペア
に等しくなるまで、増大し継続する。この電流状態で、
ノード29の電圧は100ボルト(すなわちVs/2)
となり、フィードバック経路(R2,R1)の電流は0
になる。このようにして、回路の静的状態が確立され、
この静的状態を変えようとする摂動(例えばノイズ)
は、当業者には周知の負のフィードバック過程によって
急速に相殺される。
【0032】本発明を実現する回路で使用するカレント
ミラー増幅器は図7および図8に示す構造を含むことも
可能である。図7および図8の構造では、図3に示した
Q1およびQ2の基本カレントミラー構造は、ベース電
流を供給しCMAの出力ノードにさらに高い出力インピ
ーダンスを与える縮退抵抗(R3,R4)およびもう1
つのトランジスタ(図7のIGFET T7、および図
8のNPNバイポーラトランジスタQ8)によって改良
される。図7において、IGFET T7のゲート電極
はT1のドレイン(ノード21)およびQ1のコレクタ
に接続され、ソース電極はQ1およびQ2のベースに接
続される。代表的に10〜300ボルトの範囲にあるD
C電圧がT7のドレインに加えられる。図8において、
NPNバイポーラトランジスタのベースはノード21に
おいてT1のドレインに、および、Q1のコレクタに接
続され、エミッタはQ1およびQ2のベースに接続さ
れ、適当な正のDC電圧がコレクタ電極に加えられる。
ミラー増幅器は図7および図8に示す構造を含むことも
可能である。図7および図8の構造では、図3に示した
Q1およびQ2の基本カレントミラー構造は、ベース電
流を供給しCMAの出力ノードにさらに高い出力インピ
ーダンスを与える縮退抵抗(R3,R4)およびもう1
つのトランジスタ(図7のIGFET T7、および図
8のNPNバイポーラトランジスタQ8)によって改良
される。図7において、IGFET T7のゲート電極
はT1のドレイン(ノード21)およびQ1のコレクタ
に接続され、ソース電極はQ1およびQ2のベースに接
続される。代表的に10〜300ボルトの範囲にあるD
C電圧がT7のドレインに加えられる。図8において、
NPNバイポーラトランジスタのベースはノード21に
おいてT1のドレインに、および、Q1のコレクタに接
続され、エミッタはQ1およびQ2のベースに接続さ
れ、適当な正のDC電圧がコレクタ電極に加えられる。
【0033】本発明は、P伝導型の入力トランジスタ、
NPNバイポーラトランジスタおよびN伝導型の出力D
MOSトランジスタT3を使用して開示した。理解され
るべきことであるが、説明したものに相補的なトランジ
スタから形成される回路は本発明の範囲に含まれる。ま
た、説明した以外の伝導型のトランジスタもまた、本発
明を実施するために使用可能である。トランジスタT3
はDMOSデバイスとして指定したが、明らかに、任意
の適当な高電圧電界効果トランジスタ(FET)が代わ
りに使用可能である。
NPNバイポーラトランジスタおよびN伝導型の出力D
MOSトランジスタT3を使用して開示した。理解され
るべきことであるが、説明したものに相補的なトランジ
スタから形成される回路は本発明の範囲に含まれる。ま
た、説明した以外の伝導型のトランジスタもまた、本発
明を実施するために使用可能である。トランジスタT3
はDMOSデバイスとして指定したが、明らかに、任意
の適当な高電圧電界効果トランジスタ(FET)が代わ
りに使用可能である。
【0034】説明を簡単にするため、図3、図4および
図5には2つの増幅段のみを記載した。しかし、当業者
には周知のように、明らかに、T3からなるインバータ
段に追加の増幅段を縦続させ、さらに高い電力の駆動を
行うことが可能である。
図5には2つの増幅段のみを記載した。しかし、当業者
には周知のように、明らかに、T3からなるインバータ
段に追加の増幅段を縦続させ、さらに高い電力の駆動を
行うことが可能である。
【0035】
【発明の効果】以上述べたごとく、本発明によれば、従
来技術に存在する高ノイズ動作および高電圧に関する限
界を克服される。すなわち、低ノイズおよび低入力電圧
オフセットを有し、高電圧で動作することが可能なOP
−AMPが形成される。
来技術に存在する高ノイズ動作および高電圧に関する限
界を克服される。すなわち、低ノイズおよび低入力電圧
オフセットを有し、高電圧で動作することが可能なOP
−AMPが形成される。
【図1】従来技術に従って、高電圧絶縁ゲート電界効果
トランジスタ(IGFET)を使用した高電圧演算増幅
器(OP−AMP)の第1段および第2段の概略図であ
る。
トランジスタ(IGFET)を使用した高電圧演算増幅
器(OP−AMP)の第1段および第2段の概略図であ
る。
【図2】従来技術による高電圧OP−AMPの第1段お
よび第2段の概略図である。
よび第2段の概略図である。
【図3】本発明による高電圧OP−AMPの第1段およ
び第2段の概略図である。
び第2段の概略図である。
【図4】低入力オフセット電圧を有する、本発明を実現
するOP−AMPの第1段および第2段の概略図であ
る。
するOP−AMPの第1段および第2段の概略図であ
る。
【図5】本発明を実現するOP−AMPの第1段および
第2段のもう1つの概略図である。
第2段のもう1つの概略図である。
【図6】フィードバック接続を有する図4の回路の概略
図である。
図である。
【図7】本発明を実現する回路での使用に適するカレン
トミラー増幅器の概略図である。
トミラー増幅器の概略図である。
【図8】本発明を実現する回路での使用に適するカレン
トミラー増幅器の概略図である。
トミラー増幅器の概略図である。
17 電流源 18 バイアス点 19 動作電源端子 20 電流源 23 電源端子 29 出力端子 31 負荷電流源 83 カレントミラー増幅器
Claims (12)
- 【請求項1】 動作電位を間に加えるための第1および
第2の電源端子と、 第1および第2の信号入力端子と、 主導電路の両端を定めるソース電極およびドレイン電極
と、加えられる電位がその導電路の導電性を決定する制
御電極とをそれぞれ有する第1および第2の絶縁ゲート
電界効果トランジスタ(IGFET)と、 定電流源と、 前記第1電源端子と前記第1および第2のIGFETの
ソース電極との間に前記定電流源を接続する手段と、 前記第1IGFETの制御電極を前記第1信号入力端子
に接続し、前記第2IGFETの制御電極を前記第2信
号入力端子に接続する手段と、 第1および第2のノードと、 前記第1IGFETのドレインを前記第1ノードに接続
する手段と、 前記第2IGFETのドレインを前記第2ノードに接続
する手段と、 主導電路の両端を定めるエミッタおよびコレクタならび
にベースをそれぞれ有する第1および第2のバイポーラ
トランジスタからなるカレントミラーと、 前記第1および第2のバイポーラトランジスタのベース
ならびに前記第1バイポーラトランジスタのコレクタを
前記第1ノードにおいて前記第1IGFETのドレイン
に接続する手段と、 前記第2バイポーラトランジスタのコレクタを前記第2
ノードに接続する手段と、 前記第1および第2のバイポーラトランジスタのエミッ
タを前記第2電源端子に接続する手段と、 前記第2電源端子に接続されたソースと、前記第2ノー
ドに接続されたゲートと、出力負荷端子に接続されたド
レインとを有する高電圧電界効果トランジスタ(FE
T)とからなることを特徴とする増幅回路。 - 【請求項2】 前記第1および第2のバイポーラトラン
ジスタのエミッタを前記第2電源端子に接続する手段
が、 第3および第4のバイポーラトランジスタと、 前記第1バイポーラトランジスタのエミッタと前記第2
電源端子の間に前記第3バイポーラトランジスタのコレ
クタ−エミッタ経路を接続する手段と、 前記第2バイポーラトランジスタのエミッタと前記第2
電源端子の間に前記第4バイポーラトランジスタのコレ
クタ−エミッタ経路を接続する手段と、 前記第3および第4のバイポーラトランジスタを、前記
第2バイポーラトランジスタのエミッタにおいて、前記
第4バイポーラトランジスタのコレクタに接続する手段
とを有することを特徴とする請求項1の回路。 - 【請求項3】 前記第1、第2、第3および第4のバイ
ポーラトランジスタが同じ導電型であることを特徴とす
る請求項2の回路。 - 【請求項4】 前記第1および第2のIGFETが同じ
導電型であり、前記バイポーラトランジスタおよび前記
高電圧FETが同じまたは類似の導電型であることを特
徴とする請求項3の回路。 - 【請求項5】 前記第1および第2のバイポーラトラン
ジスタのベースならびに前記第1バイポーラトランジス
タのコレクタを前記第1IGFETのドレインに接続す
る手段が、前記第1バイポーラトランジスタのコレクタ
および前記第1IGFETのドレインに接続されたベー
スと、前記第1および第2のバイポーラトランジスタの
ベースに接続されたエミッタとを有するもう1つのバイ
ポーラトランジスタを含むことを特徴とする請求項1の
回路。 - 【請求項6】 前記第1および第2のバイポーラトラン
ジスタのベースならびに前記第1バイポーラトランジス
タのコレクタを前記第1IGFETのドレインに接続す
る手段が、前記第1バイポーラトランジスタのコレクタ
および前記第1IGFETのドレインに接続されたゲー
トと、前記第1および第2のバイポーラトランジスタの
ベースに接続されたソースとを有するもう1つのIGF
ETを含むことを特徴とする請求項1の回路。 - 【請求項7】 前記高電圧FETはNチャネル二重拡散
金属酸化物半導体トランジスタであることを特徴とする
請求項1の回路。 - 【請求項8】 前記第1IGFETのドレインを前記第
1ノードに接続する手段が、前記第1IGFETのドレ
インと前記第1ノードの間に接続された導電路を有する
第3のIGFETを含み、前記第2IGFETのドレイ
ンを前記第2ノードに接続する手段が、前記第2IGF
ETのドレインと前記第2ノードの間に接続された導電
路を有する第4のIGFETを含むことを特徴とする請
求項1の回路。 - 【請求項9】 動作電位を間に加えるための第1および
第2の電源端子と、 第1および第2の信号入力端子と、 主導電路の両端を定める第1および第2の電極と、加え
られる電位がその導電路の導電性を決定する制御電極と
をそれぞれ有する第1および第2のトランジスタと、 定電流源と、 前記第1電源端子と前記第1および第2のトランジスタ
の第1電極との間に前記定電流源を接続する手段と、 前記第1トランジスタの制御電極を前記第1信号入力端
子に接続し、前記第2トランジスタの制御電極を前記第
2信号入力端子に接続する手段と、 第1および第2のノードと、 前記第1トランジスタの第2電極を前記第1ノードに接
続し、前記第2トランジスタの第2電極を前記第2ノー
ドに接続する手段と、 入力電流が加えられる電流入力端子および入力電流に比
例する出力電流を生成する電流出力端子を有するバイポ
ーラトランジスタと、Kを定数としIを入力電流として
出力電流をKIに等しくしその出力電流をベース電流お
よび電流出力端子における電圧変動とは独立にする手段
とからなるカレントミラー増幅器(CMA)と、 前記電流入力端子を前記第1ノードに接続し、前記電流
出力端子を前記第2ノードに接続する手段と、 前記第2電源端子に接続されたソースと、前記第2ノー
ドに接続されたゲートと、出力負荷端子に接続されたド
レインとを有する高電圧電界効果トランジスタ(FE
T)とからなることを特徴とする増幅回路。 - 【請求項10】 前記第1および第2のトランジスタが
それぞれ絶縁ゲート電界効果トランジスタ(IGFE
T)であり、前記第1電極はこのトランジスタのソース
であり、前記第2電極はこのトランジスタのドレインで
あることを特徴とする請求項9の回路。 - 【請求項11】 前記第1トランジスタの第2電極を前
記第1ノードに接続し前記第2トランジスタの第2電極
を前記第2ノードに接続する手段が第1および第2の絶
縁ゲート電界効果トランジスタ(IGFET)を有し、
各IGFETは導電路の両端を定めるソース電極および
ドレイン電極と制御電極とを有し、前記第1IGFET
の導電路は前記第1トランジスタの第2電極と前記第1
ノードの間を接続し、前記第2IGFETの導電路は前
記第2トランジスタの第2電極と前記第2ノードの間を
接続し、一定のバイアス電位が前記第1および第2のI
GFETの制御電極に加えられることを特徴とする請求
項9の回路。 - 【請求項12】 動作電位を間に加えるための第1およ
び第2の電源端子と、 第1および第2の信号入力端子と、 主導電路の両端を定めるソース電極およびドレイン電極
と、加えられる電位がその導電路の導電性を決定する制
御電極とをそれぞれ有する第1および第2の絶縁ゲート
電界効果トランジスタ(IGFET)と、 定電流源と、 前記第1電源端子と前記第1および第2のIGFETの
ソース電極との間に前記定電流源を接続する手段と、 前記第1IGFETの制御電極を前記第1信号入力端子
に接続し、前記第2IGFETの制御電極を前記第2信
号入力端子に接続する手段と、 出力端子と、 前記第2IGFETのドレインを前記出力端子に接続す
る手段と、 主導電路の両端を定めるエミッタおよびコレクタならび
にベースをそれぞれ有する第1、第2、第3および第4
のバイポーラトランジスタからなるカレントミラーと、 前記第1および第2のバイポーラトランジスタのベース
ならびに前記第1バイポーラトランジスタのコレクタを
前記第1IGFETのドレインに接続する手段と、 前記第2バイポーラトランジスタのコレクタを前記出力
端子に接続する手段と、 前記第3バイポーラトランジスタのコレクタを前記第1
バイポーラトランジスタのエミッタに接続し、前記第3
バイポーラトランジスタのエミッタを前記第2電源端子
に接続する手段と、 前記第4バイポーラトランジスタのベースおよびコレク
タならびに前記第3バイポーラトランジスタのベースを
前記第2バイポーラトランジスタのエミッタに接続する
手段と、 前記第4バイポーラトランジスタのエミッタを前記第2
電源端子に接続する手段と、 前記第2電源端子に接続されたソースと、前記出力端子
に接続されたゲートと、出力負荷端子に接続されたドレ
インとを有する高電圧二重拡散MOS出力トランジスタ
とからなることを特徴とする増幅回路。
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