JP2011108758A - 高耐圧mosトランジスタおよび半導体集積回路装置、高耐圧半導体装置 - Google Patents
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Abstract
【解決手段】半導体基板21と、ゲート電極23と、第2の導電型のソース領域21Sと、第2の導電型のドレイン領域21Dと、ソースエクステンション領域21aと、ドレインエクステンション領域21bと、を含み、ソースエクステンション領域21aとドレインエクステンション領域21bとの間にはチャネル領域が形成され、ソース領域21Sおよびソースエクステンション領域21aの下方には第1のウェル21PWが、第1の導電型で、素子分離領域21Iの下端部を超える深さで形成され、第1のウェル21PWの下方には第2のウェル21DNWが第2の導電型で形成され、第1のウェル21PWおよび第2のウェル21DNWは、ドレインエクステンション領域21b、ドレイン領域21Dの下には形成されない。
【選択図】図4
Description
図4は、第1の実施形態による高耐圧MOSトランジスタ20の構成を示す。
図8は、本発明の第2の実施形態による高耐圧MOS素子40の構成を示す。
(付記1)
素子分離領域により第1の素子領域を画成され第1の導電型を有する半導体基板と、
前記第1の素子領域中、前記半導体基板の表面上にゲート絶縁膜を介して形成され、第1の側がソース側端を、前記第1の側に対向する第2の側がドレイン側端を形成するゲート電極と、
前記半導体基板中、前記第1の素子領域において前記ゲート電極の前記ソース側端と、前記素子分離領域のうち前記ゲート電極の前記ソース側端に対向する第1の素子分離領域部分との間に、前記ゲート電極の前記ソース側端から第1の距離だけ離間して形成され、前記第1の素子分離領域部分まで延在する、前記第1の導電型とは逆導電型の第2の導電型のソース領域と、
前記半導体基板中、前記第1の素子領域において前記ゲート電極の前記ドレイン側端と、前記素子分離領域のうち前記ゲート電極の前記ドレイン側端に対向する第2の素子分離領域部分との間に、前記ゲート電極の前記ドレイン側端から、前記第1の距離よりも大きい第2の距離だけ離間して形成され、前記第2の素子分離領域部分まで延在する前記第2の導電型のドレイン領域と、
前記半導体基板中、前記第1の素子領域において、前記ソース領域のうち前記第1の素子分離領域部分に接する側に対向するソース領域先端部から前記ドレイン領域に向かって、前記ゲ―ト電極の前記ソース側端を第3の距離だけ超えて延在し、前記第2の導電型で、かつ前記ソース領域よりも低い不純物濃度を有するソースエクステンション領域と、
前記半導体基板中、前記第1の素子領域において、前記ドレイン領域を包み、前記第2の素子分離領域部分から前記ソース領域に向かって、前記ゲ―ト電極のドレイン側端を、前記第3の距離よりも大きい第4の距離だけ超えて延在し、前記第2の導電型で、かつ前記ドレイン領域よりも低い不純物濃度を有するドレインエクステンション領域と、を含み、
前記半導体基板中、前記ソースエクステンション領域と前記ドレインエクステンション領域との間にはチャネル領域が形成され、
前記半導体基板中、前記ソース領域および前記ソースエクステンション領域の下方には第1のウェルが、前記第1の導電型で、前記ソース領域および前記ソースエクステンション領域に対し第1のpn接合を形成して、かつ前記素子分離領域の下端部を超える深さで形成され、
前記第1のウェルの下方には第2のウェルが前記第2の導電型で、かつ前記第1のウェルとの間で第2のpn接合を形成して形成され、
前記第1のウェルおよび前記第2のウェルは、前記ドレインエクステンション領域およびドレイン領域の下には形成されないことを特徴とするMOSトランジスタ。
(付記2)
前記第1の素子領域を画成する素子分離領域の直下には、前記第1の素子領域の外側において、前記第2のウェルの上部に連続して、前記第1のウェルを外側から包む第3のウェルが、前記第2の導電型で形成されていることを特徴とする付記1記載のMOSトランジスタ。
(付記3)
前記第3のウェルは、前記半導体基板の表面に対し垂直方向から見た場合、前記第1のウェルを囲んで連続的に延在することを特徴とする付記2記載のMOSトランジスタ。
(付記4)
前記第3のウェルの下端部は、前記第1のウェルの下端部と実質的に同一の深さに形成されていることを特徴とする付記2または3記載のMOSトランジスタ。
(付記5)
前記第2のウェルは前記第1のウェルの下に、連続的に形成されていることを特徴とする付記1〜4のうち、いずれか一項記載のMOSトランジスタ。
(付記6)
前記ドレインエクステンション領域および前記ドレイン領域は、前記第1の素子領域中、前記第1の導電型を有し、前記の第1のウェルよりも不純物濃度の低い第4のウェル中に形成され、前記ドレインエクステンション領域および前記ドレイン領域は、前記第4のウェルとの間で第3のpn接合を形成することを特徴とする付記1〜5のうち、いずれか一項記載のMOSトランジスタ。
(付記7)
前記ドレインエクステンション領域および前記ドレイン領域は、前記半導体基板との間で第3のpn接合を形成することを特徴とすることを特徴とする付記1〜5のうち、いずれか一項記載のMOSトランジスタ。
(付記8)
付記1〜7のいずれか一項記載のMOSトランジスタと、
前記半導体基板上に形成されたCMOS素子と、を含む半導体集積回路装置であって、
前記CMOS素子は、前記半導体基板上、前記素子分離領域により画成された第2および第3の素子領域にそれぞれ形成されたnチャネルMOSトランジスタとpチャネルMOSトランジスタを含み、
前記nチャネルMOSトランジスタは、前記第2の素子領域に形成され前記第1の導電型を有する第5のウェルを含み、前記第5のウェルは、前記第1のウェルと同一の不純物元素を実質的に同一の濃度および深さで含み、
前記pチャネルMOSトランジスタは、前記第3の素子領域に形成され前記第2の導電型を有する第6のウェルを含み、前記第6のウェルは、前記第3のウェルと同一の不純物元素を実質的に同一の濃度および深さで含むことを特徴とする半導体集積回路装置。
(付記9)
前記nチャネルMOSトランジスタおよびpチャネルMOSトランジスタは、それぞれのゲート絶縁膜を有し、前記nチャネルMOSトランジスタのゲート絶縁膜および前記pチャネルMOSトランジスタのゲート絶縁膜は、前記MOSトランジスタのゲート絶縁膜と同一の組成および同一の厚さを有することを特徴とする付記8記載の半導体集積回路装置。
(付記10)
各々付記1〜7のうちいずれか一項記載のMOSトランジスタよりなる第1および第2のMOSトランジスタを、前記半導体基板上に前記ドレイン領域および前記ドレインエクステンション領域を共用して、対称的に配置したことを特徴とする半導体装置。
21 シリコン基板
21A 素子領域
21CH チャネル領域
21S,21S1,41S ソース領域
21D ドレイン領域
21SS コンタクト領域
21I 素子分離領域
21PW p型の第1の浅いウェル
21NW n型の第2の浅いウェル
/21PW 第1の浅いウェルを形成しない領域
21DNW n型の深いウェル
21a ソースエクステンション領域
21b ドレインエクステンション領域
22 ゲート絶縁膜
23G、23G1,43G ゲート電極
23WA,23WB,23WA1,23WB1 ゲート側壁絶縁膜
24G,24S,24D シリサイド層
25 層間絶縁膜
26 配線パタ―ン
261〜269 ビアプラグ
40,40A 高耐圧半導体素子
Claims (5)
- 素子分離領域により第1の素子領域を画成され第1の導電型を有する半導体基板と、
前記第1の素子領域中、前記半導体基板の表面上にゲート絶縁膜を介して形成され、第1の側がソース側端を、前記第1の側に対向する第2の側がドレイン側端を形成するゲート電極と、
前記半導体基板中、前記第1の素子領域において前記ゲート電極の前記ソース側端と、前記素子分離領域のうち前記ゲート電極の前記ソース側端に対向する第1の素子分離領域部分との間に、前記ゲート電極の前記ソース側端から第1の距離だけ離間して形成され、前記第1の素子分離領域部分まで延在する、前記第1の導電型とは逆導電型の第2の導電型のソース領域と、
前記半導体基板中、前記第1の素子領域において前記ゲート電極の前記ドレイン側端と、前記素子分離領域のうち前記ゲート電極の前記ドレイン側端に対向する第2の素子分離領域部分との間に、前記ゲート電極の前記ドレイン側端から、前記第1の距離よりも大きい第2の距離だけ離間して形成され、前記第2の素子分離領域部分まで延在する前記第2の導電型のドレイン領域と、
前記半導体基板中、前記第1の素子領域において、前記ソース領域のうち前記第1の素子分離領域部分に接する側に対向するソース領域先端部から前記ドレイン領域に向かって、前記ゲ―ト電極の前記ソース側端を第3の距離だけ超えて延在し、前記第2の導電型で、かつ前記ソース領域よりも低い不純物濃度を有するソースエクステンション領域と、
前記半導体基板中、前記第1の素子領域において、前記ドレイン領域を包み、前記第2の素子分離領域部分から前記ソース領域に向かって、前記ゲ―ト電極のドレイン側端を、前記第3の距離よりも大きい第4の距離だけ超えて延在し、前記第2の導電型で、かつ前記ドレイン領域よりも低い不純物濃度を有するドレインエクステンション領域と、を含み、
前記半導体基板中、前記ソースエクステンション領域と前記ドレインエクステンション領域との間にはチャネル領域が形成され、
前記半導体基板中、前記ソース領域および前記ソースエクステンション領域の下方には第1のウェルが、前記第1の導電型で、前記ソース領域および前記ソースエクステンション領域に対し第1のpn接合を形成して、かつ前記素子分離領域の下端部を超える深さで形成され、
前記第1のウェルの下方には第2のウェルが前記第2の導電型で、かつ前記第1のウェルとの間で第2のpn接合を形成して形成され、
前記第1のウェルおよび前記第2のウェルは、前記ドレインエクステンション領域およびドレイン領域の下には形成されないことを特徴とするMOSトランジスタ。 - 前記第1の素子領域を画成する素子分離領域の直下には、前記第1の素子領域の外側において、前記第2のウェルの上部に連続して、前記第1のウェルを外側から包む第3のウェルが、前記第2の導電型で形成されていることを特徴とする請求項1記載のMOSトランジスタ。
- 前記ドレインエクステンション領域および前記ドレイン領域は、前記第1の素子領域中、前記第1の導電型を有し、前記の第1のウェルよりも不純物濃度の低い第4のウェル中に形成され、前記ドレインエクステンション領域および前記ドレイン領域は、前記第4のウェルとの間で第3のpn接合を形成することを特徴とする請求項1または2記載のMOSトランジスタ。
- 請求項1〜3のいずれか一項記載のMOSトランジスタと、
前記半導体基板上に形成されたCMOS素子と、を含む半導体集積回路装置であって、
前記CMOS素子は、前記半導体基板上、前記素子分離領域により画成された第2および第3の素子領域にそれぞれ形成されたnチャネルMOSトランジスタとpチャネルMOSトランジスタを含み、
前記nチャネルMOSトランジスタは、前記第2の素子領域に形成され前記第1の導電型を有する第5のウェルを含み、前記第5のウェルは、前記第1のウェルと同一の不純物元素を実質的に同一の濃度および深さで含み、
前記pチャネルMOSトランジスタは、前記第3の素子領域に形成され前記第2の導電型を有する第6のウェルを含み、前記第6のウェルは、前記第3のウェルと同一の不純物元素を実質的に同一の濃度および深さで含むことを特徴とする半導体集積回路装置。 - 各々請求項1〜3のうちいずれか一項記載のMOSトランジスタよりなる第1および第2のMOSトランジスタを、前記半導体基板上に前記ドレイン領域および前記ドレインエクステンション領域を共用して、対称的に配置したことを特徴とする半導体装置。
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