JP4797280B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するものである。
【０００２】
【従来の技術】
従来の、デプレッション型のＭＯＳ型半導体装置の断面図を、図５に示す。図５に示すように、半導体基板であるｎ型ドレイン領域１４の主表面に沿って、ｎ型ドレイン領域１４との間でｐｎ結合を形成するｐ型ベース領域１２と、ｐ型ベース領域１２内に形成されるｎ型ソース領域１３が設けられ、ｎ型ドレイン領域１４及びｎ型ソース領域１３に挟まれたｐ型ベース領域１２のチャンネル領域１１に絶縁膜を介して対面して、チャンネル領域１１表面の導電型を反転させるゲート電極２２と、ｐ型ベース領域１２及びｎ型ソース領域１３の両方に接触するようにソース電極２３と、が形成されている。チャンネル領域１１の表面は、イオン注入によりｎ型となっているが、絶縁膜を介して対面するように配置されたゲート電極２２により、チャンネル領域表面の導電型をｐ型に反転させるようになっている。ドレイン電極２１は、半導体基板主表面の反対側にｎ型ドレイン領域１４に接するように形成されている。
【０００３】
【発明が解決しようとする課題】
上記した従来の半導体装置にあっては、チャンネル領域１１の表面をｎ型の導電型にするため、チャンネル領域１１を形成後に、ｎ型ドレイン領域１４の主表面側にしきい値電圧調整用のｎ型不純物のイオン注入が行われている。このｎ型不純物のイオン注入を行う際、チャンネル領域１１の表面だけでなく、半導体基板であるｎ型ドレイン領域１４にもｎ型不純物のイオン注入がされ、ｎ型ドレイン領域１４表面はイオン注入前より、不純物濃度が高くなり、耐圧特性が低下してしまう。図６は、従来の半導体装置のＢ−Ｂ’断面に沿った不純物濃度の分布を示したものである。図６に示すように、イオン注入を行ったあとでは、ｎ型ドレイン領域１４の主表面近傍における不純物層の不純物濃度が、それ以外のｎ型ドレイン領域１４の不純物濃度よりも高くなっている。また、耐圧特性を維持するために、予めｎ型ドレイン領域１４の不純物濃度の低い基板を用いて半導体装置を作成することもできるが、その場合には、オン抵抗が大きくなってしまうという問題がある。
【０００４】
本発明は上記事由に鑑みて為されたものであり、その目的は、耐圧特性を低下させず、オン抵抗も大きくならない半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するために本発明の半導体装置は、以下の構成を備える。すなわち、
請求項１の発明では、第１の導電型のソース領域と、第２の導電型のベース領域と、が第１の導電型のドレイン領域内に主表面側に沿って形成され、前記ベース領域のうち前記ドレイン領域と前記ソース領域とに挟まれた主表面側の領域であるチャンネル領域に対面する位置にゲート電極を備え、前記ゲート電極により前記チャンネル領域の表面が第１の導電型から第２の導電型へ移行するデプレッション型のＭＯＳ型半導体装置であって、前記ドレイン領域内で、前記主表面から２μｍ以下の領域である不純物層の不純物濃度が、前記不純物層以外のドレイン領域の不純物濃度より低い、所定の不純物濃度以下であることを特徴とする。
【０００６】
請求項２の発明では、請求項１において、前記不純物層の不純物濃度を５×１０ １４ｃｍ−３以下とすることを特徴とする。
【０００７】
【発明の実施の形態】
本発明に係わる半導体装置の一実施の形態を、以下に説明する。本実施形態の半導体装置の断面図は、図５に示した従来構成と同様であるが、図１に示すように、ｎ型ドレイン領域１４の不純物濃度が異なる。
【０００８】
ここにおいて、半導体装置は、従来の半導体装置の断面図と同じ構成であるので、図５を参照して説明する。ｎ型ドレイン領域１４と、ｐ型ベース領域１２と、ｎ型ソース領域１３と、ゲート電極２２と、ソース電極２３とを備えており、ｎ型ドレイン領域１４とｐ型ベース領域１２とがｐｎ接合され、ｎ型ソース領域１３が、半導体基板であるｎ型ドレイン領域１４の主表面に沿って、ｐ型ベース領域１２内に形成されており、ｐ型ベース領域１２内のうち、ｎ型ソース領域１３とｎ型ドレイン領域１４とではさまれる主表面領域であるチャンネル領域１１は、ゲート電極２２に絶縁膜をはさんで対面することとなる。このチャンネル領域１１自体はｐ型の導電型であるが、イオン注入により、チャンネル領域１１の表面近傍領域がｎ型の導電型を有するものとなる。また、ドレイン電極２１は、半導体基板に対してソース電極と反対側に設けられている。
【０００９】
チャンネル領域１１が形成された半導体基板の主表面近傍の不純物層のｎ型ドレイン領域１４の不純物濃度は、それ以外のｎ型ドレイン領域１４の不純物濃度より低くなっており、しきい値調整用のｎ型不純物のイオン注入が行われたあとでも、ｎ型ドレイン領域１４の表面近傍の不純物濃度が、この表面近傍以外のｎ型ドレイン領域１４の不純物濃度より高くならないようにしてあるものである。ｎ型ドレイン領域１４表面近傍の不純物層の不純物濃度を、５×１０ １４ｃｍ−３とすることにより、チャンネル領域表面をｎ型の導電型にするためのｎ型イオンの注入を行っても、主表面近傍のｎ型ドレイン領域１４の不純物濃度を、それ以外のｎ型ドレイン領域１４の不純物濃度よりも低くすることができる。また、ｎ型ドレイン領域１４表面から２μｍ以下の不純物層の不純物濃度を５×１０ １４ｃｍ−３以下とすることで、半導体装置のオン抵抗が増大することを防止できる。図１は、イオン注入を行う前の、図４はイオン注入を行ったあとの、半導体装置のＢ−Ｂ’断面におけるｎ型ドレイン領域１４の不純物濃度を示している。
【００１０】
本実施形態の半導体装置によれば、チャンネル領域１１が設けられるｎ型ドレイン領域１４の主表面側近傍の不純物層の不純物濃度を主表面近傍以外のｎ型ドレイン領域１４の不純物濃度より低くしていることにより、主表面に不純物であるイオンを注入しても、半導体装置の耐圧特性を低下させない。また、不純物層の厚みを２μｍ以下にすることでオン抵抗を低くすることができる。
【００１１】
また、他の実施例として、図２に示すように、ドレイン電極２１をｎ型ドレイン領域１４である半導体基板主表面側に設けたものや、図３に示すように、ｎ型ドレイン領域１４の主表面の反対側にｐ型アノード領域１５を形成した半導体装置において、半導体基板主表面側をｎ型の導電型にするためにイオン注入を行った場合でも、半導体主表面近傍のｎ型ドレイン領域１４の不純物濃度が、それ以外のｎ型ドレイン領域１４の不純物濃度より高くならないので、耐圧特性を低下させないものである。なお、図２乃至図３に示した構成要素で、従来の構成要素と同じものには、同一の符号を付してある。
【００１２】
以上、本発明の好適な実施の形態を説明したが、本発明はこの実施の形態に限らず、種々の形態で実施することができる。
【００１３】
【発明の効果】
上記のように本発明の請求項１に係る半導体装置は、チャンネル領域が配置される半導体基板主表面から２μｍ以下の不純物層の不純物濃度を、表面近傍以外のドレイン領域の不純物濃度より低くしたので、半導体基板の主表面をｎ型の導電型にするために不純物であるイオン注入を行っても、オン抵抗の小さい半導体装置を構成することができる。
【００１４】
本発明の請求項２に係る半導体装置は、請求項１の効果に加えて、不純物層の不純物濃度を、５×１０ １４ｃｍ−３以下で形成したので、イオン注入後においても、不純物層の不純物濃度は、不純物層以外のドレイン領域の不純物濃度よりも低くすることができ、耐圧特性を低下させない半導体装置を構成することができる。
【図面の簡単な説明】
【図１】本発明に係わる半導体装置の一実施の形態における不純物濃度を示す図である
【図２】上記半導体装置に係わる別の実施例における断面図である
【図３】上記半導体装置に係わる別の実施例における断面図である
【図４】上記半導体装置のイオン注入後の不純物濃度を示す図である
【図５】従来の半導体装置の断面図である
【図６】上記半導体装置のイオン注入後の不純物濃度を示す図である
【符号の説明】
１１ チャンネル領域
１２ ｐ形ベース領域
１３ ｎ形ソース領域
１４ ｎ形ドレイン領域
２１ ドレイン電極
２２ ゲート電極
２３ ソース電極
【発明の属する技術分野】
本発明は、半導体装置に関するものである。
【０００２】
【従来の技術】
従来の、デプレッション型のＭＯＳ型半導体装置の断面図を、図５に示す。図５に示すように、半導体基板であるｎ型ドレイン領域１４の主表面に沿って、ｎ型ドレイン領域１４との間でｐｎ結合を形成するｐ型ベース領域１２と、ｐ型ベース領域１２内に形成されるｎ型ソース領域１３が設けられ、ｎ型ドレイン領域１４及びｎ型ソース領域１３に挟まれたｐ型ベース領域１２のチャンネル領域１１に絶縁膜を介して対面して、チャンネル領域１１表面の導電型を反転させるゲート電極２２と、ｐ型ベース領域１２及びｎ型ソース領域１３の両方に接触するようにソース電極２３と、が形成されている。チャンネル領域１１の表面は、イオン注入によりｎ型となっているが、絶縁膜を介して対面するように配置されたゲート電極２２により、チャンネル領域表面の導電型をｐ型に反転させるようになっている。ドレイン電極２１は、半導体基板主表面の反対側にｎ型ドレイン領域１４に接するように形成されている。
【０００３】
【発明が解決しようとする課題】
上記した従来の半導体装置にあっては、チャンネル領域１１の表面をｎ型の導電型にするため、チャンネル領域１１を形成後に、ｎ型ドレイン領域１４の主表面側にしきい値電圧調整用のｎ型不純物のイオン注入が行われている。このｎ型不純物のイオン注入を行う際、チャンネル領域１１の表面だけでなく、半導体基板であるｎ型ドレイン領域１４にもｎ型不純物のイオン注入がされ、ｎ型ドレイン領域１４表面はイオン注入前より、不純物濃度が高くなり、耐圧特性が低下してしまう。図６は、従来の半導体装置のＢ−Ｂ’断面に沿った不純物濃度の分布を示したものである。図６に示すように、イオン注入を行ったあとでは、ｎ型ドレイン領域１４の主表面近傍における不純物層の不純物濃度が、それ以外のｎ型ドレイン領域１４の不純物濃度よりも高くなっている。また、耐圧特性を維持するために、予めｎ型ドレイン領域１４の不純物濃度の低い基板を用いて半導体装置を作成することもできるが、その場合には、オン抵抗が大きくなってしまうという問題がある。
【０００４】
本発明は上記事由に鑑みて為されたものであり、その目的は、耐圧特性を低下させず、オン抵抗も大きくならない半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するために本発明の半導体装置は、以下の構成を備える。すなわち、
請求項１の発明では、第１の導電型のソース領域と、第２の導電型のベース領域と、が第１の導電型のドレイン領域内に主表面側に沿って形成され、前記ベース領域のうち前記ドレイン領域と前記ソース領域とに挟まれた主表面側の領域であるチャンネル領域に対面する位置にゲート電極を備え、前記ゲート電極により前記チャンネル領域の表面が第１の導電型から第２の導電型へ移行するデプレッション型のＭＯＳ型半導体装置であって、前記ドレイン領域内で、前記主表面から２μｍ以下の領域である不純物層の不純物濃度が、前記不純物層以外のドレイン領域の不純物濃度より低い、所定の不純物濃度以下であることを特徴とする。
【０００６】
請求項２の発明では、請求項１において、前記不純物層の不純物濃度を５×１０ １４ｃｍ−３以下とすることを特徴とする。
【０００７】
【発明の実施の形態】
本発明に係わる半導体装置の一実施の形態を、以下に説明する。本実施形態の半導体装置の断面図は、図５に示した従来構成と同様であるが、図１に示すように、ｎ型ドレイン領域１４の不純物濃度が異なる。
【０００８】
ここにおいて、半導体装置は、従来の半導体装置の断面図と同じ構成であるので、図５を参照して説明する。ｎ型ドレイン領域１４と、ｐ型ベース領域１２と、ｎ型ソース領域１３と、ゲート電極２２と、ソース電極２３とを備えており、ｎ型ドレイン領域１４とｐ型ベース領域１２とがｐｎ接合され、ｎ型ソース領域１３が、半導体基板であるｎ型ドレイン領域１４の主表面に沿って、ｐ型ベース領域１２内に形成されており、ｐ型ベース領域１２内のうち、ｎ型ソース領域１３とｎ型ドレイン領域１４とではさまれる主表面領域であるチャンネル領域１１は、ゲート電極２２に絶縁膜をはさんで対面することとなる。このチャンネル領域１１自体はｐ型の導電型であるが、イオン注入により、チャンネル領域１１の表面近傍領域がｎ型の導電型を有するものとなる。また、ドレイン電極２１は、半導体基板に対してソース電極と反対側に設けられている。
【０００９】
チャンネル領域１１が形成された半導体基板の主表面近傍の不純物層のｎ型ドレイン領域１４の不純物濃度は、それ以外のｎ型ドレイン領域１４の不純物濃度より低くなっており、しきい値調整用のｎ型不純物のイオン注入が行われたあとでも、ｎ型ドレイン領域１４の表面近傍の不純物濃度が、この表面近傍以外のｎ型ドレイン領域１４の不純物濃度より高くならないようにしてあるものである。ｎ型ドレイン領域１４表面近傍の不純物層の不純物濃度を、５×１０ １４ｃｍ−３とすることにより、チャンネル領域表面をｎ型の導電型にするためのｎ型イオンの注入を行っても、主表面近傍のｎ型ドレイン領域１４の不純物濃度を、それ以外のｎ型ドレイン領域１４の不純物濃度よりも低くすることができる。また、ｎ型ドレイン領域１４表面から２μｍ以下の不純物層の不純物濃度を５×１０ １４ｃｍ−３以下とすることで、半導体装置のオン抵抗が増大することを防止できる。図１は、イオン注入を行う前の、図４はイオン注入を行ったあとの、半導体装置のＢ−Ｂ’断面におけるｎ型ドレイン領域１４の不純物濃度を示している。
【００１０】
本実施形態の半導体装置によれば、チャンネル領域１１が設けられるｎ型ドレイン領域１４の主表面側近傍の不純物層の不純物濃度を主表面近傍以外のｎ型ドレイン領域１４の不純物濃度より低くしていることにより、主表面に不純物であるイオンを注入しても、半導体装置の耐圧特性を低下させない。また、不純物層の厚みを２μｍ以下にすることでオン抵抗を低くすることができる。
【００１１】
また、他の実施例として、図２に示すように、ドレイン電極２１をｎ型ドレイン領域１４である半導体基板主表面側に設けたものや、図３に示すように、ｎ型ドレイン領域１４の主表面の反対側にｐ型アノード領域１５を形成した半導体装置において、半導体基板主表面側をｎ型の導電型にするためにイオン注入を行った場合でも、半導体主表面近傍のｎ型ドレイン領域１４の不純物濃度が、それ以外のｎ型ドレイン領域１４の不純物濃度より高くならないので、耐圧特性を低下させないものである。なお、図２乃至図３に示した構成要素で、従来の構成要素と同じものには、同一の符号を付してある。
【００１２】
以上、本発明の好適な実施の形態を説明したが、本発明はこの実施の形態に限らず、種々の形態で実施することができる。
【００１３】
【発明の効果】
上記のように本発明の請求項１に係る半導体装置は、チャンネル領域が配置される半導体基板主表面から２μｍ以下の不純物層の不純物濃度を、表面近傍以外のドレイン領域の不純物濃度より低くしたので、半導体基板の主表面をｎ型の導電型にするために不純物であるイオン注入を行っても、オン抵抗の小さい半導体装置を構成することができる。
【００１４】
本発明の請求項２に係る半導体装置は、請求項１の効果に加えて、不純物層の不純物濃度を、５×１０ １４ｃｍ−３以下で形成したので、イオン注入後においても、不純物層の不純物濃度は、不純物層以外のドレイン領域の不純物濃度よりも低くすることができ、耐圧特性を低下させない半導体装置を構成することができる。
【図面の簡単な説明】
【図１】本発明に係わる半導体装置の一実施の形態における不純物濃度を示す図である
【図２】上記半導体装置に係わる別の実施例における断面図である
【図３】上記半導体装置に係わる別の実施例における断面図である
【図４】上記半導体装置のイオン注入後の不純物濃度を示す図である
【図５】従来の半導体装置の断面図である
【図６】上記半導体装置のイオン注入後の不純物濃度を示す図である
【符号の説明】
１１ チャンネル領域
１２ ｐ形ベース領域
１３ ｎ形ソース領域
１４ ｎ形ドレイン領域
２１ ドレイン電極
２２ ゲート電極
２３ ソース電極
Claims (2)
- 第１の導電型のソース領域と、第２の導電型のベース領域と、が第１の導電型のドレイン領域内に主表面側に沿って形成され、前記ベース領域のうち前記ドレイン領域と前記ソース領域とに挟まれた主表面側の領域であるチャンネル領域に対面する位置にゲート電極を備え、前記ゲート電極により前記チャンネル領域の表面が第１の導電型から第２の導電型へ移行するデプレッション型のＭＯＳ型半導体装置であって、前記ドレイン領域内で、前記主表面から２μｍ以下の領域である不純物層の不純物濃度が、前記不純物層以外のドレイン領域の不純物濃度より低い、所定の不純物濃度以下であることを特徴とするデプレッション型のＭＯＳ型半導体装置。
- 前記不純物層の不純物濃度を５×１０ １４ｃｍ−３以下とすることを特徴とする請求項１に記載のデプレッション型のＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001160397A JP4797280B2 (ja) | 2001-05-29 | 2001-05-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001160397A JP4797280B2 (ja) | 2001-05-29 | 2001-05-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002353450A JP2002353450A (ja) | 2002-12-06 |
| JP4797280B2 true JP4797280B2 (ja) | 2011-10-19 |
Family
ID=19003819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001160397A Expired - Lifetime JP4797280B2 (ja) | 2001-05-29 | 2001-05-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4797280B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4943637B2 (ja) * | 2004-05-13 | 2012-05-30 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP5082853B2 (ja) * | 2005-10-19 | 2012-11-28 | 三菱電機株式会社 | Ｍｏｓｆｅｔ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0237777A (ja) * | 1988-07-27 | 1990-02-07 | Nec Corp | 縦型電界効果トランジスタ |
| JP3385938B2 (ja) * | 1997-03-05 | 2003-03-10 | 株式会社デンソー | 炭化珪素半導体装置及びその製造方法 |
| JP3097608B2 (ja) * | 1997-07-07 | 2000-10-10 | 日本電気株式会社 | ディプレッション型半導体装置及びその製造方法 |
| JP4186337B2 (ja) * | 1998-09-30 | 2008-11-26 | 株式会社デンソー | 炭化珪素半導体装置及びその製造方法 |
-
2001
- 2001-05-29 JP JP2001160397A patent/JP4797280B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JP2002353450A (ja) | 2002-12-06 |
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| Date | Code | Title | Description |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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