JPH07249737A - プレーナ型半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 高電圧印加時の不安定動作を防止し、高電圧
印加時のブレークダウンによる装置破壊を防止して耐電
圧特性を向上させ、かつ、装置のシュリンク化を図るこ
とができるプレーナ型半導体装置を得ることを目的とす
る。 【構成】 アノード領域３の端縁部に連続してＰ型不純
物領域からなる半導体領域３１が形成されている。半導
体領域３１はアノード領域３よりも深く形成され、その
角部の曲率はアノード領域３の角部の曲率よりも大きく
なっている。また、半導体領域３１の不純物濃度はアノ
ード領域３よりも低くなるように形成されている。 【効果】 空乏層のコーナー部の曲率が等価的に大きく
なるため、この部分での電界強度が緩和され、耐電圧特
性が改善され、かつ、シュリンク化の達成が容易とな
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプレーナ型半導体装置お
よびその製造方法に関し、特にＰＮ接合が主面から浅い
位置に形成されたプレーナ型半導体装置の逆耐圧特性の
改善に関する。

【０００２】

【従来の技術】従来から、半導体装置内におけるＰＮ接
合部の逆耐圧特性を改善するために、ＰＮ接合の周辺に
ガードリングやフィールドリミティングリングを設ける
方法が用いられている。

【０００３】＜従来装置の構成＞図１５に、従来のプレ
ーナ型半導体装置の一例として、プレーナ型ダイオード
１００のＰＮ接合部周辺の構造を部分断面図で示す。図
１５において、半導体基体１０は、Ｎ型不純物の濃度が
比較的高いＮ⁺ 層１の上に、Ｎ型不純物の濃度が比較的
低いＮ^- 層２が積層された構造であり、Ｎ^- 層２の内部
および表面には以下に説明する種々の構成が設けられて
いる。

【０００４】Ｎ^- 層２内には、その表面に一端を露出す
るようにＰ型不純物領域からなるアノード領域３０が形
成され、その周囲にはアノード領域３０に接触せず、互
いに間隔を有して配置されたＰ型不純物領域からなるガ
ードリング領域４０および４０ａが形成されている。ま
た、ガードリング領域４０ａの周囲には、該領域４０ａ
に接触しないようにＮ型不純物領域からなるフィールド
リミッティングリング領域５０が形成されている。

【０００５】Ｎ^- 層２の表面には、全域に渡って酸化膜
６０が形成されているが、酸化膜６０のアノード領域３
０およびフィールドリミッティングリング領域５０に対
応する部分には、各々コンタクトホール３０Ｈおよび５
０Ｈが設けられている。

【０００６】アノード領域３０およびフィールドリミッ
ティングリング領域５０には、各々コンタクトホール３
０Ｈおよび５０Ｈを介してアノード電極８０およびフィ
ールドリミッティング電極９０が接続されている。な
お、アノード電極８０に対するカソード電極７０は、Ｎ
⁺ 層１の表面に形成されている。

【０００７】

【発明が解決しようとする課題】このような構造の従来
のプレーナ型ダイオード１００において、Ｎ^- 層２の比
抵抗および厚み、ガードリング領域４０あるいは４０ａ
の寸法および形成すべき本数などは、目標とする逆耐電
圧に応じて決定される。逆耐電圧を高くするためには、
特にＮ^- 層２の比抵抗を高くすることが一般的であり、
逆耐電圧が１０００Ｖ以上の装置では、比抵抗は約８０
Ωｃｍ以上に設定される。

【０００８】このような高比抵抗を有するプレーナ型ダ
イオード１００の耐電圧試験において、該ダイオード１
００に電圧Ｖを印加し、そのときにプレーナ型ダイオー
ド１００に流れる電流Ｉとの関係を測定する。この印加
電圧Ｖと電流Ｉとの関係を、印加電圧を横軸とし縦軸を
電流としてモニター画面上に直接表示することができる
測定器（以後カーブトレーサーと呼称）を用いて測定し
た結果を図１６に示す。

【０００９】図１６において、印加電圧Ｖが低い場合は
電流Ｉはほとんど０であるが、印加電圧Ｖが徐々に高く
なり、ある値以上の電圧に達すると急激に電流Ｉが流れ
始める。このとき電流Ｉは単調増加的な特性を示すので
はなく、横軸方向に幅を有し不確定な輪郭形状をなす特
性となっている。実際のカーブトレーサーのモニター画
面上では、この不確定な輪郭形状が時間的に変化する状
態（以後発振状態と呼称）を呈する。

【００１０】このような特性は、Ｎ^- 層２の厚さが薄
く、アノード領域３０の拡散深さが浅い場合ほど顕著に
なり、このような特性を示すプレーナ型ダイオード１０
０では、高電圧の印加によりブレークダウンを起こした
後に、電流を数ｍＡ流すような動作をさせると装置が破
壊してしまうことがある。

【００１１】これはアノード領域３０の拡散深さが浅い
場合、アノード領域３０の断面形状は外縁部の角部の曲
率半径が小さくなり、角部での電界強度が高まることに
起因しており、装置の破壊の痕跡は、アノード領域３０
の角部に近いコンタクトホール３０Ｈの外縁部において
発見されている。

【００１２】また、比抵抗が比較的低い場合であって
も、アノード領域３０の拡散深さが浅い場合には高電圧
印加時において、以上説明したような発振状態を呈する
特性を示し、ブレークダウンを起こすと装置が破壊する
ことがあった。

【００１３】このような問題点を解決するために、アノ
ード領域３０の形成深さを変更せずに端縁部の曲率だけ
を大きくする製造方法（特開平３ー１４２８２４、特開
昭６１−８４８３０を参照）などが考案されているが、
このような構造のアノード領域３０を得るためには、不
純物拡散のために特殊なマスクを必要としていた。ま
た、アノード領域３０の形成深さを変更せずに端縁部の
曲率だけを大きくすることは、アノード領域３０の全体
が大きくなることにつながり、装置のシュリンク化が要
求される場合には新たな問題となっていた。

【００１４】本発明は以上のような問題点を解消するた
めになされたもので、高電圧印加時の不安定動作を防止
し、高電圧印加時のブレークダウンによる装置破壊を防
止して耐電圧特性を向上させ、かつ、装置のシュリンク
化を図ることができるプレーナ型半導体装置を得ること
を目的とする。

【００１５】

【課題を解決するための手段】本発明に係る請求項１記
載のプレーナ型半導体装置は、第１導電型の半導体層の
一主面内に形成されて前記主面に選択的に露出する第２
導電型の第１半導体領域を備え、前記半導体層が第１の
主電極に応じた電位に、前記第１半導体領域が第２の主
電極に応じた電位に接続され、前記半導体層を介して主
電流が流れるプレーナ型半導体装置において、前記第１
半導体領域の外縁部に連続して、前記第１半導体領域の
形成深さよりも深い第２導電型の第２半導体領域を、前
記半導体層の前記主面中に設けていることを特徴とする
プレーナ型半導体装置。

【００１６】本発明に係る請求項２記載のプレーナ型半
導体装置は、請求項１記載のプレーナ型半導体装置にお
いて、前記半導体層の前記主面のうち前記第１と第２の
半導体領域と前記主電流の経路とを囲む部分に、前記第
２半導体領域から分離された第２導電型の第３半導体領
域を設けたことを特徴とする。

【００１７】本発明に係る請求項３記載のプレーナ型半
導体装置は、請求項１あるいは請求項２記載のプレーナ
型半導体装置において、前記第２半導体領域の不純物濃
度は、前記第１半導体領域の不純物濃度よりも低いこと
を特徴とする。

【００１８】本発明に係る請求項４記載のプレーナ型半
導体装置は、請求項２記載のプレーナ型半導体装置にお
いて、前記第３半導体領域の不純物濃度は、前記第１半
導体領域の不純物濃度よりも低く、前記第２半導体領域
と同じであることを特徴とする。

【００１９】本発明に係る請求項５記載のプレーナ型半
導体装置は、請求項１ないし請求項４のいずれかに記載
のプレーナ型半導体装置において、前記半導体層の前記
主面上に形成され、前記第１半導体領域に対応する部分
にコンタクトホールを有する絶縁層と、前記絶縁層上に
形成されるとともに、前記コンタクトホールを介して前
記第１半導体領域に接触する電極層と、をさらに備え、
前記半導体層と前記第２半導体領域との接合部が前記主
面に露出する位置から前記コンタクトホールの外縁まで
の最短距離が５００μｍ以上となっていることを特徴と
する。

【００２０】本発明に係る請求項６記載のプレーナ型半
導体装置の製造方法は、請求項１記載のプレーナ型半導
体装置を製造する方法であって、(a) 第１導電型の半導
体層の一主面上に絶縁層を形成する工程と、(b) 前記絶
縁層に第１の開口部を形成する工程と、(c) 前記第１の
開口部を介して、第２導電型の不純物を前記半導体層に
選択的に導入する工程と、(d) 前記工程(c) で導入され
た第２導電型の前記不純物を前記半導体層中に選択的に
拡散させる工程と、(e) 前記第１の開口部を絶縁物で埋
める工程と、(f) 前記絶縁層のうち前記第１の開口部に
隣接する部分に第２の開口部を形成する工程と、(g) 前
記第２の開口部を介して、第２導電型の不純物を前記半
導体層に選択的に導入する工程と、(h) 前記工程(g) で
導入された第２導電型の前記不純物を前記第２半導体領
域よりも浅く前記半導体層中に拡散させる工程とを備え
ることを特徴とする。

【００２１】本発明に係る請求項７記載のプレーナ型半
導体装置の製造方法は、請求項６記載のプレーナ型半導
体装置の製造方法において、前記工程(b) が、(b-1) 前
記絶縁層に、前記第１の開口部と前記第２の開口部を形
成すべき箇所とを取り囲む第３の開口部を形成する工程
を備え、前記工程(c) が、(c-1) 前記第３の開口部を介
して、第２導電型の不純物を前記半導体層に選択的に導
入する工程を備え、前記工程(d) が、(d-1) 前記工程(c
-1) で導入された第２導電型の前記不純物を前記半導体
層中に選択的に拡散させる工程を備えることを特徴とす
る。

【００２２】

【作用】本発明に係る請求項１記載のプレーナ型半導体
装置によれば、第１半導体領域の外縁部に連続して、第
１半導体領域の形成深さよりも深い第２導電型の第２半
導体領域を、第１導電型の半導体層の主面中に設けるこ
とにより、第１半導体領域の外縁部付近の曲率が等価的
に大きくなり、逆バイアス時における空乏層のコーナー
部の曲がりがゆるやかになって、その付近の電界強度が
緩和される。

【００２３】本発明に係る請求項２記載のプレーナ型半
導体装置によれば、請求項１記載のプレーナ型半導体装
置において、半導体層の主面のうち第１と第２の半導体
領域と主電流の経路とを囲む部分に、第２半導体領域か
ら分離された第２導電型の第３半導体領域を設けること
で、第１導電型の半導体層と第２導電型の第１、第２半
導体領域とが形成する空乏層が第３半導体領域の周辺ま
で広がり、第１導電型の半導体層と第２導電型の第２半
導体領域の端縁部との接合部での電界強度が緩和され
る。

【００２４】本発明に係る請求項３記載のプレーナ型半
導体装置によれば、請求項１あるいは請求項２記載のプ
レーナ型半導体装置において、第２半導体領域の不純物
濃度が、第１半導体領域の不純物濃度よりも低いので、
第２半導体領域の内部にも空乏層が形成され、空乏層領
域が広がることで、第１導電型の半導体層と第２導電型
の第２半導体領域の端縁部との接合部での電界強度が緩
和される。

【００２５】本発明に係る請求項４記載のプレーナ型半
導体装置によれば、請求項２記載のプレーナ型半導体装
置において、第３半導体領域の不純物濃度が、第２半導
体領域と同じなので、第２半導体領域と同様に第３半導
体領域の内部にも空乏層が形成され、空乏層の均一性が
保たれる。

【００２６】本発明に係る請求項５記載のプレーナ型半
導体装置によれば、請求項１ないし請求項４のいずれか
に記載のプレーナ型半導体装置が、半導体層の主面上に
形成された、第１半導体領域に対応する部分にコンタク
トホールを有する絶縁層と、該絶縁層上に形成されると
ともに、コンタクトホールを介して第１半導体領域に接
触する電極層とをさらに備える場合に、半導体層と第２
半導体領域との接合部が主面に露出する位置からコンタ
クトホールの外縁までの最短距離を５００μｍ以上とす
ることにより、半導体層と第２半導体領域との接合部と
コンタクトホールの外縁までの間に、ブレークダウンに
伴う破壊を防止するために必要な絶縁距離を得ることが
できる。

【００２７】本発明に係る請求項６および７記載のプレ
ーナ型半導体装置の製造方法によれば、上記の特徴を有
する請求項１および２記載の装置をそれぞれ製造可能で
ある。

【００２８】

【実施例】

＜Ａ．第１実施例＞ ＜Ａ−１．装置構成＞図１は、本発明の第１実施例であ
るプレーナ型ダイオード２００のＰＮ接合部周辺の構造
の断面図である。図１において、半導体基体１０は、Ｎ
型不純物の濃度が比較的高いＮ⁺ 層１の上に、Ｎ型不純
物の濃度が比較的低いＮ^- 層２が積層された構造であ
り、Ｎ^- 層２の内部および表面には以下に説明する種々
の構成が設けられている。

【００２９】Ｎ^- 層２内には、その表面に選択的に露出
するようにＰ型不純物領域からなるアノード領域３が形
成され、その端縁部に連続してＰ型不純物領域からなる
半導体領域３１が形成されている。半導体領域３１はア
ノード領域３よりも深く形成され、その角部の曲率はア
ノード領域３の角部の曲率よりも大きくなっている。ま
た、半導体領域３１の不純物濃度はアノード領域３より
も低くなるように形成されている。

【００３０】半導体領域３１の周囲には該領域３ａに接
触せず、互いに間隔を有して配置されたＰ型不純物領域
からなるガードリング領域４および４ａが形成されてい
る。また、ガードリング領域４ａの周囲には、該領域４
ａに接触しないようにフィールドリミッティングリング
領域５が形成されている。

【００３１】Ｎ^- 層２の表面には、全域に渡って酸化膜
６が形成されているが、酸化膜６のアノード領域３およ
びフィールドリミッティングリング領域５に対応する部
分には、各々コンタクトホール３Ｈおよび５Ｈが設けら
れている。

【００３２】コンタクトホール３Ｈは、電界強度が最も
高くなる半導体領域３１のガードリング領域４側の端縁
部から距離Ｌだけ離れた位置に設けられる。これは、半
導体領域３１のガードリング領域４側の端縁部で発生し
たブレークダウンにより、アノード領域３および半導体
領域３１が破壊され、コンタクトホール３Ｈが装置破壊
の電流供給源となることをことを防ぐため、いわば、絶
縁距離を得るための構造である。

【００３３】ここで距離Ｌを、半導体領域３１がＮ^- 層
２の表面に露出して終端するガードリング領域４側の端
縁から、コンタクトホール３Ｈのガードリング領域４側
の端縁までの距離（換言すれば、Ｎ^- 層２とアノード領
域３とのＰＮ接合部が上主面に露出する位置からコンタ
クトホール３Ｈの外縁までの最短距離）とすると、その
値は実験的に５００μｍ以上であることが望ましい。

【００３４】アノード領域３およびフィールドリミッテ
ィングリング領域５には、各々コンタクトホール３Ｈお
よび５Ｈを介してアノード電極８およびフィールドリミ
ッティング電極９が接続されている。また半導体基体１
０の下主面にはカソード電極７が形成されている。

【００３５】アノード電極８はコンタクトホール３Ｈを
覆うだけでなく、コンタクトホール３Ｈ周囲の酸化膜６
上にはみ出して形成され、いわゆるオーバーレイ構造と
なっている。アノード電極８はアノード領域３と半導体
領域３１が重なり合う領域を越えて半導体領域３１の端
縁部に達している。オーバーレイ構造は酸化膜６中に存
在する正イオンを引き寄せて、正イオンによるＮチャネ
ルの形成を防止して、Ｎ^- 層２と酸化膜６の間の界面を
安定に保つ作用がある。

【００３６】＜Ａ−２．特徴的作用効果＞このような構
成のプレーナ型ダイオード２００は、導通状態において
アノード領域３からカソード電極７に向かう電流経路に
沿って電流が流れる。これについては通常のプレーナ型
ダイオードと同じである。なお、概略の電流経路を図１
に矢印で示す。

【００３７】一方、逆バイアス状態においては、アノー
ド領域３の形成深さが浅くその角部の曲率が小さい場合
でも、アノード領域３よりも深く形成された半導体領域
３１ではその角部の曲率が大きくなるので、結果的には
ＰＮ接合部における電界強度が緩和される。そのため、
耐電圧試験においてカーブトレーサーを用いて測定した
耐電圧特性は、図１６に示したような発振状態を呈する
耐電圧特性ではなく、図２に示すように、印加電圧Ｖが
ある値以上の電圧に達すると電流Ｉが単調増加的に流れ
る特性となる。

【００３８】このように高電圧印加時に発振状態となる
ことが防止される第１の要因としては、逆方向電圧を印
加した場合に形成される空乏層領域のうち、アノード領
域３および半導体領域３１とガードリング領域４および
４ａとによって形成されるコーナー部が、従来のプレー
ナ型ダイオードにおける空乏層領域のコーナー部に比べ
てより大きな曲率を有していることが挙げられる。すな
わち、半導体領域３１をアノード領域３より深く形成す
ることによって半導体領域３１の底部および側部は丸み
を帯びた外形となり、空乏層のうちアノード領域３の端
部付近におけるコーナー部の曲率が等価的に大きくなる
のである。

【００３９】また、第２の要因としては、半導体領域３
１の不純物濃度が低いので、空乏層領域がアノード領域
３の内部に及んで、従来のプレーナ型ダイオードにおけ
る空乏層領域よりも広がったものとなり、この部分での
電界強度がさらに緩和されていることが挙げられる。

【００４０】また、半導体領域３１の外周端縁部からコ
ンタクトホール３Ｈの外縁部までの距離Ｌを５００μｍ
以上離すことにより、半導体領域３１の端縁部とコンタ
クトホール３Ｈのガードリング領域４側の端縁部との間
の絶縁距離が長くなり、高電圧の印加によりブレークダ
ウンを起こした後に、電流を数ｍＡ流すような動作をさ
せると装置が破壊する現象を防止することができる。

【００４１】さらに、以上説明したように、浅く形成さ
れ、その角部の曲率が小さいアノード領域３と、深く形
成され、その角部の曲率が大きい半導体領域３１とを連
続して設けることにより、アノード領域３と半導体領域
３１とが、Ｎ^- 層２に占める面積を、アノード領域の形
成深さを変更せずに角部の曲率だけを大きくした場合に
比べて小さくすることができるので、装置のシュリンク
化に適している。

【００４２】＜Ａ−３．装置の製造工程＞図４〜図１２
は本発明の第１実施例であるプレーナ型ダイオードの製
造方法を工程順に示した断面図である。これらの図を参
照して、本発明の第１実施例であるプレーナ型ダイオー
ドの製造工程について説明する。

【００４３】まず、Ｎ型不純物の濃度が比較的高いＮ⁺
層１の上に、Ｎ型不純物の濃度が比較的低いＮ^- 層２が
積層されてなる半導体基体１０を準備し、図３に示す工
程において半導体基体１０の上下両主面に酸化膜６を形
成する。

【００４４】次に、図４に示す工程において写真製版に
より、半導体領域３１、ガードリング領域４および４ａ
を形成する位置の酸化膜６を選択的に除去して、不純物
導入用の開口部Ａ、開口部ＢおよびＣを形成し、開口部
Ａ、開口部ＢおよびＣを介してＰ型不純物を導入する。
ここで、開口部Ａと、開口部ＢおよびＣは間隔を有して
形成される。また、開口部Ａは開口部ＢおよびＣよりも
幅広く形成される。この工程において、開口部Ａ、開口
部ＢおよびＣを選択的に除去する際に半導体基体１０の
下主面の酸化膜６も同時に除去される。

【００４５】次に、導入されたＰ型不純物を酸化雰囲気
中において拡散し、半導体領域３１、ガードリング領域
４および４ａを形成する。このとき、半導体領域３１、
ガードリング領域４および４ａは、後の工程で形成され
るアノード領域３の形成深さよりも深く形成する。ま
た、Ｐ型不純物の拡散と同時に半導体基体１０の上主面
上に設けられた開口部Ａ、Ｂ、Ｃ部分と下主面には新た
な酸化膜６が形成される（図５）。

【００４６】次に、図６に示す工程において写真製版に
より、アノード領域３を形成する位置の酸化膜６を選択
的に除去して、不純物導入用の開口部Ｄを形成し、該開
口部Ｄを介してＰ型不純物を導入する。ここで、開口部
Ｄは半導体領域３１のガードリング領域４が形成された
側とは反対側の端縁部上にその一部がかかるように形成
される。この工程において、開口部Ｄを選択的に除去す
る際に半導体基体１０の下主面の酸化膜６も同時に除去
される。

【００４７】次に、導入されたＰ型不純物を酸化雰囲気
中において拡散し、アノード領域３を形成する。このと
き半導体基体１０の上主面上の開口部Ｄが設けられた部
分と下主面には新たな酸化膜６が形成される。（図
７）。

【００４８】次に、図８に示す工程において写真製版に
より、フィールドリミッティングリング領域５を形成す
る位置の酸化膜６を選択的に除去して、不純物導入用の
開口部Ｅを形成し、該開口部Ｅを介してＮ型不純物を導
入する。この工程において、開口部Ｅを選択的に形成す
る際に半導体基体１０の下主面の酸化膜６も同時に除去
される。

【００４９】次に、導入されたＮ型不純物を酸化雰囲気
中において拡散し、フィールドリミッティングリング領
域５を形成するとともに、フィールドリミッティングリ
ング領域５上の開口部Ｅに、ＣＶＤ（化学的気相成長）
法等により酸化膜６ａを形成する。ここで、酸化膜６ａ
にはリン（Ｐ）あるいはホウ素（Ｂ）がドープされてお
り、フィールドリミッティングリング領域５を保護す
る。このとき半導体基体１０の下主面上には酸化膜６ａ
が形成されないようにする。（図９）。なお、酸化膜６
および６ａの作用、効果について記すことは、本発明の
本質ではないので省略し、図９においても両酸化膜の区
別は行わない。

【００５０】次に、図１０に示す工程において写真製版
により、アノード領域３およびフィールドリミッティン
グリング領域５上の酸化膜６および酸化膜６ａを選択的
に除去して、コンタクトホール３Ｈおよび５Ｈを形成す
る。この工程において、半導体基体１０の下主面の酸化
膜６は除去される。

【００５１】次に、図１１に示す工程においてアルミニ
ウム等の金属層を半導体基体１０の上主面上に形成し、
写真製版により該金属層を成型して、アノード電極８お
よびフィールドリミッティング電極９を形成する。

【００５２】次に、図１２に示す工程において半導体基
体１０の下主面にカソード電極７を形成して一連の工程
が終了する。

【００５３】＜Ａ−４．装置の製造方法の特徴的作用お
よび効果＞以上説明した本発明の第１実施例であるプレ
ーナ型ダイオードの製造方法の特徴的作用および効果
は、図４〜図１２に示した各々の工程は、従来からの半
導体製造技術に基づく工程であるが、半導体領域３１を
従来からの半導体製造技術を用いて形成し、従来からの
半導体製造技術を用いて半導体領域３１のガードリング
領域４側とは反対側の端縁部に連続してアノード領域３
を形成することで、形成深さが浅く、その角部の曲率が
小さいアノード領域３の端縁部が、より曲率の大きな半
導体領域３１によって覆われることになる。従って、従
来からの半導体製造技術を用いてＰＮ接合部の曲率が大
きく、ＰＮ接合部での電界強度が緩和されたプレーナ型
ダイオードを得ることができる。

【００５４】さらに、上記のような製造方法を採用する
ことにより、アノード領域の形成深さを変更せずに角部
の曲率だけを大きくする製造方法を採用した場合に必要
となる不純物拡散のための特殊なマスクは不要となり、
製造コストを削減することができる。

【００５５】＜Ｂ．第２実施例＞第１実施例では本発明
の実施例としてプレーナ型ダイオードについて説明した
が、本発明はプレーナ構造を有する半導体装置であれば
適用可能である。以下に本発明をＭＯＳ型のＦＥＴに適
用した例について説明する。

【００５６】＜Ｂ−１．装置構成＞図１３は、本発明の
第２実施例であるプレーナ型ＭＯＳＦＥＴ３００のＰＮ
接合部周辺の構造の断面図である。図１３において、半
導体基体１０は、Ｎ型不純物の濃度が比較的高いＮ⁺ 層
１の上に、Ｎ型不純物の濃度が比較的低いＮ^- 層２が積
層された構造でありドレイン領域を形成する。Ｎ^- 層２
の内部および表面には以下に説明する種々の構成が設け
られている。

【００５７】Ｎ^- 層２内には、その表面に選択的に露出
するようにＰ型不純物領域１３および１３ａが互いに接
触しないように間隔を有して形成され、Ｐ型不純物領域
１３内には、その表面に選択的に露出するようにＮ型不
純物からなるソース領域２０および２０ａが互いに接触
しないように間隔を有して形成されている。

【００５８】Ｐ型不純物領域１３ａの周囲には該領域１
３ａに接触しないように配置されたＰ型不純物領域から
なるガードリング領域１４が形成されている。また、ガ
ードリング領域１４の周囲には、該領域４に接触しない
ようにフィールドリミッティングリング領域１５が形成
されている。

【００５９】また、Ｐ型不純物領域１３ａとガードリン
グ領域１４との間には、Ｐ型不純物領域１３ａのガード
リング領域１４側の端縁部に連続してＰ型不純物領域か
らなる半導体領域３１ａが形成されている。半導体領域
３１ａはＰ型不純物領域１３ａよりも深く形成され、そ
の角部の曲率はＰ型不純物領域１３ａの角部の曲率より
も大きくなっている。また、半導体領域３１ａの不純物
濃度はＰ型不純物領域１３ａよりも低くなるように形成
されている。

【００６０】Ｎ^- 層２の表面には、全域に渡って酸化膜
１６が形成されているが、酸化膜１６のＰ型不純物領域
１３および１３ａとフィールドリミッティングリング領
域１５に対応する部分には、各々コンタクトホール１３
Ｈおよび１３ａＨと１５Ｈが設けられている。

【００６１】コンタクトホール１３ａＨは、電界強度が
最も高くなる半導体領域３１ａのガードリング領域１４
側の端縁部から距離Ｌだけ離れた位置に設けられる。こ
れは、半導体領域３１ａのガードリング領域１４側の端
縁部で発生したブレークダウンにより、Ｐ型不純物領域
１３ａおよび半導体領域３１ａが破壊され、コンタクト
ホール１３ａＨが装置破壊の電流供給源となることをこ
とを防ぐため、いわば、絶縁距離を得るための構造であ
る。

【００６２】ここで距離Ｌを、半導体領域３１ａがＮ^-
層２の表面に露出して終端するガードリング領域１４側
の端縁から、コンタクトホール１３ａＨのガードリング
領域１４側の端縁までの距離、すなわちＮ^- 層２とＰ型
不純物領域１３ａとのＰＮ接合部が上主面に露出する位
置からコンタクトホール１３ａＨの外縁までの最短距離
とすると、その値は実験値から、５００μｍ以上である
ことが望ましいという結果が得られている。

【００６３】Ｐ型不純物領域１３および１３ａには、各
々コンタクトホール１３Ｈおよび１３ａＨを介してソー
ス電極１７および該電極と電気的に接続された保護電極
１７ａが接続され、フィールドリミッティングリング領
域１５にはコンタクトホール１５Ｈを介してフィールド
リミッティング電極２９が接続されている。ソース電極
１７は、間隔を有して形成されたソース領域２０および
２０ａとＰ型不純物領域１３に接触するように形成され
ている。また、半導体基体１０の下主面にはドレイン電
極１８が形成されている。

【００６４】Ｐ型不純物領域１３および１３ａ上に跨る
酸化膜１６の内部および、Ｐ型不純物領域１３のガード
リング領域１６とは反対側の端縁部上の酸化膜１６の内
部には金属酸化物層５０が形成されている。金属酸化物
層５０には、Ｐ型不純物領域１３および１３ａ上に跨る
酸化膜１６に設けられたコンタクトホール１９Ｈを介し
てゲート電極１９が接続されている。金属酸化物層５０
の平面構造の一例を以下に説明する。

【００６５】図１４に金属酸化物層５０の平面構造の一
例を示す。図１４は図１３に示したＰ型不純物領域１３
および１３ａが形成された部分領域を、図１３の半導体
基体１０の上主面方向から見た平面図あって、金属酸化
物層５０の構造を明確にするため、ソース電極１７およ
びゲート電極１９などが形成される前の状態として示さ
れている。

【００６６】図１４において、半導体基体１０の上主面
に形成された酸化膜１６に、多数の矩形のコンタクトホ
ール１３Ｈが個々に独立して配列形成され、コンタクト
ホール１３Ｈに平行にコンタクトホール１９Ｈが直線溝
をなす形状で形成されている。コンタクトホール１９Ｈ
内には斜線のハッチング線で示される金属酸化物層５０
が形成されている。金属酸化物層５０の酸化膜１６内に
埋め込まれた部分は破線の斜線で示されている。また、
図１４において一点鎖線線ＸＹで示す部分の断面図が図
１３に対応する。

【００６７】なお、図１４においては多数の矩形のコン
タクトホール１３Ｈが個々に独立して配列形成された例
を図示したが、コンタクトホール１３Ｈの形状は六角形
や円形である場合もあるし、個々に独立せず、直線状に
連続した場合もある。これらの構成は周知の従来技術に
属するので、詳細説明は省略する。

【００６８】なお、保護電極１７ａはコンタクトホール
１３ａＨを覆うだけでなく、コンタクトホール１３ａＨ
周囲の酸化膜１６上にはみ出して形成され、いわゆるオ
ーバーレイ構造となっている。保護電極１７ａはＰ型不
純物領域１３ａと半導体領域３１ａが重なり合う領域を
越えて半導体領域３１ａの端縁部に達している。オーバ
ーレイ構造は酸化膜１６中に存在する正イオンを引き寄
せて、正イオンによるＮチャネルの形成を防止して、Ｎ
^- 層２と酸化膜１６の間の界面を安定に保つ作用があ
る。

【００６９】＜Ｂ−２．特徴的作用効果＞このような構
成のプレーナ型ＭＯＳＦＥＴにおいては、導通状態にお
いて、ドレイン電極１８からソース電極１７に向かう電
流経路に沿って主電流が流れる。このとき、保護電極１
７ａを介してソース電極１７に接続されたＰ型不純物領
域１３ａは、Ｐ型不純物領域１３の形成する空乏層の形
状を整える作用がある。これについては通常のプレーナ
型ＭＯＳＦＥＴと同じである。なお、概略の電流経路を
図１３に矢印で示す。

【００７０】一方、第１実施例で説明した図１に示した
プレーナ型ダイオードと同様に、Ｐ型不純物領域１３ａ
の形成深さが浅く、その角部の曲率が小さい場合でも、
Ｐ型不純物領域１３ａよりも深く形成された半導体領域
３１の角部の曲率が大きいので、結果的にはＰＮ接合部
における電界強度が緩和され、高電圧印加時にＰＮ接合
部において発振状態となることを防止できる。

【００７１】また、第１実施例で説明した図１に示した
プレーナ型ダイオードと同様に、半導体領域３１ａのガ
ードリング領域１４側の端縁部からコンタクトホール１
３ａＨのガードリング領域１４側の端縁部までの距離Ｌ
を５００μｍ以上離すことにより、半導体領域３１ａの
ガードリング領域１４側の端縁部とコンタクトホール１
３ａＨのガードリング領域１４側の端縁部との間の絶縁
距離が長くなり、高電圧の印加によりブレークダウンを
起こした後に、電流を数ｍＡ流すような動作をさせると
装置が破壊する現象を防止することができる。

【００７２】さらに、以上説明したように、浅く形成さ
れ、その角部の曲率が小さいＰ型不純物領域１３ａと、
深く形成され、その角部の曲率が大きい半導体領域３１
ａとを連続して設けることにより、Ｐ型不純物領域１３
ａと半導体領域３１ａとが、Ｎ^- 層２に占める面積を、
Ｐ型不純物領域の形成深さを変更せずに角部の曲率だけ
を大きくした場合に比べて小さくすることができるの
で、装置のシュリンク化に適している。

【００７３】＜Ｂ−３．装置の製造方法＞本発明の第２
実施例であるプレーナ型ＭＯＳＦＥＴの製造方法は、半
導体領域３１とＰ型不純物領域１３ａおよびガードリン
グ領域４を形成する手段においては、図４〜図１２を用
いて説明したプレーナ型ダイオードの製造方法と同様で
ありガードリング領域４ａを形成しないこと以外は、以
下に示す部分の名称を置き換えることで説明することが
できる。すなわち、アノード領域３をＰ型不純物領域１
３ａとし、コンタクトホール３Ｈをコンタクトホール１
３ａＨとし、アノード電極８を保護電極１７ａとするこ
とで対応できる。

【００７４】また、Ｐ型不純物領域１３、ソース領域２
０などのその他の構造の製造方法は本発明の実施とは関
係が希薄なので詳細な説明は省略する。

【００７５】＜Ｂ−４．装置の製造方法の特徴的作用お
よび効果＞以上説明した本発明の第２実施例であるプレ
ーナ型ＭＯＳＦＥＴの製造方法の特徴的作用および効果
は、第１実施例で説明したプレーナ型ダイオードの製造
方法の特徴的作用および効果と同様に、従来からの半導
体製造技術を用いてＰＮ接合部の曲率が大きく、ＰＮ接
合部での電界強度が緩和されたプレーナ型ＭＯＳＦＥＴ
を得ることができる。

【００７６】さらに、上記のような製造方法を採用する
ことにより、Ｐ型不純物領域１３ａの形成深さを変更せ
ずに角部の曲率だけを大きくする製造方法を採用した場
合に必要となる不純物拡散のための特殊なマスクは不要
となり、製造コストを削減することができる。

【００７７】

【発明の効果】本発明に係る請求項１記載のプレーナ型
半導体装置によれば、第１半導体領域の外縁部が深い第
２半導体領域によって覆われ、逆バイアス時において発
生する空乏層のコーナー部の曲率が等価的に大きくな
る。このこのため、この部分での電界強度が緩和され、
該接合部が強電界領域になることによって発生する、不
安定な装置動作を解消し耐電圧特性が改善され、かつ、
第１半導体領域の形成深さはそのままにして、外縁部の
曲率だけが等価的に大きくなるように形成された構造を
有するプレーナ型半導体装置よりもシュリンク化の達成
が容易となる。

【００７８】本発明に係る請求項２記載のプレーナ型半
導体装置によれば、第１導電型の半導体層と第２導電型
の第１、第２半導体領域とが形成する空乏層が第３半導
体領域の周辺まで広がり、第１導電型の半導体層と第２
導電型の第２半導体領域の端縁部とが接合する部分での
電界強度が緩和され、該接合部が強電界領域になること
によって発生する、不安定な装置動作を解消し耐電圧特
性が改善される。

【００７９】本発明に係る請求項３記載のプレーナ型半
導体装置によれば、第２半導体領域の内部にも空乏層が
形成され、空乏層領域が広がることで、第１導電型の半
導体層と第２導電型の第２半導体領域の端縁部との接合
部での電界強度が緩和され、該接合部が強電界領域にな
ることによって発生する、不安定な装置動作を解消し耐
電圧特性が改善される。

【００８０】本発明に係る請求項４記載のプレーナ型半
導体装置によれば、第２半導体領域と同様に第３半導体
領域の内部にも空乏層が形成され、空乏層の均一性が保
たれるので、空乏層が不均一な場合に発生する第１導電
型の半導体層と第２導電型の第２、第３の半導体領域の
接合部における電界が不均一になることが防止され、該
接合部が強電界領域になることによって発生する、不安
定な装置動作を解消し耐電圧特性が改善される。

【００８１】本発明に係る請求項５記載のプレーナ型半
導体装置によれば、半導体層と第２半導体領域との接合
部が主面に露出する位置からコンタクトホールの外縁ま
での最短距離を５００μｍ以上とすることにより、半導
体層と第２半導体領域との接合部とコンタクトホールの
外縁までの間に、ブレークダウンに伴う破壊を防止する
ために必要な絶縁距離を得ることができるので、ブレー
クダウンが発生した場合にも破壊されないプレーナ型半
導体装置を得ることができる。

【００８２】本発明に係る請求項６および７記載のプレ
ーナ型半導体装置の製造方法によれば、上記の特徴を有
する請求項１および２記載の装置をそれぞれ製造可能で
ある。また、形成深さはそのままにして、外縁部の曲率
だけが大きくなるように第１半導体領域を形成する場合
に比べて、製造過程が容易になり、製造コストを削減で
きる効果がある。

【図面の簡単な説明】

【図１】本発明の第１実施例のプレーナ型ダイオードの
構造を示す断面図である。

【図２】本発明の第１実施例のプレーナ型ダイオードの
耐電圧特性を示す図である。

【図３】本発明の第１実施例のプレーナ型ダイオードの
製造工程を示す断面図である。

【図４】本発明の第１実施例のプレーナ型ダイオードの
製造工程を示す断面図である。

【図５】本発明の第１実施例のプレーナ型ダイオードの
製造工程を示す断面図である。

【図６】本発明の第１実施例のプレーナ型ダイオードの
製造工程を示す断面図である。

【図７】本発明の第１実施例のプレーナ型ダイオードの
製造工程を示す断面図である。

【図８】本発明の第１実施例のプレーナ型ダイオードの
製造工程を示す断面図である。

【図９】本発明の第１実施例のプレーナ型ダイオードの
製造工程を示す断面図である。

【図１０】本発明の第１実施例のプレーナ型ダイオード
の製造工程を示す断面図である。

【図１１】本発明の第１実施例のプレーナ型ダイオード
の製造工程を示す断面図である。

【図１２】本発明の第１実施例のプレーナ型ダイオード
の製造工程を示す断面図である。

【図１３】本発明の第２実施例のプレーナ型ＭＯＳＦＥ
Ｔの構造を示す断面図である。

【図１４】本発明の第２実施例のプレーナ型ＭＯＳＦＥ
Ｔの構造を示す平面図である。

【図１５】従来のプレーナ型ダイオードの構造を示す断
面図である。

【図１６】従来のプレーナ型ダイオードの耐電圧特性を
示す図である。

【符号の説明】

３ アノード領域（第１半導体領域） ４、４ａ ガードリング領域（第３半導体領域） ５ フィールドリミッティングリング領域 ６ 酸化膜（絶縁層） ７ カソード電極 ８ アノード電極 ９ フィールドリミッティング電極 ３１ 半導体領域（第３半導体領域） １３、１３ａ Ｐ型不純物領域（第１半導体領域） １４ ガードリング領域（第３半導体領域） １５ フィールドリミッティングリング領域 １６ 酸化膜（絶縁層） １７ ソース電極 １７ａ 保護電極（電極層） １８ ドレイン電極 ２０、２０ａ ソース領域 ２９ フィールドリミッティング電極 ３１ａ 半導体領域（第２半導体領域） ５０ 金属酸化物層 ３Ｈ、５Ｈ、１３Ｈ、１３ａＨ、１５Ｈ、１９Ｈ コン
タクトホール

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体層の一主面内に形成
   されて前記主面に選択的に露出する第２導電型の第１半
   導体領域を備え、前記半導体層が第１の主電極に応じた
   電位に、前記第１半導体領域が第２の主電極に応じた電
   位に接続され、前記半導体層を介して主電流が流れるプ
   レーナ型半導体装置において、 前記第１半導体領域の外縁部に連続して、前記第１半導
   体領域の形成深さよりも深い第２導電型の第２半導体領
   域を、前記半導体層の前記主面中に設けていることを特
   徴とするプレーナ型半導体装置。
2. 【請求項２】 前記半導体層の前記主面のうち前記第１
   と第２の半導体領域と前記主電流の経路とを囲む部分
   に、前記第２半導体領域から分離された第２導電型の第
   ３半導体領域を設けたことを特徴とする請求項１記載の
   プレーナ型半導体装置。
3. 【請求項３】 前記第２半導体領域の不純物濃度は、前
   記第１半導体領域の不純物濃度よりも低いことを特徴と
   する請求項１あるいは請求項２記載のプレーナ型半導体
   装置。
4. 【請求項４】 前記第３半導体領域の不純物濃度は、前
   記第１半導体領域の不純物濃度よりも低く、前記第２半
   導体領域と同じであることを特徴とする請求項２記載の
   プレーナ型半導体装置。
5. 【請求項５】 前記半導体層の前記主面上に形成され、
   前記第１半導体領域に対応する部分にコンタクトホール
   を有する絶縁層と、 前記絶縁層上に形成されるとともに、前記コンタクトホ
   ールを介して前記第１半導体領域に接触する電極層と、
   をさらに備え、 前記半導体層と前記第２半導体領域との接合部が前記主
   面に露出する位置から前記コンタクトホールの外縁まで
   の最短距離が５００μｍ以上となっていることを特徴と
   する、請求項１ないし請求項４のいずれかに記載のプレ
   ーナ型半導体装置。
6. 【請求項６】 プレーナ型半導体装置を製造する方法で
   あって、 (a) 第１導電型の半導体層の一主面上に絶縁層を形成
   する工程と、 (b) 前記絶縁層に第１の開口部を形成する工程と、 (c) 前記第１の開口部を介して、第２導電型の不純物
   を前記半導体層に選択的に導入する工程と、 (d) 前記工程(c) で導入された第２導電型の前記不純
   物を前記半導体層中に選択的に拡散させる工程と、 (e) 前記第１の開口部を絶縁物で埋める工程と、 (f) 前記絶縁層のうち前記第１の開口部に隣接する部
   分に第２の開口部を形成する工程と、 (g) 前記第２の開口部を介して、第２導電型の不純物
   を前記半導体層に選択的に導入する工程と、 (h) 前記工程(g) で導入された第２導電型の前記不純
   物を前記第２半導体領域よりも浅く前記半導体層中に拡
   散させる工程と、を備えることを特徴とするプレーナ型
   半導体装置の製造方法。
7. 【請求項７】 前記工程(b) が、 (b-1) 前記絶縁層に、前記第１の開口部と前記第２の
   開口部を形成すべき箇所とを取り囲む第３の開口部を形
   成する工程、を備え、 前記工程(c) が、 (c-1) 前記第３の開口部を介して、第２導電型の不純物
   を前記半導体層に選択的に導入する工程、を備え、 前記工程(d) が、 (d-1) 前記工程(c-1) で導入された第２導電型の前記不
   純物を前記半導体層中に選択的に拡散させる工程、を備
   えることを特徴とする、請求項６記載のプレーナ型半導
   体装置の製造方法。