JPS6327865B2 - - Google Patents
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- JPS6327865B2 JPS6327865B2 JP55022937A JP2293780A JPS6327865B2 JP S6327865 B2 JPS6327865 B2 JP S6327865B2 JP 55022937 A JP55022937 A JP 55022937A JP 2293780 A JP2293780 A JP 2293780A JP S6327865 B2 JPS6327865 B2 JP S6327865B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
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Description
【発明の詳細な説明】
この発明は半導体装置に係り、特にダイオード
装置の逆方向サージ電圧破壊強度を大きくするた
めの改良に関するものである。
装置の逆方向サージ電圧破壊強度を大きくするた
めの改良に関するものである。
以下、バイポーラ形半導体集積回路装置構成用
のダイオード装置を例にとり説明する。
のダイオード装置を例にとり説明する。
第１図はバイポーラ形半導体集積回路装置構成
用の従来のダイオード装置の一例を示す断面図で
ある。
用の従来のダイオード装置の一例を示す断面図で
ある。
図において、１はｐ形シリコン（Si）基板で、
このｐ形Si基板１は陽極領域を構成する。２はｐ
形Si基板１の主面上にエピタキシヤル成長させた
低不純物濃度のn-形エピタキシヤル成長半導体
層（以下「n-形エピタキシヤル層」と呼ぶ）、３
はn-形エピタキシヤル層２の表面部の一部にｎ
形不純物を高濃度に選択的に拡散することによつ
て形成された高不純物濃度のn+形陰極領域、４
はn+形陰極領域３との間に所定距離をおいてこ
れを取り囲んで、n-形エピタキシヤル層２に、
その表面からｐ形Si基板１に達するように、ｐ形
不純物を高濃度に選択的に拡散することによつて
形成された1018〜1019／cm3程度の高不純物濃度の
p+形素子間分離層（以下「p+形分離層」と呼
ぶ）、５はn-形エピタキシヤル層２の表面上、p+
形分離層４の表面上、およびn+形陰極領域３の
表面上にわたつて形成された酸化ケイ素（SiO2）
膜、６はp+形分離層４上のSiO2膜５に設けられ
たコンタクトホールを通してp+形分離層４に接
続された陽極電極、７はn+形陰極領域３上の
SiO2膜５に設けられたコンタクトホールを通し
てn+形陰極領域３に接続された陰極電極である。
このｐ形Si基板１は陽極領域を構成する。２はｐ
形Si基板１の主面上にエピタキシヤル成長させた
低不純物濃度のn-形エピタキシヤル成長半導体
層（以下「n-形エピタキシヤル層」と呼ぶ）、３
はn-形エピタキシヤル層２の表面部の一部にｎ
形不純物を高濃度に選択的に拡散することによつ
て形成された高不純物濃度のn+形陰極領域、４
はn+形陰極領域３との間に所定距離をおいてこ
れを取り囲んで、n-形エピタキシヤル層２に、
その表面からｐ形Si基板１に達するように、ｐ形
不純物を高濃度に選択的に拡散することによつて
形成された1018〜1019／cm3程度の高不純物濃度の
p+形素子間分離層（以下「p+形分離層」と呼
ぶ）、５はn-形エピタキシヤル層２の表面上、p+
形分離層４の表面上、およびn+形陰極領域３の
表面上にわたつて形成された酸化ケイ素（SiO2）
膜、６はp+形分離層４上のSiO2膜５に設けられ
たコンタクトホールを通してp+形分離層４に接
続された陽極電極、７はn+形陰極領域３上の
SiO2膜５に設けられたコンタクトホールを通し
てn+形陰極領域３に接続された陰極電極である。
このように構成されたダイオードにおいては、
p+形分離層４が素子間を充分電気的に分離する
ためには、このp+形分離層４とその両側に接す
るn-形エピタキシヤル層２との間で寄生のnpnト
ランジスタ動作を行なわないようにする必要性
と、n-形エピタキシヤル層２の厚さ以上のｐ形
不純物の拡散を行う必要性とから、p+形分離層
４の不純物濃度を1018〜1019／cm3程度の高不純物
濃度に設定する必要がある。また、例えば200V
以上の逆電圧強度があるようにするためには、
n-形エピタキシヤル層２の不純物濃度を低くし
て、ｐ形Si基板１およびp+形分離層４から延びる
空乏層〔図示イおよびロ〕がn+形陰極領域３側
のn-形エピタキシヤル層２内へ充分拡がるよう
にする必要がある。ところがn-形エピタキシヤ
ル層２の厚さは、そのエピタキシヤル成長時に生
ずる欠陥、p+形分離層４の形成時における不純
物の拡散時間などの点から、薄い方が有利で、厚
くなる程製造が困難になる。一方、n-形エピタ
キシヤル層２の厚さが薄い場合には、次に述べる
ように、逆電圧強度が小さくなる。すなわち、陽
極電極６と陰極電極７との間に高い逆電圧が印加
されると、ｐ形Si基板１からn+形陰極領域３の直
下のn-形エピタキシヤル層２内の部分へ延びる
空乏層イが、p+形分離層４からエピタキシヤル
層２内へその表面部に沿うて延びる空乏層ロよ
り、先にn+形陰極領域３に達するようになつて、
その直下のn-形エピタキシヤル層２内の部分に
パンチスルーが生じる。そうすると、このn+形
陰極領域３の直下の部分に、電流が集中して流
れ、この集中電流を制限する高抵抗（低不純物濃
度）層が存在しないので、逆電圧が幅の狭い逆方
向サージ電圧であつても、この逆方向サージ電圧
によつて氷久破壊が生ずる。
p+形分離層４が素子間を充分電気的に分離する
ためには、このp+形分離層４とその両側に接す
るn-形エピタキシヤル層２との間で寄生のnpnト
ランジスタ動作を行なわないようにする必要性
と、n-形エピタキシヤル層２の厚さ以上のｐ形
不純物の拡散を行う必要性とから、p+形分離層
４の不純物濃度を1018〜1019／cm3程度の高不純物
濃度に設定する必要がある。また、例えば200V
以上の逆電圧強度があるようにするためには、
n-形エピタキシヤル層２の不純物濃度を低くし
て、ｐ形Si基板１およびp+形分離層４から延びる
空乏層〔図示イおよびロ〕がn+形陰極領域３側
のn-形エピタキシヤル層２内へ充分拡がるよう
にする必要がある。ところがn-形エピタキシヤ
ル層２の厚さは、そのエピタキシヤル成長時に生
ずる欠陥、p+形分離層４の形成時における不純
物の拡散時間などの点から、薄い方が有利で、厚
くなる程製造が困難になる。一方、n-形エピタ
キシヤル層２の厚さが薄い場合には、次に述べる
ように、逆電圧強度が小さくなる。すなわち、陽
極電極６と陰極電極７との間に高い逆電圧が印加
されると、ｐ形Si基板１からn+形陰極領域３の直
下のn-形エピタキシヤル層２内の部分へ延びる
空乏層イが、p+形分離層４からエピタキシヤル
層２内へその表面部に沿うて延びる空乏層ロよ
り、先にn+形陰極領域３に達するようになつて、
その直下のn-形エピタキシヤル層２内の部分に
パンチスルーが生じる。そうすると、このn+形
陰極領域３の直下の部分に、電流が集中して流
れ、この集中電流を制限する高抵抗（低不純物濃
度）層が存在しないので、逆電圧が幅の狭い逆方
向サージ電圧であつても、この逆方向サージ電圧
によつて氷久破壊が生ずる。
この発明は、上述の欠点に鑑みてなされたもの
で、表面部の一部に高不純物濃度の主電極領域が
形成されこの主電極領域と同一伝導形の半導体層
の上記主電極領域の直下の部分よりも先に、上記
表面部に沿うてパンチスルーが生ずるようにする
とともに、このパンチスルーによつて上記主電極
領域へ流れる電流を制限する電流制限抵抗が上記
表面部に形成されるようにすることによつて、幅
の狭い逆方向サージ電圧によつて氷久破壊が生じ
ないような逆方向サージ電圧破壊強度の大きい半
導体装置を提供することを目的とする。
で、表面部の一部に高不純物濃度の主電極領域が
形成されこの主電極領域と同一伝導形の半導体層
の上記主電極領域の直下の部分よりも先に、上記
表面部に沿うてパンチスルーが生ずるようにする
とともに、このパンチスルーによつて上記主電極
領域へ流れる電流を制限する電流制限抵抗が上記
表面部に形成されるようにすることによつて、幅
の狭い逆方向サージ電圧によつて氷久破壊が生じ
ないような逆方向サージ電圧破壊強度の大きい半
導体装置を提供することを目的とする。
第２図ＡおよびＢはそれぞれこの発明の一実施
例を示す断面図、およびその主要部の一部を断面
にして示す斜視図である。
例を示す断面図、およびその主要部の一部を断面
にして示す斜視図である。
図において、第１図の従来例に示した符号と同
一符号は同様のものを示す。８はn+形陰極領域
３とp+形分離層４との間にはさまれたn-形エピ
タキシヤル層２の表面部に、p+形分離層４との
間に第１の距離x1をおくとともにn+形陰極領域
３との間に第２の距離x2をおいてn+形陰極領域
３を取り囲んで設けられ幅ｗを有する高不純物濃
度のn+形中間層である。なお、上記距離x1が、
n+形陰極領域３の直下のn-形エピタキシヤル層
２の厚さｔより小さくなるように設定されてい
る。
一符号は同様のものを示す。８はn+形陰極領域
３とp+形分離層４との間にはさまれたn-形エピ
タキシヤル層２の表面部に、p+形分離層４との
間に第１の距離x1をおくとともにn+形陰極領域
３との間に第２の距離x2をおいてn+形陰極領域
３を取り囲んで設けられ幅ｗを有する高不純物濃
度のn+形中間層である。なお、上記距離x1が、
n+形陰極領域３の直下のn-形エピタキシヤル層
２の厚さｔより小さくなるように設定されてい
る。
次に、この実施例の動作について説明する。
陽極電極６と陰極電極７との間に逆方向サージ
電圧が印加されると、まず、p+形分離層４から
n-形エピタキシヤル層２の表面部に沿うてn+形
陰極領域３側へ延びる空乏層がn+形中間層８の
一部に達して、このn+形中間層８の部分とp+形
分離層４との間のn-形エピタキシヤル層２の表
面部にパンチスルーが生ずる。そうすると、この
パンチスルーによつて上記n-形エピタキシヤル
層２の表面部を流れる電流は、上記n+形中間層
８の部分とn+形陰極領域３との間にはさまれた
n-形エピタキシヤル層２を経てn+形陰極領域３
に流れる。従つて、上記n+形中間層８の部分と
n+形陰極領域３との間にはさまれたn-形エピタ
キシヤル層２の抵抗が、上記パンチスルーによる
電流を制限する電流制限抵抗として動作するとと
もに、幅の狭い逆方向サージ電圧のエネルギーを
吸収するので、逆方向サージ電圧破壊強度を大き
くすることができ。この電流制限抵抗を充分大き
な値にするには、第２図Ａに示した距離x2を大き
くするとともに、n+形中間層８の幅ｗを小さく
して、n+形陰極領域３のn-形エピタキシヤル層
２の表面に露出する露出面の囲りに沿う方向（第
２図Ｂに示すｙ方向）のn+形中間層８の抵抗を
大きくし、この抵抗によつてこのｙ方向へ上記パ
ンチスルーによる電流が拡がるのを制限するよう
にすればよい。
電圧が印加されると、まず、p+形分離層４から
n-形エピタキシヤル層２の表面部に沿うてn+形
陰極領域３側へ延びる空乏層がn+形中間層８の
一部に達して、このn+形中間層８の部分とp+形
分離層４との間のn-形エピタキシヤル層２の表
面部にパンチスルーが生ずる。そうすると、この
パンチスルーによつて上記n-形エピタキシヤル
層２の表面部を流れる電流は、上記n+形中間層
８の部分とn+形陰極領域３との間にはさまれた
n-形エピタキシヤル層２を経てn+形陰極領域３
に流れる。従つて、上記n+形中間層８の部分と
n+形陰極領域３との間にはさまれたn-形エピタ
キシヤル層２の抵抗が、上記パンチスルーによる
電流を制限する電流制限抵抗として動作するとと
もに、幅の狭い逆方向サージ電圧のエネルギーを
吸収するので、逆方向サージ電圧破壊強度を大き
くすることができ。この電流制限抵抗を充分大き
な値にするには、第２図Ａに示した距離x2を大き
くするとともに、n+形中間層８の幅ｗを小さく
して、n+形陰極領域３のn-形エピタキシヤル層
２の表面に露出する露出面の囲りに沿う方向（第
２図Ｂに示すｙ方向）のn+形中間層８の抵抗を
大きくし、この抵抗によつてこのｙ方向へ上記パ
ンチスルーによる電流が拡がるのを制限するよう
にすればよい。
一方、陽極電極６と陰極電極７との間に順電圧
を印加した場合には、n-形エピタキシヤル層２
の表面部に沿う抵抗は、上述の電流制限抵抗があ
るので、大きくなるが、n+形陰極領域３からそ
の直下のｐ形Si基板１へ順電流が主として流れる
ので、順方向の電圧降下は大きくならない。
を印加した場合には、n-形エピタキシヤル層２
の表面部に沿う抵抗は、上述の電流制限抵抗があ
るので、大きくなるが、n+形陰極領域３からそ
の直下のｐ形Si基板１へ順電流が主として流れる
ので、順方向の電圧降下は大きくならない。
この実施例では、n+形陰極領域３のn-形エピ
タキシヤル層２の表面に露出する露出面の囲りに
沿う方向（図示ｙ方向）にn+形中間層８を連続
して形成したが、必ずしもこれを連続して形成す
る必要がなく、第３図ＡまたはＢにそれぞれ主要
部の一部を断面にして示す斜視図の他の実施例の
ように、n+形陰極領域３のn-エピタキシヤル層
２の表面に露出する露出面の囲りに沿う方向（図
示ｙ方向）に互いに所定間隔を順次おいて角形状
の断面を有するn+形中間層８ａまたは丸形状の
断面を有するn+形中間層８ｂを不連続に形成し
てもよい。これらの他の実施例では、上述のパン
チスルーによる電流が上記ｙ方向へ拡がるのを一
層有効に制限することができる。
タキシヤル層２の表面に露出する露出面の囲りに
沿う方向（図示ｙ方向）にn+形中間層８を連続
して形成したが、必ずしもこれを連続して形成す
る必要がなく、第３図ＡまたはＢにそれぞれ主要
部の一部を断面にして示す斜視図の他の実施例の
ように、n+形陰極領域３のn-エピタキシヤル層
２の表面に露出する露出面の囲りに沿う方向（図
示ｙ方向）に互いに所定間隔を順次おいて角形状
の断面を有するn+形中間層８ａまたは丸形状の
断面を有するn+形中間層８ｂを不連続に形成し
てもよい。これらの他の実施例では、上述のパン
チスルーによる電流が上記ｙ方向へ拡がるのを一
層有効に制限することができる。
上記実施例において、ｎ形領域をｐ形領域に
し、ｐ形領域をｎ形領域にした場合にも、この発
明は適用できる。
し、ｐ形領域をｎ形領域にした場合にも、この発
明は適用できる。
なお、これまで、バイポーラ形半導体集積回路
装置構成用のダイオード装置を例にとり述べた
が、この発明はこれに限らず、第１伝導形の半導
体基板の主面上に形成された第２伝導形の第１の
半導体層と、この第１の半導体層の表面部の一部
に形成された第２伝導形の主電極領域と、この主
電極領域との間に所定距離をおいてこれを取り囲
むように上記第１の半導体層内に設けられ上記半
導体基板と実質的に同電位にある第１伝導形の第
２の半導体層とを備えたその他の半導体装置にも
適用することができる。
装置構成用のダイオード装置を例にとり述べた
が、この発明はこれに限らず、第１伝導形の半導
体基板の主面上に形成された第２伝導形の第１の
半導体層と、この第１の半導体層の表面部の一部
に形成された第２伝導形の主電極領域と、この主
電極領域との間に所定距離をおいてこれを取り囲
むように上記第１の半導体層内に設けられ上記半
導体基板と実質的に同電位にある第１伝導形の第
２の半導体層とを備えたその他の半導体装置にも
適用することができる。
以上、説明したように、この発明の半導体装置
では、第１の主電極領域を構成する第１伝導形の
半導体基板の主面上に形成された低不純物濃度の
第２伝導形の第１の半導体層と、この第１の半導
体層の表面部の一部に形成された高不純物濃度の
第２伝導形の第２の主電極領域と、この第２の主
電極領域との間に第１の所定距離をおいてこれを
取り囲むように上記第１の半導体層内に設けられ
上記半導体基板と実質的に同電位にある第１伝導
形の第２の半導体層とを備えたものにおいて、上
記第２の主電極領域と上記第２の半導体層との間
にはさまれた上記第１の半導体層の表面部の上記
第２の主電極の周囲に、上記第２の半導体層との
間に第２の所定距離をおくとともに上記第２の主
電極領域との間に第３の所定距離をおいて第２伝
導形の第３の半導体層を設け、上記第２の所定距
離が上記第２の主電極領域と上記半導体基板との
間にはさまれた上記第１の半導体層の厚さより小
さくなるようにしたので、上記半導体基板と上記
第２の主電極領域との間に逆方向サージ電圧が印
加されたときに、上記第２の主電極領域と上記半
導体基板との間にはさまれた上記第１の半導体層
の部分よりも先に、上記第２の半導体層と上記第
３の半導体層との間にはさまれた上記第１の半導
体層の表面部に沿うてパンチスルーが生ずるよう
にすることができるとともに、上記第３の半導体
層と上記第２の主電極領域との間にはさまれた上
記第１の半導体層の抵抗が、上記パンチスルーに
よつて上記第２の主電極領域へ流れる電流を制限
する電流制限抵抗として動作する。従つて、逆方
向サージ電圧破壊強度を大きくすることができ
る。
では、第１の主電極領域を構成する第１伝導形の
半導体基板の主面上に形成された低不純物濃度の
第２伝導形の第１の半導体層と、この第１の半導
体層の表面部の一部に形成された高不純物濃度の
第２伝導形の第２の主電極領域と、この第２の主
電極領域との間に第１の所定距離をおいてこれを
取り囲むように上記第１の半導体層内に設けられ
上記半導体基板と実質的に同電位にある第１伝導
形の第２の半導体層とを備えたものにおいて、上
記第２の主電極領域と上記第２の半導体層との間
にはさまれた上記第１の半導体層の表面部の上記
第２の主電極の周囲に、上記第２の半導体層との
間に第２の所定距離をおくとともに上記第２の主
電極領域との間に第３の所定距離をおいて第２伝
導形の第３の半導体層を設け、上記第２の所定距
離が上記第２の主電極領域と上記半導体基板との
間にはさまれた上記第１の半導体層の厚さより小
さくなるようにしたので、上記半導体基板と上記
第２の主電極領域との間に逆方向サージ電圧が印
加されたときに、上記第２の主電極領域と上記半
導体基板との間にはさまれた上記第１の半導体層
の部分よりも先に、上記第２の半導体層と上記第
３の半導体層との間にはさまれた上記第１の半導
体層の表面部に沿うてパンチスルーが生ずるよう
にすることができるとともに、上記第３の半導体
層と上記第２の主電極領域との間にはさまれた上
記第１の半導体層の抵抗が、上記パンチスルーに
よつて上記第２の主電極領域へ流れる電流を制限
する電流制限抵抗として動作する。従つて、逆方
向サージ電圧破壊強度を大きくすることができ
る。
第１図はバイポーラ形半導体集積回路装置構成
用の従来のダイオード装置の一例を示す断面図、
第２図ＡおよびＢはそれぞれこの発明の一実施例
を示す断面図、およびその主要部の一部を断面に
して示す斜視図、第３図ＡおよびＢはこの発明の
他の実施例を主要部の一部を断面にして示す斜視
図である。 図において、１はｐ形Si基板（第１伝導形の半
導体基板）、２はn-形エピタキシヤル層（第２伝
導形の第１の半導体層）、３はn+形陰極領域（第
２伝導形の第２の主電極領域）、４はp+形分離層
（第１伝導形の第２の半導体層）、８はn+形中間
層（第２伝導形の第３の半導体層）、x1は（第２
の所定距離）、x2は（第３の所定距離）である。
なお、図中同一符号はそれぞれ同一もしくは相当
部分を示す。
用の従来のダイオード装置の一例を示す断面図、
第２図ＡおよびＢはそれぞれこの発明の一実施例
を示す断面図、およびその主要部の一部を断面に
して示す斜視図、第３図ＡおよびＢはこの発明の
他の実施例を主要部の一部を断面にして示す斜視
図である。 図において、１はｐ形Si基板（第１伝導形の半
導体基板）、２はn-形エピタキシヤル層（第２伝
導形の第１の半導体層）、３はn+形陰極領域（第
２伝導形の第２の主電極領域）、４はp+形分離層
（第１伝導形の第２の半導体層）、８はn+形中間
層（第２伝導形の第３の半導体層）、x1は（第２
の所定距離）、x2は（第３の所定距離）である。
なお、図中同一符号はそれぞれ同一もしくは相当
部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 第１伝導形の半導体基板で構成された第１の
主電極領域と、上記半導体基板の主面上に形成さ
れた低不純物濃度の第２伝導形の第１の半導体層
と、この第１の半導体層の表面部の一部に形成さ
れた高不純物濃度の第２伝導形の第２の主電極領
域と、この第２の主電極領域と離隔してこれを取
り囲むと共に上記第１の半導体層の表面から上記
半導体基板に達するように上記第１の半導体層内
に設けられ上記半導体基板と実質的に同電位にあ
る第１伝導形の第２の半導体層とを備えたものに
おいて、上記第２の主電極領域と上記第２の半導
体層との間にはさまれた上記第１の半導体層の表
面部の上記第２の主電極領域の周囲に上記第２の
半導体層との間に第１の距離をおくとともに上記
第２の主電極領域との間に第２の距離をおいて第
２伝導形の第３の半導体層を設け、上記第１の距
離が上記第２の主電極領域と上記半導体基板との
間にはさまれた上記第１の半導体層の厚さより小
さくなるようになし、上記第２の半導体層と第３
の半導体層との間に生じたパンチスルーおよび上
記第２の主電極領域と上記第３の半導体層との間
の抵抗により上記第２の主電極領域へ流れる電流
を制限するようにしたことを特徴とする半導体装
置。 ２ 第３の半導体層が第２の主電極領域の第１の
半導体層の表面に露出する露出面の周りに沿う方
向に連続して設けられたことを特徴とする特許請
求の範囲第１項記載の半導体装置。 ３ 第３の半導体層が第２の主電極領域の第１の
半導体層の表面に露出する露出面の周りに沿う方
向に互いに所定間隔を順次おいて不連続に設けら
れたことを特徴とする特許請求の範囲第１項記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2293780A JPS56120169A (en) | 1980-02-25 | 1980-02-25 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2293780A JPS56120169A (en) | 1980-02-25 | 1980-02-25 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56120169A JPS56120169A (en) | 1981-09-21 |
| JPS6327865B2 true JPS6327865B2 (ja) | 1988-06-06 |
Family
ID=12096540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2293780A Granted JPS56120169A (en) | 1980-02-25 | 1980-02-25 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56120169A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63191754A (ja) * | 1987-01-21 | 1988-08-09 | 日本テクトロン株式会社 | 試薬収納容器 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0673649A (ja) * | 1991-12-26 | 1994-03-15 | Goosen:Kk | 組紐状糸条物 |
| JP4860146B2 (ja) * | 2004-12-24 | 2012-01-25 | パナソニック株式会社 | サージ保護用半導体装置 |
| JP2014165317A (ja) * | 2013-02-25 | 2014-09-08 | Toshiba Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50108885A (ja) * | 1974-01-31 | 1975-08-27 |
-
1980
- 1980-02-25 JP JP2293780A patent/JPS56120169A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50108885A (ja) * | 1974-01-31 | 1975-08-27 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63191754A (ja) * | 1987-01-21 | 1988-08-09 | 日本テクトロン株式会社 | 試薬収納容器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56120169A (en) | 1981-09-21 |
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