JP3718223B2 - 縦の溝を有する高電圧用の半導体デバイス - Google Patents

縦の溝を有する高電圧用の半導体デバイス Download PDF

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Description

発明の背景
１． 発明の分野
本発明は、固体状態の電子回路装置に関する。詳細には本発明は、半導体デバイスの製造方法およびそのように製造したデバイスに関する。
２． 従来技術の説明
一般に半導体デバイスを製造する際に、半導体材料の層間に特別に間隙を作ることにより、所定の動作特性を持つデバイスを製造する。たとえばシリコンの制御整流素子（ＳＣＲ）でアノードとカソードとの間に正確に間隙を作ることは、あるレベルの順方向電圧等の独特な動作特性を得る上で重要である。特に縦型ＳＣＲでは、アノード層とカソード層は半導体ウエハーの正反対の表面に形成される。縦型ＳＣＲに正確にアノードとカソードの間に間隙を作ること、つまりアノード層とカソード層との間に距離を設けることは、一般に薄いシリコンウエハーを選択し、適切なアノード添加物とカソード添加物をウエハーに深く拡散させることにより達成される。拡散の深さにより、アノードとカソードとの間の間隙が決まる。深く拡散する技術により有効な縦型ＳＣＲを製造することができるが、あいにく当業者にとって添加物を所望の深さに正確に拡散することには大変な困難が伴う。また添加物をサブストレートに拡散することのできる深さには実際に限界がある。さらに拡散の不正確さは所要の拡散の深さが深くなるにつれて大きくなるので、拡散の不正確さと限界のある拡散の深さのため、深く拡散する技術は、非常に薄いウエハーに用いるに留められる。したがってウエハーの厚さの関数であるウエハーの径の最大値は厳しく制限される。
したがって縦型ＳＣＲ等の半導体デバイスの成長技術には、製造技術を改善し、正確な層の間隙を達成することに関連する問題を軽減する必要があると長く認識されてきた。ヨーロッパ特許第０２６２４８５号明細書には、対抗して配設した電極間に、反対の性質を持つようにドーピングした多重の層から構成される広い領域のサブストレートを設けた、半導体の構成部、つまりサイリスタの実施例が記載されている。
発明の要約
従来技術の欠点を改善するために本発明は、半導体ウエハーの１つの表面にエッチングしたユニークな溝の構成を示唆する。この構成の結果、溝の深さにより、半導体デバイスを形成する半導体材料の内部の層の間隙を決定する。
一般に本発明は、相対する第１表面と第２表面とがある半導体のサブストレートを用いた半導体デバイスに関する。サブストレートの第１表面には、不純物をドーピングした第１層が含まれている。溝（深さと表面がある）は、サブストレートの第２表面に形成される。溝の表面には、不純物をドーピングした第２層が含まれ、これらの２つの層の間の間隙は、主に溝の深さにより決定される。
さらに本発明は、半導体デバイスの製造方法に関する。本発明の方法を用いて、不純物をドーピングした第１層は、半導体のサブストレートの第１表面に拡散される。溝（深さと表面がある）は、第２サブストレート表面にエッチングされる。第１サブストレート表面と第２サブストレート表面とは、サブストレートの両側で対をなす平面である。不純物をドーピングした第２層は、溝の表面に拡散され、第１層と第２層との間の間隙は、主に溝の深さにより決定される。
詳細には、本発明の製造技術を用いて、Ｎ型のサブストレートに拡散された半導体材料の多くの層を利用して、ＳＣＲ半導体デバイスが形成される。第１Ｐ+層は、サブストレートの上部表面に拡散される。Ｎ+層は、第１Ｐ+層の上部表面の一部の領域に拡散される。酸化層は第１Ｐ+層上に形成される。導電性のカソード接点は、Ｎ+に配設される。溝は、サブストレートの下部表面にエッチングされる。溝は、側面と底面により決定される深さと表面とを持つように形成される。第２Ｐ+層は、溝の表面に拡散され、溝の深さにより、主に第１Ｐ+層と第２Ｐ+層との間の間隙が決定される。はんだが溝に置かれ、第２Ｐ+層と接触し、アノード端子を形成する。さらにはんだにより、デバイスはリードフレームと接触する。リードフレームにより、半導体デバイスを支える構成とし、デバイスの導線を接続する接触領域を作ることができる。
【図面の簡単な説明】
本発明の要旨を、以下の添付図面と関連する以後の詳細な説明を考察することにより容易に理解することができる。
図１は、本発明により製造される半導体デバイスの縦断面図である。
実施例の詳細な説明
光によってトリガされるシリコンの制御整流素子（ＳＣＲ）の構成および製造技術に関して実施例を説明するが、他の多種多様な層状の半導体デバイス（たとえば電界効果トランジスタ（ＦＥＴ）等）に関しても本発明を広く適用できることは、当業者に明らかである。
一般にＳＣＲは、４層のＰ−Ｎ−Ｐ−Ｎの単方向性のデバイスであり、主に双安定のスイッチングに用いられる。典型的なＳＣＲには、半導体材料の層から形成された３つの半導体接合部と、３つの端子つまりアノード、カソード、ゲートとがあり、各端子はデバイスの対応する層に電気的に接続されている。ゲート電流は、アノードとカソードとの間の電圧、つまりいわゆる”降伏”電圧（この電圧でデバイスにカソードからアノードに電流が流れ始める）を決定する１つのファクターである。ホトＳＣＲでは、制御電極つまりゲートは、アノードとカソードとの間に配設された光電性の層である。光線を照射することにより、光電性の層に光電流が生じる。光電流の大きさにより、デバイスが導通するアノードとカソードとの間の電圧が決まる。導通の際のアノードとカソードとの間の電圧は、順方向電圧と呼ばれている。完全に導通させた場合のＳＣＲの順方向電圧は、アノードとカソードとの間の間隙の関数である。
図１に、リードフレーム３４にマウントされた縦型のホトＳＣＲ２１の一部を示す。たとえば、Ｐ型の不純物をサブストレートの上部領域に拡散してＰ+の制御層２３を形成することにより、ＳＣＲ２１をＮ型のサブストレート２２上に形成する。制御層は、中心部が比較的厚く層のエッジに向かって薄くなる。Ｎ型の不純物を制御層２３の中心部に拡散することによりＮ+のカソード層２４が形成される。酸化層２５が層２３の外側に形成され、前記酸化層２５は、開口部を残して層２４のエッジを部分的にカバーしており、前記開口部には金属層が配設されカソード端子２６を形成する。酸化層２５は光線を透過し、Ｐ+制御層２３に入射光ビームを照射することができる。光ビームは、通常用いられる光学的な制御ビームであり、十分な強度であれば、ＳＣＲ２１をトリガする。
サブストレート２２の底部表面に縦方向の溝３０がエッチングされている。溝の上面３７と側面３８により表面を形成し、深さ（距離「ｄ」と表示する）が決定される。Ｐ型の不純物を溝３０の表面のサブストレート２２に拡散し、Ｐ+のアノード層３１が形成される。溝の深さを正確に制御することにより、層３１と２３との間の間隙を正確に制御する。酸化層３２が、Ｐ+層３１の円周上のエッジに沿ってサブストレート２２の底部表面に形成される。４つのＮ+領域により、通常のチャネルストップ２７が形成され、ＳＣＲが逆バイアスされる際の表面漏れを防止する。
ＳＣＲ２１は、リードフレーム３４に一段高く形成された台座３３にマウントされている。リードフレームにより、半導体デバイスと、導線（図示しない）を接続するための接触領域とを支持する構造である。エッチング、スタンピング、またはその他の方法によりにより作ることのできる台座３３を用いて、フレーム３４の上部表面に凹部３５を形成し、ＳＣＲを形成するシリコンサブストレートの円周状のエッジからリードフレーム３４を電気的にアイソレーションする。
ＳＣＲ２１は、はんだ処理によりフレーム３４にマウントされる。この処理により、Ｐ+の層３１の露出部とフレーム３４との間にオーム接点が生じる。
ＳＣＲへの典型的な応用では、カソード端子２６とアノード端子３６との間に電圧が印加される。十分な強度の光線が層２５を透過してＰ+の制御層２３を照射すると、光電流が層２３に生じる。生じた光電流の量により、主にＳＣＲ２１の降伏電圧、つまりＳＣＲ２１が導通する印加電圧の値が決定される。ＳＣＲが外部からの光パルスによりトリガされ、印加電圧が降伏電圧より大きな順方向バイアスを形成する場合、ＳＣＲにはカソード端子２６とアノード端子３６との間で縦方向に電流が流れる。順方向バイアスを形成する印加電圧がなくなるか、順方向電圧と称されるレベルを下回るまで、ＳＣＲ２１は導通し続ける。完全に導通した場合の順方向電圧の値は、層２４と３１との間の縦の間隙の関数である。このようにＳＣＲ２１の動作特性、つまり通常のアノード電流での順方向電圧は、製造の際に適切な層の間隙を得る技術に依存する。本発明の要旨によると、アノード層を内部に形成する縦の溝３０をエッチングすることにより、この縦の間隙を容易に制御することができる。
当業者に公知のように、深く拡散する技術を用いて作られる層の拡散による深さより、溝の深さは正確に制御される。このように本発明によると、溝がサブストレートに特定の深さで正確にエッチングされ、Ｐ+のアノード層が溝の表面に拡散される。Ｐ+のアノード層の深さが、主に溝の深さにより制御され、引いては溝の深さにより、制御層とアノード層との間の間隙が制御されるので、制御層とアノード層のいずれに対しても深く拡散する必要がない。アノード層と制御層との間の間隙を正確に制御することができ、つまり拡散の深さを浅くすることにより、正確に深さを制御することができる。さらに層間の間隙を決定するのに溝を用いることにより、比較的厚いサブストレートにデバイスを構成することができる。最大のウエハーの径は、ウエハーの厚さの関数であり、デバイスに対して比較的厚いサブストレートを用いる技術により、比較的大きなウエハーを用いることができ、つまり多くのデバイスを形成することができる。本発明の前述の説明により当業者は、容易に溝および種々の層の適切な寸法を決定し、所望の動作特性を持つ実用可能な半導体デバイスを製造することができる。
前述の説明に照らして、本発明の様々に修正し、変形できることは明らかである。前述のように、半導体の層の間の正確な間隙を達成するためにエッチングした溝を用いることを、たとえばＳＣＲ、ＦＥＴ等の層を利用するディスクリート品や集積回路のデバイスに適応することができる。

Claims (12)

  1. （ａ）相対する第１表面と第２表面とがあり、該第２表面が凹領域を有するように構成された半導体のサブストレートと、
    （ｂ）前記半導体のサブストレートの第１表面に配設された制御層と、
    （ｃ）凹領域と正反対側に、前記制御層の第１表面に配設されたカソード層と、
    （ｄ）前記カソード層に取り付けられたカソード接点と、
    （ｅ）前記凹領域の表面に配設されたアノード層と、
    （ｆ）前記アノード層に接触して前記凹領域に配設されたアノード接点とを有し、
    前記凹領域の深さにより、主に前記の制御層とアノード層との間隔が制御され、これによって前記デバイスの所定の動作特性が得られるようにしたことを特徴とする半導体デバイス。
  2. 前記制御層がカソード層と凹領域との間に配設されるように、カソード層が制御層の第１表面に配設された請求項１に記載の半導体デバイス。
  3. 前記デバイスはシリコンの制御整流素子である請求項１に記載の半導体デバイス。
  4. 前記所定の動作特性は、順方向電圧の選択されたレベルである請求項３に記載の半導体デバイス。
  5. 前記サブストレートとアノード層とは、反対の性質を持つようにドーピングされている請求項１に記載の半導体デバイス。
  6. 前記制御層とサブストレートとは、反対の性質を持つようにドーピングされている請求項１に記載の半導体デバイス。
  7. 前記カソード層と制御層とは、反対の性質を持つようにドーピングされている請求項１に記載の半導体デバイス。
  8. 前記アノード接点がマウントされるリードフレームが設けられた請求項１に記載の半導体デバイス。
  9. （ａ）相対する第１表面と第２表面とがあり、該第２表面が凹領域を有するように形成された半導体のサブストレートを製造するステップと、
    （ｂ）前記半導体のサブストレートの第２表面の凹領域と正反対側で、半導体のサブストレートの第１表面にカソード層を形成するステップと、
    （ｃ）前記カソード層に接触するカソード接点を取り付けるステップと、
    （ｄ）前記凹領域の表面にアノード層を形成するステップと、
    （ｅ）前記アノード層に接触させて前記凹領域にアノード接点を配設するステップとを有し、
    前記凹領域の深さにより、主に前記の制御層とアノード層との間隔を制御し、これによって前記デバイスの所定の動作特性が得られるようにしたことを特徴とする半導体デバイスの製造方法。
  10. 前記カソード層が制御層の第１表面に配設されるように、前記半導体のサブストレートの第１表面に制御層を形成することを含む請求項９に記載の方法。
  11. 前記デバイスはシリコンの制御整流素子である請求項１０に記載の方法。
  12. 前記所定の動作特性は、順方向電圧の選択されたレベルである請求項１１に記載の方法。
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