JPH0724260B2 - 電界効果トランジスタを有する半導体装置 - Google Patents
電界効果トランジスタを有する半導体装置Info
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- JPH0724260B2 JPH0724260B2 JP63312668A JP31266888A JPH0724260B2 JP H0724260 B2 JPH0724260 B2 JP H0724260B2 JP 63312668 A JP63312668 A JP 63312668A JP 31266888 A JP31266888 A JP 31266888A JP H0724260 B2 JPH0724260 B2 JP H0724260B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は電界効果トランジスタを有する半導体装置に
関し、特にMOS型半導体装置の製造工程における、不純
物イオン注入時のチャージアップによるゲート酸化膜破
壊の防止が図られた電界効果トランジスタを有する半導
体装置に関するものである。
関し、特にMOS型半導体装置の製造工程における、不純
物イオン注入時のチャージアップによるゲート酸化膜破
壊の防止が図られた電界効果トランジスタを有する半導
体装置に関するものである。
［従来の技術］ 第３図は、従来の電界効果トランジスタを有する半導体
装置の製造工程において、不純物イオン注入時の半導体
基板上のレイアウトを示す部分平面図である。図におい
て、Ｐ型シリコン基板７の上には、多結晶シリコンから
形成されたゲート電極１と、ゲート電極１の下方に互い
に間隔を隔てて形成されるＮ型不純物領域としてのソー
ス領域２およびドレイン領域３とから構成されるＮチャ
ンネルMOSトランジスタが配置されている。このＮチャ
ンネルMOSトランジスタを構成するゲート電極１に電気
的に接続されるように、多結晶シリコンによって形成さ
れた配線層６がＰ型シリコン基板１の上に形成されてい
る。
装置の製造工程において、不純物イオン注入時の半導体
基板上のレイアウトを示す部分平面図である。図におい
て、Ｐ型シリコン基板７の上には、多結晶シリコンから
形成されたゲート電極１と、ゲート電極１の下方に互い
に間隔を隔てて形成されるＮ型不純物領域としてのソー
ス領域２およびドレイン領域３とから構成されるＮチャ
ンネルMOSトランジスタが配置されている。このＮチャ
ンネルMOSトランジスタを構成するゲート電極１に電気
的に接続されるように、多結晶シリコンによって形成さ
れた配線層６がＰ型シリコン基板１の上に形成されてい
る。
第4A図は第３図のIVA−IVA線における断面を示す部分断
面図、第4B図は第３図のIVB−IVB線における断面を示す
部分断面図である。第4A図を参照して、Ｐ型シリコン基
板７の上には各MOSトランジスタを分離するためにフィ
ールド酸化膜５が厚い膜厚を有するように形成されてい
る。このフィールド酸化膜５の上には配線層６が形成さ
れている。次に、第4B図を参照して、Ｐ型シリコン基板
７の上には、各MOSトランジスタを分離するために厚い
フィールド酸化膜５が間隔を隔てて形成されている。こ
のフィールド酸化膜５の間に形成されるＮチャンネルMO
Sトランジスタは、Ｐ型シリコン基板７の上にゲート酸
化膜４を介して形成されたゲート電極１と、そのゲート
電極１の下方に互いに間隔を隔てて形成されるＮ型不純
物領域としてのソース領域２およびドレイン領域３とか
ら構成される。
面図、第4B図は第３図のIVB−IVB線における断面を示す
部分断面図である。第4A図を参照して、Ｐ型シリコン基
板７の上には各MOSトランジスタを分離するためにフィ
ールド酸化膜５が厚い膜厚を有するように形成されてい
る。このフィールド酸化膜５の上には配線層６が形成さ
れている。次に、第4B図を参照して、Ｐ型シリコン基板
７の上には、各MOSトランジスタを分離するために厚い
フィールド酸化膜５が間隔を隔てて形成されている。こ
のフィールド酸化膜５の間に形成されるＮチャンネルMO
Sトランジスタは、Ｐ型シリコン基板７の上にゲート酸
化膜４を介して形成されたゲート電極１と、そのゲート
電極１の下方に互いに間隔を隔てて形成されるＮ型不純
物領域としてのソース領域２およびドレイン領域３とか
ら構成される。
次に、第３図、第4A図および第4B図に示される構造を有
するシリコン基板にＮ型不純物イオンが注入される工程
について説明する。このＮ型不純物イオン注入工程は、
ＮチャンネルMOSトランジスタを構成するソース領域２
およびドレイン領域３を形成するために行なわれる。こ
のイオン注入工程においては、電荷を帯びたイオンがＰ
型シリコン基板７の上方から注入される。そのため、Ｐ
型シリコン基板７の表面上に注入される不純物イオンは
ソース領域２およびドレイン領域３を形成するが、Ｐ型
シリコン基板７の上に形成された多結晶シリコンからな
る配線層６やゲート電極１に注入されたイオンは配線層
６やゲート電極１を正電位にチャージアップする。これ
は、配線層６やゲート電極１がシリコン基板７の上にフ
ィールド酸化膜５やゲート酸化膜４を介して形成されて
いるので、電荷が配線層６やゲート電極１から逃げるこ
とができないためである。
するシリコン基板にＮ型不純物イオンが注入される工程
について説明する。このＮ型不純物イオン注入工程は、
ＮチャンネルMOSトランジスタを構成するソース領域２
およびドレイン領域３を形成するために行なわれる。こ
のイオン注入工程においては、電荷を帯びたイオンがＰ
型シリコン基板７の上方から注入される。そのため、Ｐ
型シリコン基板７の表面上に注入される不純物イオンは
ソース領域２およびドレイン領域３を形成するが、Ｐ型
シリコン基板７の上に形成された多結晶シリコンからな
る配線層６やゲート電極１に注入されたイオンは配線層
６やゲート電極１を正電位にチャージアップする。これ
は、配線層６やゲート電極１がシリコン基板７の上にフ
ィールド酸化膜５やゲート酸化膜４を介して形成されて
いるので、電荷が配線層６やゲート電極１から逃げるこ
とができないためである。
このようにして、チャージアップされた配線層６とシリ
コン基板７、およびチャージアップされたゲート電極１
とシリコン基板７は、それぞれキャパシタを構成する。
これらのキャパシタの等価回路は第4C図に示されてい
る。第4C図を参照して、C1は配線層６とシリコン基板７
とから構成されるキャパシタを示し、C2はゲート電極１
とシリコン基板７とから構成されるキャパシタを示す。
今、キャパシタC1，C2の対向電極の面積をそれぞれS1，
S2、キャパシタC1の対向電極間距離、すなわち、フィー
ルド酸化膜５の膜厚をd1、キャパシタC2の対向電極間距
離、すなわち、ゲート酸化膜４の膜厚をd2とする。この
とき、フィールド酸化膜５にかかる電界E1は、E1＝V/d1
で示され、同様に、ゲート酸化膜４にかかる電界E2は、
E2＝V/d2で表わされる。
コン基板７、およびチャージアップされたゲート電極１
とシリコン基板７は、それぞれキャパシタを構成する。
これらのキャパシタの等価回路は第4C図に示されてい
る。第4C図を参照して、C1は配線層６とシリコン基板７
とから構成されるキャパシタを示し、C2はゲート電極１
とシリコン基板７とから構成されるキャパシタを示す。
今、キャパシタC1，C2の対向電極の面積をそれぞれS1，
S2、キャパシタC1の対向電極間距離、すなわち、フィー
ルド酸化膜５の膜厚をd1、キャパシタC2の対向電極間距
離、すなわち、ゲート酸化膜４の膜厚をd2とする。この
とき、フィールド酸化膜５にかかる電界E1は、E1＝V/d1
で示され、同様に、ゲート酸化膜４にかかる電界E2は、
E2＝V/d2で表わされる。
［発明が解決しようとする課題］ 上述のように構成されるシリコン基板にイオン注入が行
なわれると、フィールド酸化膜５、およびゲート酸化膜
４に電界が発生する。この場合、ゲート酸化膜４の膜厚
はフィールド酸化膜５の膜厚と比べて非常に小さいの
で、すなわちd1＞＞d2であるため、ゲート酸化膜４にか
かる電界が、フィールド酸化膜５にかかる電界に比べて
非常に大きくなる。すなわち、E2＞＞E1となる。このと
き、その電界強度が〜10MeV/cm程度になると、酸化膜の
絶縁破壊が起こる。ゲート酸化膜４にかかる電界E2が10
MeV/cm程度になると、ゲート酸化膜が破壊される。この
破壊現象は、通常、第３図で示されるように、配線層６
の平面積が大きいと起こりやすい。すなわち、配線層６
の平面積が大きいとチャージアップが容易に起こり、そ
れによって発生する電界強度も大きくなるので、ゲート
酸化膜の破壊が起こりやすい。たとえば、S1≧S2×100
の場合、特にゲート酸化膜の破壊が起きやすい。これ
は、シリコン基板から発生する２次電子や、空間中の電
子による中性化が起こりにくくなり、チャージアップが
起こりやすくなるためである。
なわれると、フィールド酸化膜５、およびゲート酸化膜
４に電界が発生する。この場合、ゲート酸化膜４の膜厚
はフィールド酸化膜５の膜厚と比べて非常に小さいの
で、すなわちd1＞＞d2であるため、ゲート酸化膜４にか
かる電界が、フィールド酸化膜５にかかる電界に比べて
非常に大きくなる。すなわち、E2＞＞E1となる。このと
き、その電界強度が〜10MeV/cm程度になると、酸化膜の
絶縁破壊が起こる。ゲート酸化膜４にかかる電界E2が10
MeV/cm程度になると、ゲート酸化膜が破壊される。この
破壊現象は、通常、第３図で示されるように、配線層６
の平面積が大きいと起こりやすい。すなわち、配線層６
の平面積が大きいとチャージアップが容易に起こり、そ
れによって発生する電界強度も大きくなるので、ゲート
酸化膜の破壊が起こりやすい。たとえば、S1≧S2×100
の場合、特にゲート酸化膜の破壊が起きやすい。これ
は、シリコン基板から発生する２次電子や、空間中の電
子による中性化が起こりにくくなり、チャージアップが
起こりやすくなるためである。
そこで、この発明は上記のような問題点を解消するため
になされたもので、半導体装置の製造工程における不純
物イオン注入時のゲート酸化膜破壊を低減することが可
能な電界効果トランジスタを有する半導体装置を提供す
ることを目的とする。
になされたもので、半導体装置の製造工程における不純
物イオン注入時のゲート酸化膜破壊を低減することが可
能な電界効果トランジスタを有する半導体装置を提供す
ることを目的とする。
［課題を解決するための手段］ この発明に従った電界効果トランジスタを有する半導体
装置は、主表面を有する第１導電型の半導体基板と、第
１および第２のゲート電極と、第２導電型の第１および
第２の不純物領域と、第２導電型の第３および第４の不
純物領域と、配線層とを備えている。第１および第２の
ゲート電極は、半導体基板の主表面上に絶縁膜を介して
多結晶シリコンによって形成されている。第１および第
２の不純物領域は、第１のゲート電極の下方に互いに間
隔を隔てて、半導体基板の主表面上に形成されている。
第３および第４の不純物領域は、第２のゲート電極の下
方に互いに間隔を隔てて、半導体基板の主表面上に形成
されている。配線層は、第１のゲート電極に電気的に接
続され、かつ多結晶シリコンによって形成されている。
第２のゲート電極は、配線層および第１のゲート電極の
近傍において、配線層および第１のゲート電極と電気的
に遊離した状態で形成されている。また、第２のゲート
電極は、第１、第２、第３および第４の不純物領域の形
成時において不純物イオン注入のマスクとして半導体基
板の主表面上に形成されるレジスト膜を介して、第１の
ゲート電極と電気的に接続される位置に形成されてい
る。
装置は、主表面を有する第１導電型の半導体基板と、第
１および第２のゲート電極と、第２導電型の第１および
第２の不純物領域と、第２導電型の第３および第４の不
純物領域と、配線層とを備えている。第１および第２の
ゲート電極は、半導体基板の主表面上に絶縁膜を介して
多結晶シリコンによって形成されている。第１および第
２の不純物領域は、第１のゲート電極の下方に互いに間
隔を隔てて、半導体基板の主表面上に形成されている。
第３および第４の不純物領域は、第２のゲート電極の下
方に互いに間隔を隔てて、半導体基板の主表面上に形成
されている。配線層は、第１のゲート電極に電気的に接
続され、かつ多結晶シリコンによって形成されている。
第２のゲート電極は、配線層および第１のゲート電極の
近傍において、配線層および第１のゲート電極と電気的
に遊離した状態で形成されている。また、第２のゲート
電極は、第１、第２、第３および第４の不純物領域の形
成時において不純物イオン注入のマスクとして半導体基
板の主表面上に形成されるレジスト膜を介して、第１の
ゲート電極と電気的に接続される位置に形成されてい
る。
［作用］ この発明においては、第１のゲート電極と、第２導電型
の第１および第２の不純物領域とが、配線層に電気的に
接続される電界効果トランジスタを構成する。一方、第
２のゲート電極と、第２導電型の第３および第４の不純
物領域とは、配線層や第１のゲート電極と電気的に遊離
した電界効果トランジスタを構成する。この電気的に遊
離した状態で形成される電界効果トランジスタを構成す
る第２のゲート電極は、不純物イオン注入時において、
レジスト膜を介して第１のゲート電極と電気的に接続さ
れる。そのため、不純物イオン注入時において第１のゲ
ート電極と第２のゲート電極のチャージアップによって
発生する電界の強度は同じになる。したがって、電気的
に遊離した状態で形成された電界効果トランジスタと、
配線層に接続された電界効果トランジスタにおいて、イ
オン注入時におけるチャージアップによってゲート酸化
膜が破壊される確率は同じとなる。その結果、配線層に
接続された電界効果トランジスタのゲート酸化膜が破壊
される確率は低減され得る。
の第１および第２の不純物領域とが、配線層に電気的に
接続される電界効果トランジスタを構成する。一方、第
２のゲート電極と、第２導電型の第３および第４の不純
物領域とは、配線層や第１のゲート電極と電気的に遊離
した電界効果トランジスタを構成する。この電気的に遊
離した状態で形成される電界効果トランジスタを構成す
る第２のゲート電極は、不純物イオン注入時において、
レジスト膜を介して第１のゲート電極と電気的に接続さ
れる。そのため、不純物イオン注入時において第１のゲ
ート電極と第２のゲート電極のチャージアップによって
発生する電界の強度は同じになる。したがって、電気的
に遊離した状態で形成された電界効果トランジスタと、
配線層に接続された電界効果トランジスタにおいて、イ
オン注入時におけるチャージアップによってゲート酸化
膜が破壊される確率は同じとなる。その結果、配線層に
接続された電界効果トランジスタのゲート酸化膜が破壊
される確率は低減され得る。
［実施例］ 第１図はこの発明に従った不純物イオン注入時における
シリコン基板上のレイアウトを示す部分平面図である。
第2A図は第１図のIIA−IIA線における断面を示す部分断
面図、第2B図は第１図のIIB−IIB線における断面を示す
部分断面図である。以下、第１図、第2A図および第2B図
を参照してこの発明の一実施例を説明する。
シリコン基板上のレイアウトを示す部分平面図である。
第2A図は第１図のIIA−IIA線における断面を示す部分断
面図、第2B図は第１図のIIB−IIB線における断面を示す
部分断面図である。以下、第１図、第2A図および第2B図
を参照してこの発明の一実施例を説明する。
Ｐ型シリコン基板７の上には、配線層と接続されるＮチ
ャネルMOSトランジスタと、配線層と電気的に遊離した
状態で形成されるダミーのＮチャネルMOSトランジスタ
とが配置されている。配線層と接続されるＮチャネルMO
Sトランジスタは、Ｐ型シリコン基板７の上にゲート酸
化膜４を介して多結晶シリコンによって形成されたゲー
ト電極１と、ゲート電極１の下方に互いに間隔を隔てて
Ｐ型シリコン基板７の上に形成されるＮ型不純物領域と
してのソース領域２およびドレイン領域３とから構成さ
れている。ゲート電極１は、多結晶シリコンからなり、
厚いフィールド酸化膜５の上に形成された配線層６に電
気的に接続されている。一方、厚いフィールド酸化膜５
によって素子分離されたダミーのＮチャネルMOSトラン
ジスタが、ゲート電極１および配線層６の近傍に配置さ
れている。このダミーのＮチャネルMOSトランジスタ
は、Ｐ型シリコン基板の上にゲート酸化膜11を介して多
結晶シリコンから形成されたゲート電極８と、ゲート電
極８の下方に互いに間隔を隔てて形成されるＮ型不純物
領域としてのソース領域９およびドレイン領域10とによ
って構成される。ゲート電極８は配線層６およびゲート
電極１に電気的に接続されていない。また、Ｎ型不純物
領域2,3,9,10を形成するために、不純物イオン注入時に
おいてマスクとして使用されるレジスト膜12が配線層６
を覆うようにＰ型シリコン基板７の上に形成されてい
る。ダミーのＮチャネルMOSトランジスタを構成するゲ
ート電極８は、レジスト膜12を介して、ゲート電極１お
よび配線層６と接続されるようになっている。
ャネルMOSトランジスタと、配線層と電気的に遊離した
状態で形成されるダミーのＮチャネルMOSトランジスタ
とが配置されている。配線層と接続されるＮチャネルMO
Sトランジスタは、Ｐ型シリコン基板７の上にゲート酸
化膜４を介して多結晶シリコンによって形成されたゲー
ト電極１と、ゲート電極１の下方に互いに間隔を隔てて
Ｐ型シリコン基板７の上に形成されるＮ型不純物領域と
してのソース領域２およびドレイン領域３とから構成さ
れている。ゲート電極１は、多結晶シリコンからなり、
厚いフィールド酸化膜５の上に形成された配線層６に電
気的に接続されている。一方、厚いフィールド酸化膜５
によって素子分離されたダミーのＮチャネルMOSトラン
ジスタが、ゲート電極１および配線層６の近傍に配置さ
れている。このダミーのＮチャネルMOSトランジスタ
は、Ｐ型シリコン基板の上にゲート酸化膜11を介して多
結晶シリコンから形成されたゲート電極８と、ゲート電
極８の下方に互いに間隔を隔てて形成されるＮ型不純物
領域としてのソース領域９およびドレイン領域10とによ
って構成される。ゲート電極８は配線層６およびゲート
電極１に電気的に接続されていない。また、Ｎ型不純物
領域2,3,9,10を形成するために、不純物イオン注入時に
おいてマスクとして使用されるレジスト膜12が配線層６
を覆うようにＰ型シリコン基板７の上に形成されてい
る。ダミーのＮチャネルMOSトランジスタを構成するゲ
ート電極８は、レジスト膜12を介して、ゲート電極１お
よび配線層６と接続されるようになっている。
このようにして、不純物イオン注入時においてシリコン
基板の上に、配線層と接続されるＮチャネルMOSトラン
ジスタと、電気的に遊離した状態で形成されるダミーの
ＮチャネルMOSトランジスタとが構成されている。この
場合、レジスト膜12とシリコン基板７、ゲート電極１と
シリコン基板７、およびゲート電極８とシリコン基板７
は、それぞれキャパシタを構成する。それぞれのキャパ
シタの等価回路は第2C図に示されている。図において、
C3はレジスト膜12とシリコン基板７とによって構成され
るキャパシタを示し、C2はゲート電極１とシリコン基板
７とによって構成されるキャパシタ、C4はダミートラン
ジスタを構成するゲート電極８とシリコン基板７とによ
って構成されるキャパシタを示している。それぞれのキ
ャパシタの対向電極間距離は、それぞれ、d3，d2，d4で
ある。すなわち、d3はフィールド酸化膜５の膜厚、d2は
ゲート酸化膜４の膜厚、d4はゲート酸化膜11の膜厚を示
している。
基板の上に、配線層と接続されるＮチャネルMOSトラン
ジスタと、電気的に遊離した状態で形成されるダミーの
ＮチャネルMOSトランジスタとが構成されている。この
場合、レジスト膜12とシリコン基板７、ゲート電極１と
シリコン基板７、およびゲート電極８とシリコン基板７
は、それぞれキャパシタを構成する。それぞれのキャパ
シタの等価回路は第2C図に示されている。図において、
C3はレジスト膜12とシリコン基板７とによって構成され
るキャパシタを示し、C2はゲート電極１とシリコン基板
７とによって構成されるキャパシタ、C4はダミートラン
ジスタを構成するゲート電極８とシリコン基板７とによ
って構成されるキャパシタを示している。それぞれのキ
ャパシタの対向電極間距離は、それぞれ、d3，d2，d4で
ある。すなわち、d3はフィールド酸化膜５の膜厚、d2は
ゲート酸化膜４の膜厚、d4はゲート酸化膜11の膜厚を示
している。
従来と同様に、Ｎ型不純物領域としてのソース領域およ
びドレイン領域2,3,9,10を形成するためにＮ型不純物イ
オンがＰ型シリコン基板７の上方から注入される。この
とき、レジスト膜12、ゲート電極１およびゲート電極８
は、イオン注入によってチャージアップされ、正電位に
帯電する。さらに、イオン注入が進行するにつれて、レ
ジスト膜12の抵抗値は、108〜109Ω/cm程度まで低下す
る。すなわち、レジスト膜12は導電性を有するようにな
る。そのため、レジスト膜12とゲート電極1,8とは電気
的に接続され、すべて同一の正電位Ｖに帯電した状態と
なる。
びドレイン領域2,3,9,10を形成するためにＮ型不純物イ
オンがＰ型シリコン基板７の上方から注入される。この
とき、レジスト膜12、ゲート電極１およびゲート電極８
は、イオン注入によってチャージアップされ、正電位に
帯電する。さらに、イオン注入が進行するにつれて、レ
ジスト膜12の抵抗値は、108〜109Ω/cm程度まで低下す
る。すなわち、レジスト膜12は導電性を有するようにな
る。そのため、レジスト膜12とゲート電極1,8とは電気
的に接続され、すべて同一の正電位Ｖに帯電した状態と
なる。
今、C2，C3，C4を構成するそれぞれの絶縁膜に加わる電
界をE2，E3，E4とすれば、E2＝V/d2，E3＝V/d3，E4＝V/
d4で示される。ここで、キャパシタC3を構成するフィー
ルド酸化膜５の膜厚は、キャパシタC2，C4それぞれを構
成するゲート酸化膜4,11の膜厚に比べて非常に大きいの
で、すなわち、d3＞＞d2＝d4であるので、ゲート酸化膜
4,11に加わる電界の強さは同じとなり、フィールド酸化
膜５に加わる電界の強さに比べて大きくなる。すなわ
ち、E2＝E4＞＞E3となる。したがって、不純物イオン注
入時におけるチャージアップによって、配線層に接続さ
れているＮチャネルMOSトランジスタのゲート酸化膜４
と、ダミーのＮチャネルMOSトランジスタのゲート酸化
膜11、それぞれの破壊される確率は同じとなる。その結
果、イオン注入時におけるチャージアップによって、使
用されるべきＮチャネルMOSトランジスタの破壊される
確率が低減され得る。なお、ダミーのトランジスタが破
壊された場合、チャージアップした電荷は、このダミー
のトランジスタをリークパスとしてシリコン基板側に逃
げるため、チャージアップが低減される。それによっ
て、本来、使用されるべきトランジスタが破壊されるの
を防止することが可能となる。また、ダミーのトランジ
スタのゲート電極の平面積を、使用されるべきトランジ
スタのそれに比べて小さくするのが好ましい。
界をE2，E3，E4とすれば、E2＝V/d2，E3＝V/d3，E4＝V/
d4で示される。ここで、キャパシタC3を構成するフィー
ルド酸化膜５の膜厚は、キャパシタC2，C4それぞれを構
成するゲート酸化膜4,11の膜厚に比べて非常に大きいの
で、すなわち、d3＞＞d2＝d4であるので、ゲート酸化膜
4,11に加わる電界の強さは同じとなり、フィールド酸化
膜５に加わる電界の強さに比べて大きくなる。すなわ
ち、E2＝E4＞＞E3となる。したがって、不純物イオン注
入時におけるチャージアップによって、配線層に接続さ
れているＮチャネルMOSトランジスタのゲート酸化膜４
と、ダミーのＮチャネルMOSトランジスタのゲート酸化
膜11、それぞれの破壊される確率は同じとなる。その結
果、イオン注入時におけるチャージアップによって、使
用されるべきＮチャネルMOSトランジスタの破壊される
確率が低減され得る。なお、ダミーのトランジスタが破
壊された場合、チャージアップした電荷は、このダミー
のトランジスタをリークパスとしてシリコン基板側に逃
げるため、チャージアップが低減される。それによっ
て、本来、使用されるべきトランジスタが破壊されるの
を防止することが可能となる。また、ダミーのトランジ
スタのゲート電極の平面積を、使用されるべきトランジ
スタのそれに比べて小さくするのが好ましい。
なお、上記実施例においては、Ｐ型シリコン基板の上に
ＮチャネルMOSトランジスタを形成する場合について示
しているが、Ｎ型シリコン基板の上にＰチャネルMOSト
ランジスタを形成する場合についても同様の効果を奏す
る。また、シリコン基板の上にMOSトランジスタが形成
される場合についても、上記実施例と同様の効果を奏す
る。
ＮチャネルMOSトランジスタを形成する場合について示
しているが、Ｎ型シリコン基板の上にＰチャネルMOSト
ランジスタを形成する場合についても同様の効果を奏す
る。また、シリコン基板の上にMOSトランジスタが形成
される場合についても、上記実施例と同様の効果を奏す
る。
［発明の効果］ 以上のように、この発明によればイオン注入時における
チャージアップによってゲート酸化膜破壊が起こる確率
を、ダミーのトランジスタを形成することによって低減
することが可能になる。なお、この場合、形成されるダ
ミーのトランジスタの数を増やせば、本来、使用される
べきトランジスタの破壊される確率をさらに低減するこ
とが可能になる。
チャージアップによってゲート酸化膜破壊が起こる確率
を、ダミーのトランジスタを形成することによって低減
することが可能になる。なお、この場合、形成されるダ
ミーのトランジスタの数を増やせば、本来、使用される
べきトランジスタの破壊される確率をさらに低減するこ
とが可能になる。
第１図はこの発明の一実施例による不純物イオン注入時
におけるシリコン基板上のレイアウトを示す部分平面図
である。 第2A図は第１図のIIA−IIA線における断面を示す部分断
面図である。 第2B図は第１図のIIB−IIB線における断面を示す部分断
面図である。 第2C図はこの発明の一実施例による不純物イオン注入時
に構成されるキャパシタの等価回路を示す回路図であ
る。 第３図は、従来の不純物イオン注入時におけるシリコン
基板上のレイアウトを示す部分平面図である。 第4A図は第３図のIVA−IVA線における断面を示す部分断
面図である。 第4B図は第３図のIVB−IVB線における断面を示す部分断
面図である。 第4C図は従来の不純物イオン注入時に構成されるキャパ
シタの等価回路を示す回路図である。 図において、1,8はゲート電極、2,9はソース領域、3,10
はドレイン領域、4,11はゲート酸化膜、５はフィールド
酸化膜、６は配線層、７はＰ型シリコン基板、12はレジ
スト膜である。 なお、各図中、同一符号は同一または相当部分を示す。
におけるシリコン基板上のレイアウトを示す部分平面図
である。 第2A図は第１図のIIA−IIA線における断面を示す部分断
面図である。 第2B図は第１図のIIB−IIB線における断面を示す部分断
面図である。 第2C図はこの発明の一実施例による不純物イオン注入時
に構成されるキャパシタの等価回路を示す回路図であ
る。 第３図は、従来の不純物イオン注入時におけるシリコン
基板上のレイアウトを示す部分平面図である。 第4A図は第３図のIVA−IVA線における断面を示す部分断
面図である。 第4B図は第３図のIVB−IVB線における断面を示す部分断
面図である。 第4C図は従来の不純物イオン注入時に構成されるキャパ
シタの等価回路を示す回路図である。 図において、1,8はゲート電極、2,9はソース領域、3,10
はドレイン領域、4,11はゲート酸化膜、５はフィールド
酸化膜、６は配線層、７はＰ型シリコン基板、12はレジ
スト膜である。 なお、各図中、同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 29/78 8934−4Ｍ Ｈ０１Ｌ 27/08 １０２ Ｃ
Claims (1)
- 【請求項１】電界効果トランジスタを有する半導体装置
であって、 主表面を有する第１導電型の半導体基板と、 前記半導体基板の主表面上に絶縁膜を介して多結晶シリ
コンによって形成された第１および第２のゲート電極
と、 前記第１のゲート電極の下方に互いに間隔を隔てて、前
記半導体基板の主表面上に形成された第２導電型の第１
および第２の不純物領域と、 前記第２のゲート電極の下方に互いに間隔を隔てて、前
記半導体基板の主表面上に形成された第２導電型の第３
および第４の不純物領域と、 前記第１のゲート電極に電気的に接続され、かつ多結晶
シリコンによって形成された配線層とを備え、 前記第２のゲート電極は、前記配線層および前記第１の
ゲート電極の近傍において、前記配線層および前記第１
のゲート電極と電気的に遊離した状態で、かつ前記第
１、第２、第３および第４の不純物領域の形成時におい
て不純物イオン注入のマスクとして前記半導体基板の主
表面上に形成されるレジスト膜を介して、前記第１のゲ
ート電極と電気的に接続される位置に形成されている、
電界効果トランジスタを有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63312668A JPH0724260B2 (ja) | 1988-12-09 | 1988-12-09 | 電界効果トランジスタを有する半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63312668A JPH0724260B2 (ja) | 1988-12-09 | 1988-12-09 | 電界効果トランジスタを有する半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02158127A JPH02158127A (ja) | 1990-06-18 |
| JPH0724260B2 true JPH0724260B2 (ja) | 1995-03-15 |
Family
ID=18031991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63312668A Expired - Lifetime JPH0724260B2 (ja) | 1988-12-09 | 1988-12-09 | 電界効果トランジスタを有する半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0724260B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6344385B1 (en) * | 2000-03-27 | 2002-02-05 | Chartered Semiconductor Manufacturing Ltd. | Dummy layer diode structures for ESD protection |
-
1988
- 1988-12-09 JP JP63312668A patent/JPH0724260B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02158127A (ja) | 1990-06-18 |
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