JPH0724029B2 - エミュレーション装置 - Google Patents
エミュレーション装置Info
- Publication number
- JPH0724029B2 JPH0724029B2 JP63092076A JP9207688A JPH0724029B2 JP H0724029 B2 JPH0724029 B2 JP H0724029B2 JP 63092076 A JP63092076 A JP 63092076A JP 9207688 A JP9207688 A JP 9207688A JP H0724029 B2 JPH0724029 B2 JP H0724029B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- external
- data
- address
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
- G06F9/45533—Hypervisors; Virtual machine monitors
- G06F9/45537—Provision of facilities of other operating environments, e.g. WINE
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Memory System (AREA)
- Multi Processors (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータのエミュレーション装置
に関する。
に関する。
〔従来の技術〕 第８図は従来のエミュレーション装置のブロック図であ
る。
る。
このエミュレーション装置は、外部メモリにもアクセス
可能で、オンチップメモリを内蔵しているマイクロコン
ピュータのエミュレーションが可能な装置で、中央処理
装置（以下“CPU"と称す）11と外部バスインタフェース
120とデータメモリインタフェース15を内蔵したバリエ
ーションチップ（以下“エバチップ”と称す）10と、プ
ログラムを内蔵したプログラムメモリ21と、プログラム
メモリ21へアクセスするためのプログラムアドレスバス
50と、プログラムメモリ21のデータをCPU11が取りこむ
ためのプログラムデータバス51と、データメモリ20と、
データメモリ20へアクセスするためのメモリアドレスバ
ス40と、CPU11とデータメモリ20間のデータを転送する
メモリデータバス41と、メモリアドレスバス40上の上位
アドレスを一時的にラッチする上位アドレスラッチ30
と、上位アドレスラッチ30に上位アドレスラッチを許可
する上位アドレスラッチ信号60とCPU11がデータメモリ2
0のデータのライトを許可するメモリライト信号70と、C
PU11がデータメモリ20にデータのリードを許可するメモ
リリード信号80と、外部メモリ160と、外部メモリ160に
アクセスするための外部アドレスバス130と、外部デー
タバス131と、外部メモリライト信号140と、外部メモリ
リード信号150で構成されている。
可能で、オンチップメモリを内蔵しているマイクロコン
ピュータのエミュレーションが可能な装置で、中央処理
装置（以下“CPU"と称す）11と外部バスインタフェース
120とデータメモリインタフェース15を内蔵したバリエ
ーションチップ（以下“エバチップ”と称す）10と、プ
ログラムを内蔵したプログラムメモリ21と、プログラム
メモリ21へアクセスするためのプログラムアドレスバス
50と、プログラムメモリ21のデータをCPU11が取りこむ
ためのプログラムデータバス51と、データメモリ20と、
データメモリ20へアクセスするためのメモリアドレスバ
ス40と、CPU11とデータメモリ20間のデータを転送する
メモリデータバス41と、メモリアドレスバス40上の上位
アドレスを一時的にラッチする上位アドレスラッチ30
と、上位アドレスラッチ30に上位アドレスラッチを許可
する上位アドレスラッチ信号60とCPU11がデータメモリ2
0のデータのライトを許可するメモリライト信号70と、C
PU11がデータメモリ20にデータのリードを許可するメモ
リリード信号80と、外部メモリ160と、外部メモリ160に
アクセスするための外部アドレスバス130と、外部デー
タバス131と、外部メモリライト信号140と、外部メモリ
リード信号150で構成されている。
CPU11は64Kバイト空間のアクセスが可能で、この場合、
ターゲットチップのオンチップメモリ領域がFE00H番地
からFEFFH番地までに設定されていてオンチップメモリ
へのアクセスに２システムクロックが必要である。
ターゲットチップのオンチップメモリ領域がFE00H番地
からFEFFH番地までに設定されていてオンチップメモリ
へのアクセスに２システムクロックが必要である。
CPU11がプログラムメモリ21から取りこんだ命令を解読
した結果、FE5AH番地に96Hというデータをライトする命
令であったとする。上位アドレスがFEHであることからC
PU11はオンチップメモリへのライトだと判断してアクセ
スを開始する。
した結果、FE5AH番地に96Hというデータをライトする命
令であったとする。上位アドレスがFEHであることからC
PU11はオンチップメモリへのライトだと判断してアクセ
スを開始する。
第９図はオンチップメモリへのアクセス時のタイミング
チャートである。
チャートである。
まず、CPU11はメモリアドレスバス40に上位アドレスFEH
を出力すると同時に上位アドレスラッチ信号60をアクテ
ィブにすると、上位アドレスFEHが上位アドレスラッチ3
0にラッチされる（ステートT1）。次に、CPU11はメモリ
アドレスバス40に下位アドレス5AHを出力し、同時に96H
をメモリデータバス41に出力しメモリライト信号70をア
クティブにする。このようにしてCPU11はデータメモリ2
0のFE5AH番地に96Hを書込む（ステートT2）。リードの
場合はメモリリード信号80を用いて同様にリードを行な
う。
を出力すると同時に上位アドレスラッチ信号60をアクテ
ィブにすると、上位アドレスFEHが上位アドレスラッチ3
0にラッチされる（ステートT1）。次に、CPU11はメモリ
アドレスバス40に下位アドレス5AHを出力し、同時に96H
をメモリデータバス41に出力しメモリライト信号70をア
クティブにする。このようにしてCPU11はデータメモリ2
0のFE5AH番地に96Hを書込む（ステートT2）。リードの
場合はメモリリード信号80を用いて同様にリードを行な
う。
次に、オンチップメモリでない場合のアクセス動作につ
いて述べる。CPU11がプログラムメモリ21から取りこん
だ命令を解読した結果、オンチップメモリでないFD5AH
番地に96Hというデータをライトする命令であったとす
る。オンチップメモリでない時は、外部バスインタフェ
ース120を介してエミュレーション装置外の外部メモリ1
60にアクセスを行ない、アクセスに５システムクロック
が必要である。
いて述べる。CPU11がプログラムメモリ21から取りこん
だ命令を解読した結果、オンチップメモリでないFD5AH
番地に96Hというデータをライトする命令であったとす
る。オンチップメモリでない時は、外部バスインタフェ
ース120を介してエミュレーション装置外の外部メモリ1
60にアクセスを行ない、アクセスに５システムクロック
が必要である。
第10図はオンチップメモリでない場合のタイミングチャ
ートである。
ートである。
まずCPU11は外部アドレスバス130に上位アドレスFDHを
出力する（ステートT1）。次に、CPU11は外部アドレス
バス130に下位アドレス5AHを出力し、同時に96Hを外部
データバス131に出力し、外部ライト信号140をアクティ
ブにする。このようにしてオンチップメモリでないFD5A
H番地に96Hをライトすることができる（ステートT2）。
リードの場合は外部リード信号150を用いて同様にリー
ドを行なう。
出力する（ステートT1）。次に、CPU11は外部アドレス
バス130に下位アドレス5AHを出力し、同時に96Hを外部
データバス131に出力し、外部ライト信号140をアクティ
ブにする。このようにしてオンチップメモリでないFD5A
H番地に96Hをライトすることができる（ステートT2）。
リードの場合は外部リード信号150を用いて同様にリー
ドを行なう。
上述した従来のエミュレーション装置は、オンチップメ
モリ領域として256バイトの容量があらかじめ設定され
ており、それ以外はアクセスサイクルが異なる外部メモ
リとなっているので、オンチップメモリ領域が512バイ
トの容量をもつ別のチップのエミュレーションを行なっ
ても、増加した256バイトの領域は外部メモリにアクセ
スを行ないオンチップメモリ領域へのアクセスとして正
しくエミュレーションを行なうことができないという欠
点がある。
モリ領域として256バイトの容量があらかじめ設定され
ており、それ以外はアクセスサイクルが異なる外部メモ
リとなっているので、オンチップメモリ領域が512バイ
トの容量をもつ別のチップのエミュレーションを行なっ
ても、増加した256バイトの領域は外部メモリにアクセ
スを行ないオンチップメモリ領域へのアクセスとして正
しくエミュレーションを行なうことができないという欠
点がある。
特に昨今のLSI技術の進歩により、オンチップでないメ
モリのアクセスに５サイクルを必要とするのに対してオ
ンチップメモリのアクセスが２サイクルと速いため、タ
ーゲットのマイクロコンピュータと同様のアクセスサイ
クルでエミュレーションを行なうことができない。
モリのアクセスに５サイクルを必要とするのに対してオ
ンチップメモリのアクセスが２サイクルと速いため、タ
ーゲットのマイクロコンピュータと同様のアクセスサイ
クルでエミュレーションを行なうことができない。
本発明のエミュレーション装置は、プログラムを格納す
るプログラムメモリと、ターゲットのマイクロコンピュ
ータが内蔵するのと同じCPUと外部バスインターフェー
スとデータメモリインターフェースを有するエバリエー
ションチップと、前記外部バスインターフェースを介し
てアクセスされる外部メモリと、前記デターメモリイン
ターフェースを介してアクセスされるターゲットマイク
ロコンピュータのエミュレーションを代行するデータメ
モリと、前記プログラムに従い前記CPUがアクセスしよ
うとするメモリ空間がターゲットのマイクロコンピュー
タのオンチップ領域か否かを判定する領域判定装置を有
し、前記CPUがメモリをアクセスする時は、メモリアド
レスバスおよび外部アドレスバスに上位アドレスを出力
し、前記領域判定装置は前記メモリアドレスバス上のア
ドレス値に基づいて判定した領域指定信号を前記CPUに
出力し、前記領域指定信号がオンチップ領域を示す時
は、前記CPUは第１のアクセスサイクルで前記メモリア
ドレスバスに下位アドレスを出力するとともにメモリデ
ータバスにデータを出力して前記データメモリをアクセ
スし、オンチップ領域を示さない時は第２のアクセスサ
イクルで前記外部アドレスバスに下位アドレスを出力す
るとともに外部データバスにデータを出力して前記外部
メモリをアクセスする手段を有する。
るプログラムメモリと、ターゲットのマイクロコンピュ
ータが内蔵するのと同じCPUと外部バスインターフェー
スとデータメモリインターフェースを有するエバリエー
ションチップと、前記外部バスインターフェースを介し
てアクセスされる外部メモリと、前記デターメモリイン
ターフェースを介してアクセスされるターゲットマイク
ロコンピュータのエミュレーションを代行するデータメ
モリと、前記プログラムに従い前記CPUがアクセスしよ
うとするメモリ空間がターゲットのマイクロコンピュー
タのオンチップ領域か否かを判定する領域判定装置を有
し、前記CPUがメモリをアクセスする時は、メモリアド
レスバスおよび外部アドレスバスに上位アドレスを出力
し、前記領域判定装置は前記メモリアドレスバス上のア
ドレス値に基づいて判定した領域指定信号を前記CPUに
出力し、前記領域指定信号がオンチップ領域を示す時
は、前記CPUは第１のアクセスサイクルで前記メモリア
ドレスバスに下位アドレスを出力するとともにメモリデ
ータバスにデータを出力して前記データメモリをアクセ
スし、オンチップ領域を示さない時は第２のアクセスサ
イクルで前記外部アドレスバスに下位アドレスを出力す
るとともに外部データバスにデータを出力して前記外部
メモリをアクセスする手段を有する。
本発明は、エバチップ内でオンチップメモリ領域が設定
されているのではなく、エバチップが出力したアドレス
をデコードして、アクセスしようとしているメモリ空間
がオンチップメモリの領域であることを判定し、エバチ
ップに知らせる領域判定装置を備えて、任意のオンチッ
プメモリ領域の容量を設定することにより、オンチップ
メモリの容量が異なるさまざまなマイクロコンピュータ
のエミュレーションを行なうことができる。
されているのではなく、エバチップが出力したアドレス
をデコードして、アクセスしようとしているメモリ空間
がオンチップメモリの領域であることを判定し、エバチ
ップに知らせる領域判定装置を備えて、任意のオンチッ
プメモリ領域の容量を設定することにより、オンチップ
メモリの容量が異なるさまざまなマイクロコンピュータ
のエミュレーションを行なうことができる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のエミュレーション装置の第１の実施例
のブロック図、第２図は本実施例でオンチップメモリを
アクセスしたときのタイミングチャート、第３図は本実
施例でオンチップでないメモリをアクセスしたときのタ
イミングチャート、第４図は本実施例でオンチップメモ
リ領域が256バイトのメモリマップ、第５図は本実施例
でオンチップメモリ領域が512バイトのメモリマップで
ある。
のブロック図、第２図は本実施例でオンチップメモリを
アクセスしたときのタイミングチャート、第３図は本実
施例でオンチップでないメモリをアクセスしたときのタ
イミングチャート、第４図は本実施例でオンチップメモ
リ領域が256バイトのメモリマップ、第５図は本実施例
でオンチップメモリ領域が512バイトのメモリマップで
ある。
本実施例は第８図の従来例に領域判定装置90と領域指定
信号100が付加されており、CPU11と外部バスインタフェ
ース120とデータメモリインタフェース15を内蔵したエ
バチップ10と、プログラムメモリ21と、プログラムアド
レスバス50と、プログラムデータバス51と、データメモ
リ20と、メモリアドレスバス40と、メモリデータバス41
と、上位アドレスラッチ30と、上位アドレスラッチ信号
60と、メモリライト信号70と、メモリリード信号80と、
外部メモリ160と、外部アドレスバス130と、外部データ
バス131と、外部メモリライト信号140と、外部メモリリ
ード信号150は第８図と同じなので説明を省略する。
信号100が付加されており、CPU11と外部バスインタフェ
ース120とデータメモリインタフェース15を内蔵したエ
バチップ10と、プログラムメモリ21と、プログラムアド
レスバス50と、プログラムデータバス51と、データメモ
リ20と、メモリアドレスバス40と、メモリデータバス41
と、上位アドレスラッチ30と、上位アドレスラッチ信号
60と、メモリライト信号70と、メモリリード信号80と、
外部メモリ160と、外部アドレスバス130と、外部データ
バス131と、外部メモリライト信号140と、外部メモリリ
ード信号150は第８図と同じなので説明を省略する。
領域判定装置90は、上位アドレスラッチ信号60がアクテ
ィブになった時のメモリアドレスバス40上の上位アドレ
スでもって、オンチップメモリ領域であるかを判定し、
判定結果を領域指定信号100でCPU11に知らせる。すなわ
ち、どこの番地からどこの番地までをオンチップメモリ
領域であるかを設定することができる。CPU11はオンチ
ップメモリとしてのアクセスに２システムクロックが必
要であり、オンチップでないメモリに対しては５システ
ムクロックが必要である。
ィブになった時のメモリアドレスバス40上の上位アドレ
スでもって、オンチップメモリ領域であるかを判定し、
判定結果を領域指定信号100でCPU11に知らせる。すなわ
ち、どこの番地からどこの番地までをオンチップメモリ
領域であるかを設定することができる。CPU11はオンチ
ップメモリとしてのアクセスに２システムクロックが必
要であり、オンチップでないメモリに対しては５システ
ムクロックが必要である。
オンチップメモリの容量が256バイトのマイクロコンピ
ュータのエミュレーションとして領域判定装置90に、オ
ンチップメモリの領域がFE00H番地からFEFFH番地までを
設定した場合（第４図）を考える。CPU11がプログラム
メモリ21から取りこんだ命令を解読した結果、FE5AH番
地に96Hというデータをライトする命令で、CPU11がオン
チップメモリにアクセスした時の動作を第２図のタイミ
ングチャートにより説明する。
ュータのエミュレーションとして領域判定装置90に、オ
ンチップメモリの領域がFE00H番地からFEFFH番地までを
設定した場合（第４図）を考える。CPU11がプログラム
メモリ21から取りこんだ命令を解読した結果、FE5AH番
地に96Hというデータをライトする命令で、CPU11がオン
チップメモリにアクセスした時の動作を第２図のタイミ
ングチャートにより説明する。
まず、CPU11はメモリアドレスバス40と外部アドレスバ
ス130に上位アドレスFEHを出力すると同時に上位アドレ
スラッチ信号60をオクティブにする。すると、上位アド
レスFEHが上位アドレスラッチ30にラッチされる。上位
アドレスラッチ信号60がアクティブになると、領域判定
装置90はメモリアドレスバス40上のデータFEHがあらか
じめオンチップメモリ領域として設定されている空間で
あるので、領域指定信号100をアクティブにする。領域
指定信号100がアクティブになると、CPU11はオンチップ
メモリ領域へのアクセスであると判断する（ステート
T1）。次に、CPU11はメモリアドレスバス40に下位アド
レス5AHを出力し、同時にデータ96Hをメモリデータバス
41に出力し、メモリライト信号70をアクティブにする。
この時、ステートT1で述べたように、CPU11がオンチッ
プメモリ領域へのアクセスであると検知しているため、
２システムクロックでアクセスを行なう。このようにし
てデータメモリ20のFE5AH番地に96Hをオンチップメモリ
領域へのアクセスとして書込むことができる（ステート
T2）。リードの場合はメモリリード信号80を用いて同様
にリードを行なう。
ス130に上位アドレスFEHを出力すると同時に上位アドレ
スラッチ信号60をオクティブにする。すると、上位アド
レスFEHが上位アドレスラッチ30にラッチされる。上位
アドレスラッチ信号60がアクティブになると、領域判定
装置90はメモリアドレスバス40上のデータFEHがあらか
じめオンチップメモリ領域として設定されている空間で
あるので、領域指定信号100をアクティブにする。領域
指定信号100がアクティブになると、CPU11はオンチップ
メモリ領域へのアクセスであると判断する（ステート
T1）。次に、CPU11はメモリアドレスバス40に下位アド
レス5AHを出力し、同時にデータ96Hをメモリデータバス
41に出力し、メモリライト信号70をアクティブにする。
この時、ステートT1で述べたように、CPU11がオンチッ
プメモリ領域へのアクセスであると検知しているため、
２システムクロックでアクセスを行なう。このようにし
てデータメモリ20のFE5AH番地に96Hをオンチップメモリ
領域へのアクセスとして書込むことができる（ステート
T2）。リードの場合はメモリリード信号80を用いて同様
にリードを行なう。
次に、CPU11がプログラムメモリ21から取りこんだ命令
を解読した結果、FD5AH番地へ96Hというデータをライト
する命令で、オンチップメモリでない場合の動作を第３
図のタイミングチャートにより説明する。
を解読した結果、FD5AH番地へ96Hというデータをライト
する命令で、オンチップメモリでない場合の動作を第３
図のタイミングチャートにより説明する。
まず、CPU11はメモリアドレスバス40と外部アドレスバ
ス130に上位アドレスFDHを出力すると同時に上位アドレ
スラッチ信号60をアクティブにする。上位アドレスラッ
チ信号60がアクティブになると、領域判定装置90は、メ
モリアドレスバス40上のデータFDHがあらかじめオンチ
ップメモリ領域として設定されている空間ではないの
で、領域指定信号100をアクティブにしない。よってCPU
11はオンチップでないメモリ領域へのアクセスであると
判断する（ステートT1）。次に、CPU11はオンチップで
ないメモリ領域へのアクセスであると判断したことか
ら、外部アドレスバス130に下位アドレス5AHを出力し、
96Hを外部データバス131に出力し、外部メモリライト信
号140をアクティブにする。このようにしてオンチップ
でないFD5AH番地に外部バスインタフェース120を介して
データをライトすることができる（ステートT2）。リー
ドの場合は外部メモリリード信号150を用いて同様にリ
ードを行なう。
ス130に上位アドレスFDHを出力すると同時に上位アドレ
スラッチ信号60をアクティブにする。上位アドレスラッ
チ信号60がアクティブになると、領域判定装置90は、メ
モリアドレスバス40上のデータFDHがあらかじめオンチ
ップメモリ領域として設定されている空間ではないの
で、領域指定信号100をアクティブにしない。よってCPU
11はオンチップでないメモリ領域へのアクセスであると
判断する（ステートT1）。次に、CPU11はオンチップで
ないメモリ領域へのアクセスであると判断したことか
ら、外部アドレスバス130に下位アドレス5AHを出力し、
96Hを外部データバス131に出力し、外部メモリライト信
号140をアクティブにする。このようにしてオンチップ
でないFD5AH番地に外部バスインタフェース120を介して
データをライトすることができる（ステートT2）。リー
ドの場合は外部メモリリード信号150を用いて同様にリ
ードを行なう。
今度は、オンチップメモリの容量が512バイトのマイク
ロコンピュータのエミュレーションとして領域判定装置
90に、FD00H番地からFEFFH番地までを設定した場合（第
５図）を考える。CPU11がプログラムメモリ21から取り
こんだ命令を解読した結果、FD5AH番地に96Hというデー
タをライトする命令である場合、次のようになる。領域
判定装置90は、メモリアドレスバス40上の上位アドレス
FDHをオンチップメモリ領域と判定し、領域指定信号100
をアクティブにする。領域指定信号100がアクティブに
なると、CPU11はオンチップメモリの容量を256バイトに
設定した場合と同様に、オンチップメモリ領域へのアク
セスとしてFD5AH番地に96Hをライトする。
ロコンピュータのエミュレーションとして領域判定装置
90に、FD00H番地からFEFFH番地までを設定した場合（第
５図）を考える。CPU11がプログラムメモリ21から取り
こんだ命令を解読した結果、FD5AH番地に96Hというデー
タをライトする命令である場合、次のようになる。領域
判定装置90は、メモリアドレスバス40上の上位アドレス
FDHをオンチップメモリ領域と判定し、領域指定信号100
をアクティブにする。領域指定信号100がアクティブに
なると、CPU11はオンチップメモリの容量を256バイトに
設定した場合と同様に、オンチップメモリ領域へのアク
セスとしてFD5AH番地に96Hをライトする。
CPU11がプログラムメモリ21から取りこんだ命令がFC5AH
番地に96Hというデータをライトする命令であった場合
は、オンチップでないメモリ領域へのアクセスでFC5AH
番地に96Hをライトする。
番地に96Hというデータをライトする命令であった場合
は、オンチップでないメモリ領域へのアクセスでFC5AH
番地に96Hをライトする。
なお、外部バスインタフェース120を介してアクセスを
行なう外部メモリ160の代わりにエミュレーション装置
内にアクセスサイクルが外部メモリ160と同じようにア
クセスできるメモリを設けて、外部メモリ160のアクセ
スをエミュレートすることもできる。
行なう外部メモリ160の代わりにエミュレーション装置
内にアクセスサイクルが外部メモリ160と同じようにア
クセスできるメモリを設けて、外部メモリ160のアクセ
スをエミュレートすることもできる。
第６図は本発明のエミュレーション装置の第２の実施例
のブロック図、第７図は本実施例のメモリマップであ
る。
のブロック図、第７図は本実施例のメモリマップであ
る。
本実施例は、第１図の実施例にデータメモリ25と領域指
定信号110が付加されている。データメモリ25はターゲ
ットのマイクロコンピュータのエミュレートを代行する
データメモリで、データメモリ20とはアクセスサイクル
数が異なる。領域指定信号110は、領域指定信号100と同
様にオンチップ領域であるかどうかをCPU11に知らせる
信号である。
定信号110が付加されている。データメモリ25はターゲ
ットのマイクロコンピュータのエミュレートを代行する
データメモリで、データメモリ20とはアクセスサイクル
数が異なる。領域指定信号110は、領域指定信号100と同
様にオンチップ領域であるかどうかをCPU11に知らせる
信号である。
第７図のようなメモリマッピングをもったマイクロコン
ピュータのエミュレーションを行なった場合も考える。
FE00H番地からFEFFH番地まではアクセスに２サイクルを
必要とするオンチップメモリ１で、FC00H番地からFCFFH
番地まではアクセスに３サイクルを必要とするオンチッ
プメモリ２である。この場合、領域判定装置90は、CPU1
1がFE00H番地からFEFFH番地までをアクセスすると領域
指定信号100がアクティブになり、FC00H番地からFCFFH
番地までをアクセスすると領域指定信号110がアクティ
ブになるように設定される。
ピュータのエミュレーションを行なった場合も考える。
FE00H番地からFEFFH番地まではアクセスに２サイクルを
必要とするオンチップメモリ１で、FC00H番地からFCFFH
番地まではアクセスに３サイクルを必要とするオンチッ
プメモリ２である。この場合、領域判定装置90は、CPU1
1がFE00H番地からFEFFH番地までをアクセスすると領域
指定信号100がアクティブになり、FC00H番地からFCFFH
番地までをアクセスすると領域指定信号110がアクティ
ブになるように設定される。
CPU11がプログラムメモリ21から取り込んだ命令がFE5AH
番地に96Hをライトする命令だと２サイクルでデータメ
モリ20にライトを行ない、FC5AH番地に96Hをライトする
命令だと３サイクルでデータメモリ25にライトを行な
う。
番地に96Hをライトする命令だと２サイクルでデータメ
モリ20にライトを行ない、FC5AH番地に96Hをライトする
命令だと３サイクルでデータメモリ25にライトを行な
う。
以上のようにアクセスサイクル数が異なる複数個のオン
チップメモリをもつマイクロコンピュータも正しいアク
セスサイクル数でエミュレーションを行なうことができ
る。
チップメモリをもつマイクロコンピュータも正しいアク
セスサイクル数でエミュレーションを行なうことができ
る。
以上説明したように本発明は、エバチップがメモリをア
クセスする際の上位アドレスによってエバチップがアク
セスしようとしているメモリ空間がオンチップメモリ領
域であるかどうかを判定し、エバチップに対してオンチ
ップメモリ領域であるかどうかを知らせる領域指定装置
を備えることにより、オンチップメモリ領域の容量が異
なるさまざまな製品のエミュレーションを正しいアクセ
スサイクルで行なうことができるという大きな効果があ
る。
クセスする際の上位アドレスによってエバチップがアク
セスしようとしているメモリ空間がオンチップメモリ領
域であるかどうかを判定し、エバチップに対してオンチ
ップメモリ領域であるかどうかを知らせる領域指定装置
を備えることにより、オンチップメモリ領域の容量が異
なるさまざまな製品のエミュレーションを正しいアクセ
スサイクルで行なうことができるという大きな効果があ
る。
第１図は本発明のエミュレーション装置の第１の実施例
のブロック図、第２図は第１の実施例でオンチップメモ
リをアクセスした時のタイミングチャート、第３図は第
１の実施例でオンチップでないメモリをアクセスした時
のタイミングチャート、第４図は第１の実施例でオンチ
ップメモリ領域が256バイトのメモリマップ、第５図は
第１の実施例でオンチップメモリ領域が512バイトのメ
モリマップ、第６図は本発明のエミュレーション装置の
第２の実施例のブロック図、第７図は第２の実施例のメ
モリマップ、第８図は従来例のエミュレーション装置の
ブロック図、第９図は第８図の従来例でオンチップメモ
リをアクセスした時のタイミングチャート、第10図は第
８図の従来例でオンチップでないメモリをアクセスした
時のタイミングチャートである。 10……エバチップ、 11……中央処理装置、 15……データメモリインタフェース、 20,25……データメモリ、 21……プログラムメモリ、 30……上位アドレスラッチ、 40……メモリアドレスバス、 41……メモリデータバス、 50……プログラムアドレスバス、 51……プログラムデータバス、 60……上位アドレスラッチ信号、 70……メモリライト信号、 80……メモリリード信号、 90……領域判定装置、 100,110……領域指定信号、 120……外部バスインタフェース、 130……外部アドレスバス、 131……外部データバス、 140……外部メモリライト信号、 150……外部メモリリード信号、 160……外部メモリ。
のブロック図、第２図は第１の実施例でオンチップメモ
リをアクセスした時のタイミングチャート、第３図は第
１の実施例でオンチップでないメモリをアクセスした時
のタイミングチャート、第４図は第１の実施例でオンチ
ップメモリ領域が256バイトのメモリマップ、第５図は
第１の実施例でオンチップメモリ領域が512バイトのメ
モリマップ、第６図は本発明のエミュレーション装置の
第２の実施例のブロック図、第７図は第２の実施例のメ
モリマップ、第８図は従来例のエミュレーション装置の
ブロック図、第９図は第８図の従来例でオンチップメモ
リをアクセスした時のタイミングチャート、第10図は第
８図の従来例でオンチップでないメモリをアクセスした
時のタイミングチャートである。 10……エバチップ、 11……中央処理装置、 15……データメモリインタフェース、 20,25……データメモリ、 21……プログラムメモリ、 30……上位アドレスラッチ、 40……メモリアドレスバス、 41……メモリデータバス、 50……プログラムアドレスバス、 51……プログラムデータバス、 60……上位アドレスラッチ信号、 70……メモリライト信号、 80……メモリリード信号、 90……領域判定装置、 100,110……領域指定信号、 120……外部バスインタフェース、 130……外部アドレスバス、 131……外部データバス、 140……外部メモリライト信号、 150……外部メモリリード信号、 160……外部メモリ。
Claims (1)
- 【請求項１】マイクロコンピュータのエミュレーション
装置に於いて、プログラムを格納するプログラムメモリ
と、ターゲットのマイクロコンピュータが内蔵するのと
同じCPUと外部バスインターフェースとデータメモリイ
ンターフェースを有するエバリエーションチップと、前
記外部バスインターフェースを介してアクセスされる外
部メモリと、前記データメモリインターフェースを介し
てアクセスされるターゲットマイクロコンピュータのエ
ミュレーションを代行するデータメモリと、前記プログ
ラムに従い前記CPUがアクセスしようとするメモリ空間
がターゲットのマイクロコンピュータのオンチップ領域
か否かを判定する領域判定装置を有し、前記CPUがメモ
リをアクセスする時は、メモリアドレスバスおよび外部
アドレスバスに上位アドレスを出力し、前記領域判定装
置は前記メモリアドレスバス上のアドレス値に基づいて
判定した領域指定信号を前記CPUに出力し、前記領域指
定信号がオンチップ領域を示す時は、前記CPUは第１の
アクセスサイクルで前記メモリアドレスバスに下位アド
レスを出力するとともにメモリデータバスにデータを出
力して前記データメモリをアクセスし、オンチップ領域
を示さない時は第２のアクセスサイクルで前記外部アド
レスバスに下位アドレスを出力するとともに外部データ
バスにデータを出力して前記外部メモリをアクセスする
ことを特徴とするエミュレーション装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63092076A JPH0724029B2 (ja) | 1988-04-13 | 1988-04-13 | エミュレーション装置 |
| US07/337,756 US5168559A (en) | 1988-04-13 | 1989-04-13 | Emulation system capable of complying with microcomputers having different on-chip memory capacities |
| EP89106639A EP0337463B1 (en) | 1988-04-13 | 1989-04-13 | Emulation system capable of complying with microcomputers having different on-chip memory capacities |
| DE68927306T DE68927306T2 (de) | 1988-04-13 | 1989-04-13 | Emulationssystem, fähig zur Anpassung an Mikrorechner mit verschiedenen On-Chip-Speicherkapazitäten |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63092076A JPH0724029B2 (ja) | 1988-04-13 | 1988-04-13 | エミュレーション装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01263737A JPH01263737A (ja) | 1989-10-20 |
| JPH0724029B2 true JPH0724029B2 (ja) | 1995-03-15 |
Family
ID=14044361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63092076A Expired - Fee Related JPH0724029B2 (ja) | 1988-04-13 | 1988-04-13 | エミュレーション装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5168559A (ja) |
| EP (1) | EP0337463B1 (ja) |
| JP (1) | JPH0724029B2 (ja) |
| DE (1) | DE68927306T2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0476681A (ja) * | 1990-07-13 | 1992-03-11 | Mitsubishi Electric Corp | マイクロコンピュータ |
| JPH04177543A (ja) * | 1990-11-09 | 1992-06-24 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータ |
| JP2856591B2 (ja) * | 1991-06-27 | 1999-02-10 | 三菱電機株式会社 | マイクロコンピュータ、プログラム開発装置およびプログラム開発システム |
| JPH05257710A (ja) * | 1991-08-12 | 1993-10-08 | Advanced Micro Devicds Inc | 内部実行パラメータを与えるためのシステムおよびプロセッサによって実行されるべき命令を検証するための配列 |
| JPH0789340B2 (ja) * | 1992-01-02 | 1995-09-27 | インターナショナル・ビジネス・マシーンズ・コーポレイション | バス間インターフェースにおいてアドレス・ロケーションの判定を行なう方法及び装置 |
| FR2696561B1 (fr) * | 1992-10-02 | 1994-12-23 | Sgs Thomson Microelectronics | Micro-calculateur pouvant fonctionner en mode d'émulation avec des périphériques internes et externes. |
| US5557743A (en) * | 1994-04-05 | 1996-09-17 | Motorola, Inc. | Protection circuit for a microprocessor |
| US5737760A (en) * | 1995-10-06 | 1998-04-07 | Motorola Inc. | Microcontroller with security logic circuit which prevents reading of internal memory by external program |
| JP4312272B2 (ja) * | 1995-10-06 | 2009-08-12 | モトローラ・インコーポレイテッド | 内部メモリへのアクセスを制限するマイクロコントローラ |
| JP3620181B2 (ja) * | 1996-12-05 | 2005-02-16 | 富士通株式会社 | 半導体装置及びリードアクセス方法 |
| CA2251295C (en) * | 1998-01-27 | 2002-08-20 | Sharp Kabushiki Kaisha | Electric vacuum cleaner |
| US6397242B1 (en) | 1998-05-15 | 2002-05-28 | Vmware, Inc. | Virtualization system including a virtual machine monitor for a computer with a segmented architecture |
| US8631066B2 (en) | 1998-09-10 | 2014-01-14 | Vmware, Inc. | Mechanism for providing virtual machines for use by multiple users |
| US7516453B1 (en) | 1998-10-26 | 2009-04-07 | Vmware, Inc. | Binary translator with precise exception synchronization mechanism |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3972025A (en) * | 1974-09-04 | 1976-07-27 | Burroughs Corporation | Expanded memory paging for a programmable microprocessor |
| US4434462A (en) * | 1980-11-24 | 1984-02-28 | Texas Instruments Incorporated | Off-chip access for psuedo-microprogramming in microprocessor |
| US4450519A (en) * | 1980-11-24 | 1984-05-22 | Texas Instruments Incorporated | Psuedo-microprogramming in microprocessor in single-chip microprocessor with alternate IR loading from internal or external program memories |
| JPS57172454A (en) * | 1981-04-17 | 1982-10-23 | Hitachi Ltd | Memory series selecting circuit |
| US4450524A (en) * | 1981-09-23 | 1984-05-22 | Rca Corporation | Single chip microcomputer with external decoder and memory and internal logic for disabling the ROM and relocating the RAM |
| IT1142074B (it) * | 1981-11-24 | 1986-10-08 | Honeywell Inf Systems | Sistema di elaborazione dati con allocazione automatica dell'indirizzo in una memoria modulare |
| US4514805A (en) * | 1982-02-22 | 1985-04-30 | Texas Instruments Incorporated | Interrupt operation in systems emulator mode for microcomputer |
-
1988
- 1988-04-13 JP JP63092076A patent/JPH0724029B2/ja not_active Expired - Fee Related
-
1989
- 1989-04-13 DE DE68927306T patent/DE68927306T2/de not_active Expired - Fee Related
- 1989-04-13 US US07/337,756 patent/US5168559A/en not_active Expired - Lifetime
- 1989-04-13 EP EP89106639A patent/EP0337463B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5168559A (en) | 1992-12-01 |
| DE68927306D1 (de) | 1996-11-14 |
| JPH01263737A (ja) | 1989-10-20 |
| EP0337463A3 (en) | 1991-08-07 |
| EP0337463A2 (en) | 1989-10-18 |
| EP0337463B1 (en) | 1996-10-09 |
| DE68927306T2 (de) | 1997-05-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6073206A (en) | Method for flashing ESCD and variables into a ROM | |
| US5664199A (en) | Microcomputer free from control of central processing unit (CPU) for receiving and writing instructions into memory independent of and during execution of CPU | |
| US7299323B2 (en) | Memory controller having a read-modify-write function | |
| US6334166B1 (en) | Processor system using synchronous dynamic memory | |
| JPH0724029B2 (ja) | エミュレーション装置 | |
| CN114902198B (zh) | 用于异构存储器***的信令 | |
| US5095485A (en) | Microprocessor equipped with parity control unit on same chip | |
| US5210847A (en) | Noncacheable address random access memory | |
| EP0509994B1 (en) | Centralized reference and change table for a multiprocessor virtual memory system | |
| US5339402A (en) | System for connecting an IC memory card to a central processing unit of a computer | |
| JP3202700B2 (ja) | 信号処理装置 | |
| JPH0731626B2 (ja) | プロセツサ−を高容量記憶装置に接続するための電子回路 | |
| US4628450A (en) | Data processing system having a local memory which does not use a directory device with distributed resident programs and a method therefor | |
| US6356976B1 (en) | LSI system capable of reading and writing at high speed | |
| US5249277A (en) | Optimized performance memory method and system | |
| JPS5835661A (ja) | ワンチツプマイクロコンピユ−タ | |
| JPH09311812A (ja) | マイクロコンピュータ | |
| JP3323341B2 (ja) | エミュレーション用プロセッサおよびそれを搭載したエミュレータ | |
| JPH0594376A (ja) | ポータブルコンピユータ | |
| JP2876909B2 (ja) | 割込みエミュレータ | |
| JP2581484B2 (ja) | データ処理システム | |
| JPS6014435B2 (ja) | 記憶装置 | |
| KR930009061B1 (ko) | 메모리 억세스 장치 | |
| JPH0351009B2 (ja) | ||
| JPH04352045A (ja) | Ｉｃカードの接続装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |