JPS5835661A - ワンチツプマイクロコンピユ−タ - Google Patents
ワンチツプマイクロコンピユ−タInfo
- Publication number
- JPS5835661A JPS5835661A JP56134659A JP13465981A JPS5835661A JP S5835661 A JPS5835661 A JP S5835661A JP 56134659 A JP56134659 A JP 56134659A JP 13465981 A JP13465981 A JP 13465981A JP S5835661 A JPS5835661 A JP S5835661A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- input
- internal
- internal memory
- chip microcomputer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
Landscapes
- Multi Processors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、内部メモリのテストを簡略化したワンチップ
マイクロコンピュータに関する。
マイクロコンピュータに関する。
近年、集積回路の量産及びメモリ容量の拡大に伴い、ワ
ンチップマイクロコンピュータの内部メモリ、例えばＲ
ＯＭ（リードオンリメモリ）やＲＡＭ（ランダムアクセ
スメモリ）に対するテスト時間の短縮が必須の要件とな
っている。
ンチップマイクロコンピュータの内部メモリ、例えばＲ
ＯＭ（リードオンリメモリ）やＲＡＭ（ランダムアクセ
スメモリ）に対するテスト時間の短縮が必須の要件とな
っている。
しかし従来は、コンピュータ内のｃｐｔｒ（中央処理装
置）を用い、このＣＰＵの何ステッグかの命令によって
内部メモリの内容を掃き出して、その内容のチェックを
行なうテストを実施しなければならなかったので、テス
ト時間が長い−という不都合があった。
置）を用い、このＣＰＵの何ステッグかの命令によって
内部メモリの内容を掃き出して、その内容のチェックを
行なうテストを実施しなければならなかったので、テス
ト時間が長い−という不都合があった。
本発明は上記の事情に鑑みてなされたもので、内部パス
が入出力ポート及び内部メモリのデコーダを共有し、テ
ストピンからの人力信号によってＣＰＵによる内部メモ
リに対する制御を禁止し、外部からの読み出しあるいは
書き込み信号と上記入出力ポートを経由して与えられる
アドレス情報とにより上記内部メモリに対すアクセス制
御を実施する回路構成とすることによって、大容量の内
部メモリに対応できると共に内部メモリを汎用メモリと
してアクセスでき、もって内部メモリに対するテスト時
間の短縮を図り傅るワンチッグマイクロコンピュータヲ
提供すること金目的とする。
が入出力ポート及び内部メモリのデコーダを共有し、テ
ストピンからの人力信号によってＣＰＵによる内部メモ
リに対する制御を禁止し、外部からの読み出しあるいは
書き込み信号と上記入出力ポートを経由して与えられる
アドレス情報とにより上記内部メモリに対すアクセス制
御を実施する回路構成とすることによって、大容量の内
部メモリに対応できると共に内部メモリを汎用メモリと
してアクセスでき、もって内部メモリに対するテスト時
間の短縮を図り傅るワンチッグマイクロコンピュータヲ
提供すること金目的とする。
以下、図面を参照して本発明の一実施例を説９Ｊｆる。
第１図、に示すワンチラノマイクロコノピユータにおい
て、１はＣＰＵ、２はグログラム茄令が格納される内部
メモリであるＲＯＭ。
て、１はＣＰＵ、２はグログラム茄令が格納される内部
メモリであるＲＯＭ。
３はデータや！ログラム等の情報を記憶する内部メモリ
であるＲＡＭ、４はアドレスラッチ機能を有し後述する
読み出し書き込み制御回路により制御されるＲＯＭ用デ
コーダ、５はアドレスラッチ機能を有し上記制御回路に
より制御されるＲＡＭ用テコテコータ、７は上記ＣＰＵ
Ｉによる内部メモリのアクセス時に上記制御回路９によ
りそれぞれ駆動制御されるＲＯＭ用出力バッファとＲＡ
Ｍ用人出力ハッファ、８゜〜８ｎはこれら内部メモリと
外部機器（例えば外部メモリ）との情報の伝達を司る入
出力ポート、９は上記ＲＯＭ用デコーダ４、ＲＯＭ用出
力ｉ４ツファ６、ＲＡＭ用デコーダ５、ＲＡＭ入出力バ
ッファ７及び入出力ポート８゜〜８ｎをコントロールす
る読み出し書き込み制御回路、１ｏは上記ＣＰＵＩ、Ｒ
ＯＭ用デコーダ４、ＲＯＭ用出力ノヤツファ６、ＲＡＭ
用デコーダ５、ＲＡＭ用入出力バッファ７及び入出力ボ
ート８゜〜８ｎを共有する内部パスである。
であるＲＡＭ、４はアドレスラッチ機能を有し後述する
読み出し書き込み制御回路により制御されるＲＯＭ用デ
コーダ、５はアドレスラッチ機能を有し上記制御回路に
より制御されるＲＡＭ用テコテコータ、７は上記ＣＰＵ
Ｉによる内部メモリのアクセス時に上記制御回路９によ
りそれぞれ駆動制御されるＲＯＭ用出力バッファとＲＡ
Ｍ用人出力ハッファ、８゜〜８ｎはこれら内部メモリと
外部機器（例えば外部メモリ）との情報の伝達を司る入
出力ポート、９は上記ＲＯＭ用デコーダ４、ＲＯＭ用出
力ｉ４ツファ６、ＲＡＭ用デコーダ５、ＲＡＭ入出力バ
ッファ７及び入出力ポート８゜〜８ｎをコントロールす
る読み出し書き込み制御回路、１ｏは上記ＣＰＵＩ、Ｒ
ＯＭ用デコーダ４、ＲＯＭ用出力ノヤツファ６、ＲＡＭ
用デコーダ５、ＲＡＭ用入出力バッファ７及び入出力ボ
ート８゜〜８ｎを共有する内部パスである。
ところで、最近のワンチラノマイクロコノピユータでは
、ＲＯＭ容奮耐重Ｋバイト以上というのが通常であるの
で、内部・ぐス１０たけではＲＯＭｊまたはＲＡＭ、？
にアドレス情報を十分に与えることはできない、そこで
、本マイクロコンピュータにあっては、アドレスを時分
割して与えるためにＲＯＭ用デコーダ４及びＲＡＭ用デ
コーダ５には前述したようにラッチ機能全般けており、
これを前記制御回路９がらの分割信号ＤＣによりコント
ロールするようにしている。また、ＣＰＵ１が内部メモ
リ（ＲＯＭ２、ＲＡＭＪ）だけでなく、外部メモリも使
用することが考えられるので、人出力ボート８゜〜８ｎ
を利用してアドレスとデータとの情報のやり取りを上記
制御回路９のｎピットの絖み出し書き込み制御信号ＲＷ
Ｃによって制御するようにしている。すなわち、上記制
御回路９は、通常はＣＰＵＪの制御下におかれ、前記制
御信号ＤＣ１ＲＷＣによって上記デコーダ４，５、出カ
バツノアロ゛、人出力バッファ７及び入出力ポート８゜
〜８ｎを制御してＲＯＭＪ 、）ｔＡＭＪのアクセスコ
ントロールを実行し、内部メモリテスト時にはテラｆに
設けられたテストピンから入力さｎるテスト信号によっ
て上記ＣＰＵＩの制御を系止し、外部からの読み出し信
号ＲＤや書き込み信号ＷＤの入出力切換えと、上記制御
信号ＤＣ、ＲＷＣ（！−上記デコーダ４〜７及び人出力
１− トｓ。〜８ｎに送出し、入出力？−ト８゜〜８ｎ
をアドレスまたはデータ入出力として機能するように割
り当て、これらを制御して内部メモリのアクセスをコン
トロールするようにしている、 上記のようなワンチラノマイクロコノピユータにおいて
は、ＲＯＭｆｆ１及びＲＡＭ、？がそれぞれ本来の目的
であるＣＰＵＩの！ログラムメモリ及びデータメモリと
して使用さｇる場合の動作は従来のワンチップマイクロ
コンピュータト同様であシ、ＣＰＣＩにより制御される
制御回路９の制御信号ＤＣ、ＲＷＣによって各デコーダ
４〜７及び各ポート８゜〜８ｎを制御してＣＰＵＪ、Ｒ
ＯＭ、？、ＲＡＭＪ、人出力ポート８゜身〜８ｎとの間
のデータの受授のコントロールを行なう。ところが、内
部メモリ（ＲＯＭ２゜ＲＡＭ、？）のテスト時には、テ
ストピンからのテスト信号によって制御回路９はＣＰＪ
ｊｌの制御から外部信号の制御に移る３、すなわち、こ
のマイクロコンピュータは、外部からの読み出し信号Ｒ
Ｄ、書き込み信号ＷＲ，人出力出力ボート〜８ｎを経由
して与えられるアドレス情報によって内部メモリをアク
セスし、読み出したメモリ内容を再び入出力ポートを通
じて外部に送出する。
、ＲＯＭ容奮耐重Ｋバイト以上というのが通常であるの
で、内部・ぐス１０たけではＲＯＭｊまたはＲＡＭ、？
にアドレス情報を十分に与えることはできない、そこで
、本マイクロコンピュータにあっては、アドレスを時分
割して与えるためにＲＯＭ用デコーダ４及びＲＡＭ用デ
コーダ５には前述したようにラッチ機能全般けており、
これを前記制御回路９がらの分割信号ＤＣによりコント
ロールするようにしている。また、ＣＰＵ１が内部メモ
リ（ＲＯＭ２、ＲＡＭＪ）だけでなく、外部メモリも使
用することが考えられるので、人出力ボート８゜〜８ｎ
を利用してアドレスとデータとの情報のやり取りを上記
制御回路９のｎピットの絖み出し書き込み制御信号ＲＷ
Ｃによって制御するようにしている。すなわち、上記制
御回路９は、通常はＣＰＵＪの制御下におかれ、前記制
御信号ＤＣ１ＲＷＣによって上記デコーダ４，５、出カ
バツノアロ゛、人出力バッファ７及び入出力ポート８゜
〜８ｎを制御してＲＯＭＪ 、）ｔＡＭＪのアクセスコ
ントロールを実行し、内部メモリテスト時にはテラｆに
設けられたテストピンから入力さｎるテスト信号によっ
て上記ＣＰＵＩの制御を系止し、外部からの読み出し信
号ＲＤや書き込み信号ＷＤの入出力切換えと、上記制御
信号ＤＣ、ＲＷＣ（！−上記デコーダ４〜７及び人出力
１− トｓ。〜８ｎに送出し、入出力？−ト８゜〜８ｎ
をアドレスまたはデータ入出力として機能するように割
り当て、これらを制御して内部メモリのアクセスをコン
トロールするようにしている、 上記のようなワンチラノマイクロコノピユータにおいて
は、ＲＯＭｆｆ１及びＲＡＭ、？がそれぞれ本来の目的
であるＣＰＵＩの！ログラムメモリ及びデータメモリと
して使用さｇる場合の動作は従来のワンチップマイクロ
コンピュータト同様であシ、ＣＰＣＩにより制御される
制御回路９の制御信号ＤＣ、ＲＷＣによって各デコーダ
４〜７及び各ポート８゜〜８ｎを制御してＣＰＵＪ、Ｒ
ＯＭ、？、ＲＡＭＪ、人出力ポート８゜身〜８ｎとの間
のデータの受授のコントロールを行なう。ところが、内
部メモリ（ＲＯＭ２゜ＲＡＭ、？）のテスト時には、テ
ストピンからのテスト信号によって制御回路９はＣＰＪ
ｊｌの制御から外部信号の制御に移る３、すなわち、こ
のマイクロコンピュータは、外部からの読み出し信号Ｒ
Ｄ、書き込み信号ＷＲ，人出力出力ボート〜８ｎを経由
して与えられるアドレス情報によって内部メモリをアク
セスし、読み出したメモリ内容を再び入出力ポートを通
じて外部に送出する。
この場合、たとえば入出力ポート８゜をアドレス入力用
とし、入出力ポート８．をデータ入出力用としているが
、このような割当ては人出カポートをＣＰＵＩがいかな
る目的で使用しているかによシ決定される。また、デー
タ入出力の目的で使用する入出力４−ト８ｎをアドレス
入力用として時分割して用いるようにしてもよい。また
、ピン数の減少を考えるならば、前述したテストピンは
ＣＰＵＩが用いている他のピン、例えばリセットピンを
併用するようにしてもよい。
とし、入出力ポート８．をデータ入出力用としているが
、このような割当ては人出カポートをＣＰＵＩがいかな
る目的で使用しているかによシ決定される。また、デー
タ入出力の目的で使用する入出力４−ト８ｎをアドレス
入力用として時分割して用いるようにしてもよい。また
、ピン数の減少を考えるならば、前述したテストピンは
ＣＰＵＩが用いている他のピン、例えばリセットピンを
併用するようにしてもよい。
すなわち、本発明においては、ＣＰＵＩによる内部メモ
リ（ＲＯＭ！−、ＲＡＭりに対する“アクセスコントロ
ール制御をテストピンからの人力信号により外部からコ
ントロール可能とすることに特徴があり、ワンチッグマ
イクロコンピュータに採用しているため内部メモリに対
するテストタイムの短縮、内部メモリの読み出しの簡略
化、さらにはＥＰＲＯＭ（再書込み可能なＲＯＭ）プア
ージョンにおけるグログラム／ベリファイの簡単（？、
が可能となる。ま九、内部パス１０を時分割にて使用す
ることにより内部メモリ容量の拡大に対処し得る。
リ（ＲＯＭ！−、ＲＡＭりに対する“アクセスコントロ
ール制御をテストピンからの人力信号により外部からコ
ントロール可能とすることに特徴があり、ワンチッグマ
イクロコンピュータに採用しているため内部メモリに対
するテストタイムの短縮、内部メモリの読み出しの簡略
化、さらにはＥＰＲＯＭ（再書込み可能なＲＯＭ）プア
ージョンにおけるグログラム／ベリファイの簡単（？、
が可能となる。ま九、内部パス１０を時分割にて使用す
ることにより内部メモリ容量の拡大に対処し得る。
以上説明したように本発明によれば、内部パスが入出力
ホード及び内部メモリのデコーダを共有し、テストビン
からの入力信号によってＣＰＵによる内部メモリに対す
る制御を禁止し、外部からの読み出しあるいは書き込み
信号と一ト記入出カポー１ｒ経由して与えられるアドレ
ス情報とによ］上記内部メモリに対するアクセス制御を
実施する回路構成としているので、内部メモリを汎用メ
モリとしてアクセスでさ、また内部パスを時分割で使用
する手段を設けているので、大容量の内部メモリに対応
でき、もって内部メモリに対するテスト時間を短縮でき
るワンチッグマイクロコンピュータを提供できる。
ホード及び内部メモリのデコーダを共有し、テストビン
からの入力信号によってＣＰＵによる内部メモリに対す
る制御を禁止し、外部からの読み出しあるいは書き込み
信号と一ト記入出カポー１ｒ経由して与えられるアドレ
ス情報とによ］上記内部メモリに対するアクセス制御を
実施する回路構成としているので、内部メモリを汎用メ
モリとしてアクセスでさ、また内部パスを時分割で使用
する手段を設けているので、大容量の内部メモリに対応
でき、もって内部メモリに対するテスト時間を短縮でき
るワンチッグマイクロコンピュータを提供できる。
図は本発明の一実施例に係るワンチップマイクロコンピ
ュータの要部構成図である。 １・・・ＣＰＵ１ 、？・・・ＲＯＭ１３・・・ＲＡＭ
、４・・・ＲＯＭ用デコーダ、５・・ＲＡＭ用デコーダ
、６・・・ＲＯＭ用出力パツファ、７・・・ＲＡＭ用入
出力パツファ、８゜〜８ｎ・・・入出力ポート、９・・
・読４Ｊみ出し書き込み制御回路、１ｏ・・・内部パス
。
ュータの要部構成図である。 １・・・ＣＰＵ１ 、？・・・ＲＯＭ１３・・・ＲＡＭ
、４・・・ＲＯＭ用デコーダ、５・・ＲＡＭ用デコーダ
、６・・・ＲＯＭ用出力パツファ、７・・・ＲＡＭ用入
出力パツファ、８゜〜８ｎ・・・入出力ポート、９・・
・読４Ｊみ出し書き込み制御回路、１ｏ・・・内部パス
。
Claims (4)
- （１） 中央処理装置と、この中央処理装置によりア
クセス制御される内部メモリと、この内部メモリおよび
中央処理装置と外部との間の情報伝達に用いられる入出
力ボートをワンチップ内に含んでなるワンチップマイク
ロコンピュータにおいて、前記中央処理装置、入出力ボ
ートおよび内部メモリ用のデコーダを共有するように内
部パスを形成すると共にチップに形成されたテストピン
からの人力信号によって齢記中央処理装置による内部メ
モリに対する制御を禁止し、外部η・鴫の読み出しある
いは書き込み信号と＠虻人出力ポートを経由して与えら
れるアドレス情報とにより前記内部メモリに対するアク
セス制御を実施するメモリ制御手段を設け、前記内部メ
モリを汎用メモリとして外部からアクセス制御し得るよ
うに構成し次ことを特徴とするワンチップマイクロコン
ピュータ。 - （２）前記内部パスを時分割に用いる手段をさらにＪ４
備してなる特許請求の範囲第１項記載のワンチップマイ
クロコンピュータ。 - （３） 前記内部メモリは、リードオンリメモリのみ
、あるいはランダムアクセスメモリのみ、わるいはり−
ドオンリメモリとランダムアクセスメモリの両方のいず
れかであることを特徴とする特許請求の範囲第１項記載
のワンチップマイクロコンピュータ。 - （４） 前記テストピンは中央処理装置のリセットビ
ンにて併用されることを特徴とする特許請求の範囲第１
項記載のワンチップマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56134659A JPS5835661A (ja) | 1981-08-27 | 1981-08-27 | ワンチツプマイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56134659A JPS5835661A (ja) | 1981-08-27 | 1981-08-27 | ワンチツプマイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5835661A true JPS5835661A (ja) | 1983-03-02 |
Family
ID=15133547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56134659A Pending JPS5835661A (ja) | 1981-08-27 | 1981-08-27 | ワンチツプマイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5835661A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188895A (ja) * | 1983-03-24 | 1984-10-26 | Mazda Motor Corp | 中央処理装置内蔵メモリ−のモニタ−方法 |
| JPS6085500A (ja) * | 1983-10-18 | 1985-05-14 | Fujitsu Ltd | 高集積回路素子内蔵メモリの試験方式 |
| JPS60198667A (ja) * | 1984-03-23 | 1985-10-08 | Hitachi Ltd | プロセツサとメモリを内蔵する集積回路 |
| JPS6415832A (en) * | 1987-07-10 | 1989-01-19 | Nec Corp | Single-chip microcomputer |
| US4989208A (en) * | 1986-04-23 | 1991-01-29 | Hitachi, Ltd. | Data processor |
-
1981
- 1981-08-27 JP JP56134659A patent/JPS5835661A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188895A (ja) * | 1983-03-24 | 1984-10-26 | Mazda Motor Corp | 中央処理装置内蔵メモリ−のモニタ−方法 |
| JPH0158536B2 (ja) * | 1983-03-24 | 1989-12-12 | Mazda Motor | |
| JPS6085500A (ja) * | 1983-10-18 | 1985-05-14 | Fujitsu Ltd | 高集積回路素子内蔵メモリの試験方式 |
| JPS60198667A (ja) * | 1984-03-23 | 1985-10-08 | Hitachi Ltd | プロセツサとメモリを内蔵する集積回路 |
| US4989208A (en) * | 1986-04-23 | 1991-01-29 | Hitachi, Ltd. | Data processor |
| JPS6415832A (en) * | 1987-07-10 | 1989-01-19 | Nec Corp | Single-chip microcomputer |
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