JPH0789340B2 - バス間インターフェースにおいてアドレス・ロケーションの判定を行なう方法及び装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デュアル・バス・アー
キテクチャを採用したコンピュータ・システムにおける
バス間（バス−バス）インターフェースに関するもので
あり、より詳しくは、あるメモリ・ロケーションが、シ
ステム・バスに接続されたシステム・メモリの中のメモ
リ・ロケーションであるのか、それともＩ／Ｏバスに接
続されたデバイスの中のメモリ・ロケーションであるの
かの判定を、バス間インターフェースを利用して行なう
ようにした、バス間インターフェース装置及びその方法
に関するものである。

【０００２】

【従来の技術】一般にコンピュータ・システムにおいて
は、また特にパーソナル・コンピュータ・システムにお
いては、中央処理装置（ＣＰＵ）、メモリ・デバイス、
それにダイレクト・メモリ・アクセス制御機構（ＤＭＡ
制御機構）等の、様々なシステム・デバイスどうしの間
でデータ転送が行なわれる。データ転送は更に、入出力
デバイス（Ｉ／Ｏデバイス）等の、拡張要素どうしの間
でも行なわれ、また、Ｉ／Ｏデバイスと様々なシステム
・デバイスとの間でも行なわれる。Ｉ／Ｏデバイスやシ
ステム・デバイスが互いの間で通信をするときに、その
通信はコンピュータのバスを介して行なわれる。コンピ
ュータのバスは、一連の複数本の導線から成り、それら
複数本の導線を介して、任意の情報送信元から任意の情
報送信先への情報転送を行なうことができる。システム
・デバイスやＩ／Ｏデバイスの多くは、バス・コントロ
ーラ（即ち、コンピュータ・システムを制御できるデバ
イス）として機能する能力と、バス・スレーブ（即ち、
バス・コントローラによって制御される要素）として機
能する能力とを備えている。

【０００３】パーソナル・コンピュータ・システムであ
って２つ以上のバスを備えたものが公知となっている。
典型的な例としては、先ず第１に、ローカル・バスを備
えており、このローカル・バスは、例えば、ＣＰＵがキ
ャッシュ・メモリやメモリ制御機構と通信する場合等に
使用するバスである。第２には、システムＩ／Ｏバスを
備えており、このシステムＩ／Ｏバスは、例えば、シス
テム・バス・デバイス（ＤＭＡ制御機構等）やＩ／Ｏデ
バイスが、メモリ制御機構を介してシステム・メモリと
通信する場合等に使用するバスである。システムＩ／Ｏ
バスは、システム・バスとＩ／Ｏバスとから成り、それ
ら双方のバスはバス・インターフェース装置を介して互
いに接続されている。Ｉ／Ｏデバイスどうしが互いの間
で通信をするときには、Ｉ／Ｏバスを使用してその通信
が行なわれる。また、一般的に、Ｉ／Ｏデバイスがシス
テム・メモリ等のシステム・バス・デバイスとの間で通
信を行なうことも必要になる。このような、Ｉ／Ｏデバ
イスとシステム・バス・デバイスとの間の通信は、バス
・インターフェース装置を介して、Ｉ／Ｏバスとシステ
ム・バスとの両方を使用して行なわれることになる。

【０００４】Ｉ／Ｏバスに接続されているデバイスは、
同じくそのＩ／Ｏバスに接続されている別のデバイスの
中のあるアドレス・ロケーションに対して、データの読
取りないし書込みを行なうことが必要になることもあ
り、また、ローカル・バスに接続されているシステム・
メモリの中のあるアドレスに対して、データの読取りな
いし書込みを行なうことが必要になることもある。この
種のシステムでは、システム・バスと、ＣＰＵ複合体の
ローカル・バスとの、両方のバスに接続されているメモ
リ制御機構の中に、メモリ・アドレスのリストを記憶さ
せておくようにしている。

【０００５】

【発明が解決しようとする課題】従って、Ｉ／Ｏバスに
接続されているデバイスが、あるメモリ・アドレスに対
する読取り動作ないし書込み動作を実行する必要が生じ
た場合には、そのアドレスを表わす信号が、バス・イン
ターフェース装置を介してメモリ制御機構へ受け渡され
ねばならない。そして更に、メモリ制御機構の中のロジ
ックが、そのアドレスがシステム・メモリの中のアドレ
スであるのか、それともＩ／Ｏバスに接続されたデバイ
スの中のアドレスであるのかを判定した上で、その判定
結果の情報を、Ｉ／Ｏバスに接続されたそのデバイスへ
通信した後でなければ、そのデバイスが読取りないし書
込みのための情報転送を開始することはできない。しか
しながら、このように、バス・インターフェース装置を
介して通信が行なわれるときには、バス・インターフェ
ース装置は、先ず、システム・バスを使用することにつ
いての仲裁を求めねばならず、その後に、要求アドレス
についての情報をメモリ制御機構に書き込まねばならな
い。そして、メモリ制御機構がその要求アドレスのロケ
ーションを判定し終ったときには、システム・バスの解
放が既に随分と遅れていることになる。また、システム
・バスをさっさと解放していたのであれば、システム・
バスの使用権を取り戻すために再度仲裁を求めねばなら
ず、そしてその後に、その判定したアドレスのロケーシ
ョンを、バス・インターフェース装置へ書き戻すように
しなければならない。

【０００６】これらの仲裁動作や「ハンドシェイキング
動作」は、いずれも時間のかかる動作であって、非効率
的であり、特に、要求された読取りないし書込みが、Ｉ
／Ｏバスに接続されたデバイスが、同じくＩ／Ｏバスに
接続された別のデバイスの中のアドレスに対して行なう
書込みないし読取りである場合には、ことさら非能率的
であると言わざるを得ない。実際に、システムによって
は、Ｉ／Ｏバスに接続されたデバイスがメモリへの読取
りないし書込みを必要としたときには、アドレスの比較
を行なった後に、更にその比較によって判定したアドレ
スのロケーションを要求元デバイスへ書き戻すのに必要
な、充分な時間を確保するために、プログラミングによ
って、その動作のサイクルの中に余分な時間遅れを導入
するようにしたものもある。

【０００７】従って本発明の目的は、Ｉ／Ｏバスに接続
されたデバイスがデータの書込みないし読取りを行なお
うとしているアドレスのロケーションの判定を、効率的
に行なえるようにすることにある。

【０００８】

【課題を解決するための手段】本発明が提供する、シス
テム・バスとＩ／Ｏバスとを接続するバス・インターフ
ェース装置は、Ｉ／Ｏバスに接続されたデバイスから読
取り要求ないし書込み要求が発せられたときに、このバ
ス・インターフェース装置の中で、その読取り要求ない
し書込み要求に関するアドレスの、メモリ・アドレス比
較動作を実行する機能を備えている。そして、その比較
の結果、そのアドレスが、Ｉ／Ｏバスに接続されたデバ
イスの中のアドレスであることが判明した場合には、Ｉ
／Ｏバス上のそのアドレスに対する読取りないし書込み
を、同じくＩ／Ｏバスに接続された要求元デバイスに、
バス・インターフェース装置を介することなく直接行な
わせるようにする。一方、そのアドレスが、システム・
メモリの中のアドレスであった場合には、その読取りな
いし書込みに関するデータないし要求を、このバス・イ
ンターフェース装置を介してシステム・バスへ受け渡す
ようにする。従って、メモリ・アドレス比較の機能は全
て、このバス・インターフェース装置で実行させるた
め、このバス・インターフェース装置を経由してメモリ
制御機構へ行き、そこでメモリ・アドレス比較機能を実
行し、その後に、比較によって得られた情報と共に、Ｉ
／Ｏバスに接続された要求元デバイスへ戻るという動作
のために、時間が無駄に費消されることがない。

【０００９】

【実施例】先ず第１図について説明すると、その全体を
引用符号１０で表わしたコンピュータ・システムは、シ
ステム・ボード１２とプロセッサ複合体１４とを含んで
いる。プロセッサ複合体１４はプロセッサ部分１６とベ
ース部分１８とを含んでおり、それらの部分１６と１８
とは、ローカル・バス・コネクタ２２を介して、プロセ
ッサのローカル・バス２０によって互いに接続されてい
る。プロセッサ部分１６は５０メガヘルツで動作し、ベ
ース部分１８は４０メガヘルツで動作する。

【００１０】システム・ボード１２は、インターリーブ
型のシステム・メモリ２４及び２６と、複数の入出力デ
バイス（Ｉ／Ｏデバイス）２８とを含んでいる。メモリ
２４ないし２６とプロセッサ複合体１４との間の通信は
メモリ・バス３０で取り扱い、一方、複数のＩ／Ｏデバ
イス２８とプロセッサ複合体１４との間の通信はＩ／Ｏ
バス３２を介して行なわれる。また、Ｉ／Ｏデバイス２
８とメモリ２４ないし２６との間の通信は、Ｉ／Ｏバス
３２と、システム・バス７６と、メモリ・バス３０とを
介して行なわれる。Ｉ／Ｏバス３２は、例えば「マイク
ロ・チャネル（MICRO CHANNEL:これは登録商標であ
る）」という名のコンピュータ・アーキテクチャに即し
た構成のものとすることができる。メモリ・バス３０及
びＩ／Ｏバス３２は、プロセッサ複合体コネクタ３４を
介して、プロセッサ複合体１４のベース部分１８に接続
されている。複数のＩ／Ｏデバイス２８は、例えばメモ
リ拡張デバイス等であり、それらは、Ｉ／Ｏバス３２を
介してコンピュータ・システム１０に接続することがで
きるようにしてある。システム・ボード１２は更に、こ
のコンピュータ・システム１０が通常の動作を実行する
際に使用する、例えばビデオ回路、タイミング回路、キ
ーボード制御回路、及び割込み回路等の、様々な一般的
な回路も含んでいるが、ただしそれらの回路はいずれも
図には示していない。

【００１１】プロセッサ複合体１４のプロセッサ部分１
６は、中央処理装置（ＣＰＵ）３８を含んでいる。この
ＣＰＵ３８には、この好適実施例では、インテル社（In
tel,Inc. ）が商品番号「ｉ４８６」として供給してい
る、３２ビットのマイクロプロセッサを使用している。
プロセッサ部分１６には更に、スタティック・ランダム
・アクセス・メモリ（ＳＲＡＭ）４０と、キャッシュ制
御モジュール４２と、周波数制御モジュール４４と、ア
ドレス・バッファ４６と、データ・バッファ４８とが含
まれている。ローカル・バス２０は、データ情報経路５
０とアドレス情報経路５２と制御情報経路５４とを含ん
でいる。データ情報経路５０は、ＣＰＵ３８と、ＳＲＡ
Ｍ４０と、データ・バッファ４８との間に設けられてい
る。アドレス情報経路５２は、ＣＰＵ３８と、キャッシ
ュ制御モジュール４２と、アドレス・バッファ４６との
間に設けられている。制御情報経路５４は、ＣＰＵ３８
と、キャッシュ制御モジュール４２と、周波数制御モジ
ュール４４との間に設けられている。また更に、アドレ
ス情報経路５２と制御情報経路５４とはキャッシュ制御
モジュール４２とＳＲＡＭ４０との間にも設けられてい
る。

【００１２】ＳＲＡＭ４０は、システム・メモリ２４な
いし２６から読み出されたメモリ情報や、Ｉ／Ｏデバイ
ス２８に備えられている拡張メモリから読み出されたメ
モリ情報を、短期間記憶することによって、キャッシュ
機能を提供する。キャッシュ制御モジュール４２にはラ
ンダム・アクセス・メモリ（ＲＡＭ）５６が組み込まれ
ており、このＲＡＭ５６は、メモリ２４ないし２６のア
ドレス・ロケーションを記憶させておくメモリである。
ＣＰＵ３８は、ＳＲＡＭ４０の中にキャッシュされてい
る情報には、ローカル・バス２０を介して、直接にアク
セスすることができる。周波数制御モジュール４４は、
５０メガヘルツのプロセッサ部分１６の動作と、４０メ
ガヘルツのベース部分１８の動作とを、同期させると共
に、バッファ４６及び４８の動作を制御している。従っ
てこの周波数制御モジュール４４は、バッファ４６及び
４８に情報を取り込むタイミングや、それらバッファに
既に記憶されている情報の上に上書きするタイミングを
決定するものである。バッファ４６及び４８は、メモリ
２４と２６とからの２つの書込み動作によるデータを、
同時にそれらバッファに記憶させることができるように
構成してある。バッファ４６及び４８は両方向性バッフ
ァであり、即ち、それらバッファは、ＣＰＵ３８から送
られてくる情報と、ＣＰＵ３８へ向けて送り出す情報と
の、いずれの情報をもラッチすることのできる機能を備
えている。このように、バッファ４６及び４８を両方向
性バッファとしてあるため、このプロセッサ複合体１４
においては、そのベース部分１８には標準的な同じ構成
のものを使用したままで、そのプロセッサ部１６だけを
交換してアップグレードすることが可能となっている。

【００１３】ベース部分１８には、メモリ制御機構５８
と、ダイレクト・メモリ・アクセス（ＤＭＡ）制御機構
６０と、集中仲裁制御ポイント（ＣＡＣＰ）回路６２
と、バス・インターフェース装置６４と、バッファ／誤
り訂正コード（バッファ／ＥＣＣ）回路６６とが含まれ
ている。更にまた、このベース部分１８には、ドライバ
回路６８と、リード・オンリ・メモリ（ＲＯＭ）７０
と、セルフ・テスト回路７２と、バッファ７４とが含ま
れている。システム・バス７６は、データ情報経路７８
と、アドレス情報経路８０と、制御情報経路８２とを含
んでいる。データ情報経路７８は、バッファ７４をバス
・インターフェース装置６４に接続すると共に、このバ
ス・インターフェース装置６４をＤＭＡ制御機構６０と
バッファ／ＥＣＣ回路６６とに接続し、更に、バッファ
／ＥＣＣ回路６６をシステム・メモリ２４及び２６に接
続している。アドレス情報経路８０と制御情報経路８２
とは、その各々が、メモリ制御機構５８をＤＭＡ制御機
構６０とバス・インターフェース装置６４とに接続する
と共に、このバス・インターフェース装置６４をバッフ
ァ７４に接続している。

【００１４】メモリ制御機構５８は、ＣＰＵ３８のロー
カル・バス２０と、システム・バス７６との、双方のバ
スの上に位置しており、このメモリ制御機構５８は、Ｃ
ＰＵ３８と、ＤＭＡ制御機構６０と、（Ｉ／Ｏデバイス
２８の代理として機能している）バス・インターフェー
ス装置６４とのいずれかに対して、メモリ・バス３０を
介してシステム・メモリ２４ないし２６へアクセスする
場合のアクセス権を付与する機能を果たすものである。
このメモリ制御機構５８は、メモリ・バス３０を使用し
て行なうシステム・メモリ２４及び２６へのシステム・
メモリ・サイクルを開始する。１回のシステム・メモリ
・サイクルの間に、ＣＰＵ３８と、ＤＭＡ制御機構６０
と、（Ｉ／Ｏデバイス２８の代理として機能している）
バス・インターフェース装置６４とのうちの、いずれか
１つだけが、このメモリ制御機構５８を介してシステム
・メモリ２４ないし２６にアクセスすることができる。
そして、ＣＰＵ３８がシステム・メモリとの間で通信を
行なうときには、そのアクセスは、ローカル・バス２０
と、メモリ制御機構５８と、メモリ・バス３０とを介し
て行なわれ、一方、ＤＭＡ制御機構６０、または（Ｉ／
Ｏデバイス２８の代理として機能している）バス・イン
ターフェース装置６４が、システム・メモリにアクセス
する場合には、そのアクセスは、システム・バス７６
と、メモリ制御機構５８と、メモリ・バス３０とを介し
て行なわれる。

【００１５】ＣＰＵ３８からＩ／Ｏバス３２への読取り
サイクルないし書込みサイクルが実行されるときには、
そのためのアドレス情報が、システム・メモリのアドレ
ス境界と比較対照される。それによって、そのアドレス
情報が、Ｉ／Ｏ拡張メモリ・アドレスまたはＩ／Ｏポー
ト・アドレスに該当していることが判明したならば、メ
モリ制御機構５８は、Ｉ／Ｏバス３２を使用して（従っ
てバス・インターフェース装置６４を介して）、Ｉ／Ｏ
デバイス２８との間での、Ｉ／Ｏメモリ・サイクルない
しＩ／Ｏポート・サイクルを開始する。このように、Ｃ
ＰＵ３８からＩ／ＯメモリへのＩ／Ｏメモリ・サイク
ル、またはＣＰＵ３８からＩ／ＯポートへのＩ／Ｏポー
ト・サイクルが実行されるときには、先ず、メモリ制御
機構５８へ供給されているアドレスが、システム・バス
７６からＩ／Ｏバス３２へ、それら２つのバスの間に位
置しているバス・インターフェース装置６４を介して転
送される。そして、そのアドレスに対応している拡張メ
モリを含んでいるＩ／Ｏデバイス２８が、Ｉ／Ｏバス３
２からそのメモリ・アドレスを受け取る。更に、ＤＭＡ
制御機構６０とバス・インターフェース装置６４とが、
システム・メモリ２４ないし２６と、Ｉ／Ｏデバイス２
８の中に組み込まれている拡張メモリとの間の、情報交
換を制御する。ＤＭＡ制御機構６０は更に、プロセッサ
複合体１４の代理としての、３つの機能を提供してい
る。即ち、第１に、ＤＭＡ制御機構６０は、小型コンピ
ュータ用のサブシステム制御ブロック（subsystem cont
rol block:ＳＣＢ）アーキテクチャを用いて、ＤＭＡチ
ャネルの構成（コンフィギュレーション）を行なう機能
を提供している。これによって、プログラム式Ｉ／Ｏを
使用することなくＤＭＡチャネルの構成を行なうことが
可能にされている。第２に、ＤＭＡ制御機構６０は、低
速で動作しているメモリ拡張デバイスと、通常それより
も高速で動作しているシステム・メモリとの間の転送を
最適化する、バッファとしての機能を提供している。第
３に、ＤＭＡ制御機構６０は、システム・メモリに対す
る、８チャネルで３２ビットの、ダイレクト・アクセス
機能を提供している。更に、ＤＭＡ制御機構６０は、こ
の、システム・メモリに対するダイレクト・アクセス機
能を提供する際には、２通りのモードで機能することが
できるようになっている。そのうちの第１のモードは、
ＤＭＡ制御機構６０が、プログラム式Ｉ／Ｏモードで機
能するというものであり、この第１のモードにおいて
は、このＤＭＡ制御機構６０が、機能上、ＣＰＵ３８の
スレーブとなる。第２のモードは、このＤＭＡ制御機構
６０そのものが、システム・バス７６のバス・マスター
として機能するというものであり、このときには、ＤＭ
Ａ制御機構６０は、Ｉ／Ｏバス３２のための仲裁を行な
い、このＩ／Ｏバス３２を制御する。また、この第２の
モードにあるときには、このＤＭＡ制御機構６０は、先
入れ先出し式（ＦＩＦＯ）レジスタ回路を使用する。

【００１６】ＣＡＣＰ回路６２は、ＤＭＡ制御機構６０
と、複数のＩ／Ｏデバイスの夫々のバス制御機構と、Ｃ
ＰＵ３８（ただし、ＣＰＵ３８がＩ／Ｏデバイスをアク
セスしようとしている場合）との間の、仲裁機構として
機能する回路である。このＣＡＣＰ回路６２は、ＤＭＡ
制御機構６０と、メモリ制御機構５８と、Ｉ／Ｏデバイ
スとから、夫々の仲裁制御信号を受け取った上で、それ
らのうちのいずれのデバイスにＩ／Ｏバス３２の制御を
渡すかということと、その特定のデバイスがＩ／Ｏバス
３２の制御を保持し続ける時間の長さとを決定するもの
である。

【００１７】ドライバ回路６８は、メモリ制御機構５８
からシステム・メモリ２４及び２６へ、制御情報とアド
レス情報とを供給する回路である。このドライバ回路６
８は、システム・メモリ２４及び２６を構成するのに使
用しているシングル・インライン・メモリ・モジュール
（single in-line memory module：ＳＩＭＭ）の個数に
合わせて、それら情報をドライブする。従って、このド
ライバ回路６８は、システム・メモリ２４及び２６へ供
給する制御情報及びアドレス情報の信号強度をそれらメ
モリのサイズに合わせて変化させる。

【００１８】バッファ回路７４は、プロセッサ複合体１
４のベース部分１８とシステム・ボード１２との間での
増幅の機能を提供すると共に、それらを互いに絶縁する
機能をも提供している。このバッファ回路７４は、複数
のバッファで構成してあり、それらバッファによって、
Ｉ／Ｏバス３２とバス・インターフェース装置６４との
間の境界情報をリアルタイムで取り込むことができるよ
うにしてある。そのため、コンピュータ・システム１０
に障害状況が発生した場合には、コンピュータ修理要員
は、このバッファ回路７４にアクセスすれば、コンピュ
ータ・システム１０にその障害状況が発生した時点でコ
ネクタ３４に存在していた情報を知ることができる。

【００１９】ＲＯＭ７０は、このコンピュータ・システ
ム１０の電源投入時に、拡張メモリからシステム・メモ
リへのデータの初期配置を行なうことによって、このコ
ンピュータ・システム１０の構成（コンフィギュレーシ
ョン）を行なう。セルフ・テスト回路７２は、ベース部
分１８の中の様々なロケーションに接続されており、様
々なセルフ・テスト機能を提供している。このセルフ・
テスト回路７２は、コンピュータ・システム１０の電源
投入時に、バッファ回路７４にアクセスして障害状況が
発生しているか否かを判断すると共に、ベース部分１８
の中のその他の主要構成要素のテストも行ない、それら
によって、コンピュータ・システム１０が動作可能な状
態にあるか否かを判断する。

【００２０】続いて図２について説明すると、この図２
に示したのは、図１のコンピュータ・システム１０の中
の、バス・インターフェース装置６４のブロック図であ
る。バス・インターフェース装置６４は、システム・バ
ス７６とＩ／Ｏバス３２との間の、両方向高速インター
フェースの機能を提供している装置であり、本発明を実
現する上での基礎を成し装置である。

【００２１】バス・インターフェース装置６４には、シ
ステム・バス・ドライバ／レシーバ回路１０２と、Ｉ／
Ｏバス・ドライバ／レシーバ回路１０４と、それら２つ
のドライバ／レシーバ回路の間に接続された複数の制御
ロジック回路とが含まれている。システム・バス・ドラ
イバ／レシーバ回路１０２はステアリング・ロジックを
含んでおり、このステアリング・ロジックは、システム
・バス７６から受け取った信号を、バス・インターフェ
ース装置６４の中の複数の制御ロジック回路のうちの該
当する制御ロジック回路へ配送すると共に、バス・イン
ターフェース装置６４の中の複数の制御ロジック回路か
ら信号を受け取って、その受け取った信号をシステム・
バス７６へ送出するためのロジックである。Ｉ／Ｏバス
・ドライバ／レシーバ回路１０４もまたステアリング・
ロジックを含んでおり、このステアリング・ロジック
は、Ｉ／Ｏバス３２から受け取った信号を、バス・イン
ターフェース装置６４の中の複数の制御ロジック回路の
うちの該当する制御ロジック回路へ配送すると共に、バ
ス・インターフェース装置６４の中の複数の制御ロジッ
ク回路から信号を受け取って、その受け取った信号をＩ
／Ｏバス３２へ送出するためのロジックである。

【００２２】バス・インターフェース装置６４の中の複
数の制御ロジック回路としては、システム・バス−Ｉ／
Ｏバス変換ロジック１０６と、Ｉ／Ｏバス−システム・
バス変換ロジック１０８と、メモリ・アドレス比較ロジ
ック１１０と、誤り回復支援ロジック１１２と、キャッ
シュ・スヌープ・ロジック１１４とがある。また、シス
テム・バス・ドライバ／レシーバ回路１０２には更に、
プログラム式Ｉ／Ｏ回路１１６が接続されている。

【００２３】システム・バス−Ｉ／Ｏバス変換ロジック
１０６について説明すると、先ず、ＤＭＡ制御機構６０
や、（ＣＰＵ３８の代理として機能している）メモリ制
御機構５８が、Ｉ／Ｏバス３２上のスレーブ・デバイス
として動作しているＩ／Ｏデバイス２８と通信をするた
めには、それらＤＭＡ制御機構６０ないしメモリ制御機
構５８は、システム・バス７６のバス・コントローラと
して動作してＩ／Ｏバス３２にアクセスする必要があ
る。このシステム・バス−Ｉ／Ｏバス変換ロジック１０
６は、それらＤＭＡ制御機構６０ないしメモリ制御機構
５８がその動作を実行する上で必要な手段を提供するも
のである。即ち、この変換ロジック１０６は、システム
・バス７６の、複数本の制御ライン、複数本のアドレス
・ライン、及び複数本のデータ・ラインを、それらの合
計本数よりも少ない本数のＩ／Ｏバス３２の複数本のラ
インへ変換する。この変換に際しては、制御信号はその
大部分が、またアドレス信号はその全てが、システム・
バス７６からＩ／Ｏバス３２へ流れるようにしており、
一方、データ情報は、両方向性としており、即ち、いず
れのバスから、いずれのバスへも流れるようにしてい
る。また、この変換ロジック１０６は、システム・バス
７６のバス・スレーブとして動作し、システム・バス７
６をモニタして、Ｉ／Ｏバス３２を対象としたサイクル
が発生したときにそのサイクルを検出する。この変換ロ
ジック１０６は、その種のサイクルを検出したならば、
システム・バス７６上の信号のタイミングをＩ／Ｏバス
３２のタイミングへ変換し、Ｉ／Ｏバス３２上のサイク
ルを開始し、その開始したＩ／Ｏバス３２上のサイクル
が完了するのを待ち、そしてそのＩ／Ｏバス３２上のサ
イクルが完了したならば、システム・バス７６上のサイ
クルを終了させる。

【００２４】Ｉ／Ｏバス−システム・バス変換ロジック
１０８には、システム・バス・アドレス発生回路１１８
と、Ｉ／Ｏバス予期アドレス発生回路１２０と、システ
ム・バス・コントローラ・インターフェース１２２と、
ＦＩＦＯバッファ１２４と、Ｉ／Ｏバス・スレーブ・イ
ンターフェース１２６と、バス−バス歩調合せ制御ロジ
ック１２８とが含まれている。システム・バス・コント
ローラ・インターフェース１２２は、４０メガヘルツで
動作する、高性能の３２ビット（４バイト）の「ｉ４８
６」のバースト・プロトコルをサポートしている。デー
タの転送方式としては、４バイト、８バイト、及び１６
バイトのデータをバースト・モードで転送する方式と、
１バイトないし４バイトのデータを非バースト・モード
で転送する方式とが可能である。Ｉ／Ｏバス・スレーブ
・インターフェース１２６は、Ｉ／Ｏバス３２をモニタ
して、システム・バス７６上のスレーブ・デバイスを対
象とした動作がＩ／Ｏバス３２上に発生したときに、そ
れを検出するためのものであり、Ｉ／Ｏバス３２を対象
とした動作は無視するようにしている。このＩ／Ｏバス
・スレーブ・インターフェース１２６によって検出され
たサイクルは全て、ＦＩＦＯバッファ１２４へ受け渡さ
れ、そこから更にシステム・バス・コントローラ・イン
ターフェース１２２へ受け渡される。

【００２５】あるＩ／Ｏデバイス２８が、システム・メ
モリ２４ないし２６に対する読取りないし書込みを実行
するためには、そのＩ／Ｏデバイス２８は、Ｉ／Ｏバス
３２のバス・コントローラとして動作してシステム・バ
ス７６へアクセスする必要がある。Ｉ／Ｏバス−システ
ム・バス変換ロジック１０８は、Ｉ／Ｏバス２８がその
動作を行なうために必要な手段を提供するものである。
その種の読取り動作と書込み動作とのいずれが行なわれ
ている場合にも、Ｉ／Ｏバス３２は、いずれかのＩ／Ｏ
デバイス２８によって制御されている。このとき、非同
期式の装置であるＩ／Ｏバス・スレーブ・インターフェ
ース１２６が、Ｉ／Ｏバス３２を制御しているそのＩ／
Ｏデバイスの動作速度で動作しており、このＩ／Ｏバス
・スレーブ・インターフェース１２６の働きによって、
バス・インターフェース装置６４は、Ｉ／Ｏバス３２の
コントローラとして動作しているそのＩ／Ｏデバイスに
対するスレーブとして動作して、メモリ・アドレスの復
号化と、そのときの読取りサイクルないし書込みサイク
ルがシステム・メモリ２４ないし２６を対象としたもの
であるか否かの判断とを行なうことができるのである。
更にこれと同時に、バス・インターフェース装置６４
は、システム・バス・コントローラ・インターフェース
１２２の働きによって、システム・バス７６のバス・コ
ントローラとしての動作も行なうことができるようにな
っている。それによって、メモリ制御機構５８（図１）
が、このバス・インターフェース装置６４に対するスレ
ーブとして動作して、システム・メモリ２４ないし２６
から読み取ったデータをバス・インターフェース装置６
４へ供給する動作と、システム・メモリ２４ないし２６
へデータを書き込む動作とのいずれかを行なう。システ
ム・メモリに対する読取りないし書込みはＦＩＦＯバッ
ファ１２４を介して行なわれ、このＦＩＦＯバッファ１
２４のブロック図を示したのが、図３である。

【００２６】図３に示したように、ＦＩＦＯバッファ１
２４は、デュアル・ポートで、両方向性で、しかも非同
期式装置として構成した記憶装置である。ＦＩＦＯバッ
ファ１２４は、システムバス７６とＩ／Ｏバス３２との
間でやり取りされるデータ情報を一時的に記憶する、一
時記憶装置としての機能を提供している。ＦＩＦＯバッ
ファ１２４は、４つの１６バイトのバッファ１２５Ａ〜
１２５Ｄと、ＦＩＦＯ制御回路１２３とを含んでいる。
４つのバッファ１２５Ａ〜１２５Ｄは、Ｉ／Ｏバス３２
のバス・コントローラ並びにシステム・バス７６のバス
・スレーブとの間でやり取りするデータをバッファし、
それによって、Ｉ／Ｏバス３２の動作とシステム・バス
７６の動作とが同時に行われることを可能にしている。
ＦＩＦＯバッファ１２４は、物理的には、２つの３２バ
イトのバッファ（１２５Ａ／１２５Ｃ、１２５Ｂ／１２
５Ｄ）で構成してある。そして、システム・バス・コン
トローラ・インターフェース１２２と、Ｉ／Ｏバス・ス
レーブ・インターフェース１２６との各々が、それら３
２バイトのバッファの１つずつを制御しており、しか
も、それらインターフェース１２２、１２６の各々は、
みずからが制御しているのではない方の３２バイトのバ
ッファの動作によって、みずからの動作が影響を受ける
ことはない。また、いずれの３２バイトのバッファも、
読取り動作と書込み動作との両方に使用される。

【００２７】ＦＩＦＯ１２５Ａ、１２５Ｂ、１２５Ｃ、
１２５Ｄの各々にはアドレス・レジスタ・セクションを
設けてあり、このアドレス・レジスタ・セクションは、
夫々のＦＩＦＯに物理的に付随させたセクションとして
も良く、また、論理的に付随させたセクションとしても
良い。Ｉ／Ｏバス３２からＦＩＦＯ１２５Ａへ、データ
が次々と転送されてきているときには、それらデータの
アドレスが連続しているならば、１６バイトのバッファ
であるこのＦＩＦＯ１２５Ａに１６バイト分のデータが
入れられてこのＦＩＦＯ１２５Ａが満杯になるまで、デ
ータの蓄積を行なう。一方、アドレス検出動作によっ
て、不連続なアドレスが検出されたならば、ＦＩＦＯ１
２５Ａは、それまでに記憶した分のデータをＦＩＦＯ１
２５Ｃへ転送し、またそれと同時にＦＩＦＯ１２５Ｂ
が、その新たな不連続アドレスからのデータの受け取り
を開始する。ＦＩＦＯ１２５Ｂは、ＦＩＦＯ１２５Ａが
それまで行なっていたのと同じように動作し、即ち、１
６バイト分のデータで満杯になるか、或いは更に別の不
連続アドレスが検出されるまで、そのデータの蓄積を続
行する。それらのいずれかの事象が発生した時点で、Ｆ
ＩＦＯ１２５Ｂは、それまでに記憶したデータをＦＩＦ
Ｏ１２５Ｄへ転送し、これ以後再びＦＩＦＯ１２５Ａが
データの記憶動作を開始する。従って全体としては、最
大で、１６バイト分の連続アドレスのデータから成るデ
ータ・ブロックの４個分に相当する量のデータを記憶す
ることができる。

【００２８】更には、２つの３２バイトのバッファを並
列にしてあるため、データの読取りにせよ書込みにせ
よ、それら２つのバッファの間で交互に切り替えること
ができることから、実質的に連続的な、読取りないし書
込みの機能が得られるようになっている。

【００２９】更には、１つの３２バイトのバッファを２
つの１６バイトのバッファ・セクションに分割し、分割
したそれらバッファ・セクションを、Ｉ／Ｏバス３２
と、システム・バス７６とに、即ち互いに別々のバスに
接続してあるため、記憶用のバッファの個数を増やす場
合にも、データをクロッキングして記憶用レジスタに出
し入れする信号の容量負荷に関するＦＩＦＯの性能に、
非常に僅かな影響しか及ばないようになっている。この
ことは、２つのバッファを（並列に）追加するごとに増
加する、各々のバス上のクロック信号の容量負荷の増加
分が、２分の１で済むことによって達成されている。

【００３０】更には、各々の枝部（即ち、１２５Ａ／１
２５Ｃ、ないしは１２５Ｂ／１２５Ｄ）を、２つの１６
バイトのバッファを直列に接続した構成としてあるた
め、例えば読取り動作の実行中に、ある枝部の、２つの
１６バイトのバッファのうちの一方にデータが満杯に蓄
積されたならば、その蓄積したデータを、そのバッファ
に対して直列に接続されている、その枝部の他方の１６
バイトのバッファへ転送しつつ、それと同時に、その枝
部に対して並列な他方の枝部において、データの蓄積を
続行することができる。そのため、データの蓄積にも、
また一方のバスから他方のバスへのデータの転送にも、
タイム・ロスが生じることがない。

【００３１】ＦＩＦＯ１２４の動作を制御するためのロ
ジックは、ＦＩＦＯ制御回路１２３から供給されてい
る。

【００３２】複数のＩ／Ｏデバイスのうちのある１つの
Ｉ／Ｏデバイス２８が、Ｉ／Ｏバス３２を介してシステ
ム・メモリ２４ないし２６へ書込みを行なう際の帯幅
は、１バイト、２バイト、ないしは４バイト（即ち、８
ビット、１６ビット、ないしは３２ビット）のうちのい
ずれかである。あるＩ／Ｏデバイス２８がシステム・メ
モリへの書込みを行なうときには、先ず最初に、第１回
目の転送分の書込みデータがＦＩＦＯバッファ１２５Ａ
または１２５Ｂに記憶される。すると、Ｉ／Ｏバス予期
アドレス発生回路１２０が、予期される次のアドレス、
即ち連続する次のアドレスを算出する。そして、こうし
て算出された連続する次のアドレスを、後続の転送のＩ
／Ｏアドレスと比較対照することによって、その後続の
転送が、連続したアドレスからの転送か否かを検証す
る。もしそれが実際に、連続したアドレスからの転送で
あったならば、第２回目の転送分の１バイト分ないし複
数バイト分のデータを、第１回目の転送分のデータを記
憶したものと同じＦＩＦＯバッファ１２５Ａまたは１２
５Ｂへ供給する。尚、ＦＩＦＯバッファは、Ｉ／Ｏバス
３２からデータを受け取る際には、最高で４０メガバイ
ト／秒までの速度で非同期的にそのデータを受け取るこ
とができる。

【００３３】以上のプロセスは、バッファ１２５Ａまた
は１２５Ｂが、１６バイトのパケット１つ分の情報で満
杯になるか、或いは、不連続のアドレスが検出されるま
で続ける。そして、バッファ１２５Ａが満杯になった場
合には、それに続く次のクロック・サイクルにおいて、
このバッファ１２５Ａの中のデータを、バッファ１２５
Ｃへ転送する。同様に、バッファ１２５Ｂが満杯になっ
たときには、このバッファ１２５Ｂの内容の全てを、１
回のクロック・サイクルの間にバッファ１２５Ｄへ転送
する。こうしてバッファ１２５Ｃやバッファ１２５Ｄに
記憶されたデータは、次に、「ｉ４８６」のバースト転
送によって、システム・バスの動作速度でシステム・メ
モリの中へ書き込む。Ｉ／Ｏデバイスによるシステム・
メモリへの書込みが行なわれている間中、ＦＩＦＯバッ
ファ１２４のこの動作は連続して行ない、その際にバッ
ファ１２５Ａと１２５Ｂとは交互に動作して、それらバ
ッファの一方が、みずからの内容をみずからに接続した
バッファ１２５Ｃまたは１２５Ｄに転送して再び空の状
態にしているとき、他方のバッファが、システム・メモ
リへ書き込むべきデータの受け取り中となる。更にこの
とき、ＦＩＦＯバッファ１２４は、システム・メモリへ
のデータ書込み速度を最適化する。この書込み速度の最
適化は、（１）システム・メモリへ次に書き込む可能性
の大きいデータのバイトのアドレスを、ＦＩＦＯバッフ
ァ１２４が予測することと、（２）ＦＩＦＯバッファ１
２４からシステム・バス７６を介してシステム・メモリ
へデータを書き込むときの可能な最大のデータ書込み速
度に、ＦＩＦＯバッファ１２４が対応し得るようにして
あることとによって達成している。

【００３４】一方、システム・メモリからＩ／Ｏデバイ
ス２８へのデータ読取りが行なわれるときのＦＩＦＯバ
ッファ１２４の動作は、書込みのときの動作とは異なっ
た、次のような動作となる。先ず、システム・バス・ア
ドレス発生回路１１８が、最初の読取りアドレスに基づ
いて後続の読取りデータの読取りアドレスを発生し、そ
れに従って、バッファ１２５Ｃないし１２５Ｄの中にデ
ータを蓄積して行く。システム・バス７６がサポートし
ているデータ転送動作は、その帯幅が１６バイト幅の転
送動作であるため、システム・バス・コントローラ・イ
ンターフェース１２２は、連続したデータを、１６バイ
トのパケットの形でシステム・メモリから事前取出しし
てバッファ１２５Ｃないし１２５Ｄに記憶させることが
でき、この事前取出しはＩ／Ｏバス３２から実際に後続
のアドレスが送られてこなくても行なえるため、これに
よって転送と転送との間の待ち時間が短縮できる。こう
して事前取出しをしたデータによって、例えばバッファ
１２５Ｃが満杯になったときには、バッファ１２５Ｃ
は、みずからの内容を１回のクロック・サイクルの間に
バッファ１２５Ａへ転送する。バッファ１２５Ｄの場合
も同様であって、データで満杯になったときには、みず
からの内容をバッファ１２５Ｂへ転送して空の状態に戻
る。この後、こうして転送されたバッファ１２５Ａない
し１２５Ｂの中のデータは、そのデータを読み取るべき
特定のＩ／Ｏデバイス制御機構によって読み取られ、こ
の読取りの際の帯幅は、１バイト、２バイト、または４
バイトである。以上のようにして、システム・バス・ア
ドレス発生回路１１８は、その特定のＩ／Ｏデバイス制
御機構から、データの事前取出しを停止することを命じ
る命令を受け取るまで、増分カウンタとして機能し続け
る。

【００３５】バス−バス歩調合せ制御ロジック１２８
は、高速で動作するＩ／Ｏデバイスのために、システム
・メモリへの、より高速のアクセスを可能にするロジッ
クである。即ち、バス−バス歩調合せ制御ロジック１２
８は、このコンピュータ・システム１０の通常の仲裁方
式である、メモリ制御機構５８による仲裁をオーバーラ
イドする。このオーバーライドは、高速のＩ／Ｏデバイ
スが複数のサイクルを必要とするデータ転送を行なって
いる間は、そのＩ／ＯデバイスとＣＰＵ３８とが交互に
メモリ制御機構５８にアクセスするのではなくて、Ｉ／
Ｏバス３２の制御を保持しているそのＩ／Ｏデバイス
に、システム・メモリへの連続的なアクセスを許可する
というものである。これによれば、あるＩ／Ｏデバイス
が複数のサイクルに亙る転送を行なっている間、例えば
ＣＰＵ３８等のローカル・デバイスがメモリ・バスの制
御の要求を出し続けていたとしても、このバス−バス歩
調合せ制御ロジック１２８の働きによって、そのＩ／Ｏ
デバイスに対して、メモリ・バスの制御を連続して付与
し続けることになる。

【００３６】プログラム式Ｉ／Ｏ回路１１６は、バス・
インターフェース装置６４のうちの一部分であって、こ
のバス・インターフェース装置６４の中のレジスタのう
ち、プログラム可能なレジスタの全てを包含している部
分である。それらプログラム可能なレジスタには、個々
のレジスタが、活動状態にあるかそれとも非活動状態に
あるかを判定するためのビットを付随させてある。ま
た、それらプログラム可能なレジスタは、特に以下の諸
々の事項を規定するためのレジスタである。それら事項
とは、システム・メモリのアドレス範囲及び拡張メモリ
のアドレス範囲のうちバス・インターフェース装置６４
が応答すべきアドレス範囲、キャッシュ可能であったり
キャッシュ不可能であったりする拡張メモリのアドレ
ス、システム・メモリないしキャッシュのアドレス範
囲、それに、バス・インターフェース装置６４がパリテ
ィ・チェック即ち誤り検査をサポートするか否かという
こと等である。従って、プログラム式Ｉ／Ｏ回路１１６
は、バス・インターフェース装置６４のために、このバ
ス・インターフェース装置６４が住んでいる環境と、こ
のバス・インターフェース装置６４の構成（コンフィギ
ュレーション）を設定しているオプションとを特定す
る。このプログラム式Ｉ／Ｏ回路１１６に包含されてい
るレジスタは、Ｉ／Ｏバス３２を介して直接プログラム
することができないようにしてある。従って、ＣＰＵレ
ベルでシステム・バス７６を介してこのプログラム式Ｉ
／Ｏ回路１１６と通信することのできるＩ／Ｏデバイス
への、アクセス権を有するユーザでなければ、このコン
ピュータ・システム１０をプログラムすることはできな
い。

【００３７】メモリ・アドレス比較ロジック１１０は、
あるメモリ・アドレスが、システム・メモリに該当する
メモリ・アドレスであるのか、それともＩ／Ｏバス３２
に接続されているいずれかのＩ／Ｏデバイス２８に設け
られた拡張メモリに該当するメモリ・アドレスであるの
かを判定するロジックである。システム・メモリにして
も、また拡張メモリにしても、連続していない複数のア
ドレス・ブロックから構成されることがあり得るため、
このメモリ・アドレス比較ロジック１１０は、複数の比
較器を含む構成としてあり、そしてそれら複数の比較器
に、プログラム式Ｉ／Ｏ回路１１６の中の複数のレジス
タから得られる、どの境界がどのメモリに対応している
のかを示す境界情報をロードしてある。このメモリ・ア
ドレス比較ロジック１１０によって、あるメモリ・アド
レスが境界情報と比較されたならば、その後には、バス
・インターフェース装置６４は、その比較結果に応じた
動作を行なえるようになる。例えば、そのときＩ／Ｏバ
ス３２を制御しているＩ／Ｏデバイスが読取りないし書
込みを実行しており、その読取りないし書込みの対象が
拡張メモリであるならば、バス・インターフェース装置
６４は、その読取りないし書込みに伴うアドレスをメモ
リ制御機構５８へ受け渡す必要はないのであるから、そ
れをしないことによって時間とメモリの帯幅とを節約す
ることができる。

【００３８】誤り回復支援ロジック１１２は、データの
パリティ誤りが検出された場合であっても、コンピュー
タ・システム１０が動作を続行できるようにするための
ロジックである。いずれかのＩ／Ｏデバイス２８がシス
テム・メモリ２４ないし２６に対して読取りないし書込
みのアクセスを行なうときには、常に、そのデータのパ
リティをチェックするようにしている。この誤り回復支
援ロジック１１２は、そのチェックによってパリティ誤
りが検出されたならば、プログラム式Ｉ／Ｏ回路１１６
の中の１つのレジスタと対話して、その検出されたパリ
ティ誤りに関するアドレスと時刻とをそのレジスタに取
り込ませる。続いて、そのレジスタの内容に対して、適
当なシステム・ソフトウェアを作用させる。例えば、Ｃ
ＰＵ３８を適宜プログラムして、パリティ誤りが検出さ
れたときにはいつでもハイレベルの割込みがかかるよう
にし、また、その割込みに応答して、そのレジスタから
そのアドレスを引き出してくるようにしておく。その上
で、ＣＰＵ３８が、そのシステム・ソフトウェアの命令
に基づいて、コンピュータ・システムの動作をそのまま
続行すべきか、或いは、既に特定されているそのパリテ
ィ誤りの発生源の動作だけを停止すべきか等の、判断を
するようにしておけば良い。

【００３９】次にキャッシュ・スヌープ・ロジック１１
４について説明する。バス・インターフェース装置６４
は、このキャッシュ・スヌープ・ロジック１１４を備え
ているために、Ｉ／Ｏバス３２をモニタして、いずれか
のＩ／Ｏデバイスが拡張メモリへの書込みを行なうとい
う種類の書込み動作がこのＩ／Ｏバス３２上に発生した
ときには、それを検出することができる。このキャッシ
ュ・スヌープ・ロジック１１４は、拡張メモリへの書込
み動作がＩ／Ｏバス３２上に発生したならば、先ず、書
込みが行なわれているその拡張メモリが、ＳＲＡＭ４０
へキャッシュすることのできるキャッシュ可能な拡張メ
モリであるか否かを判定する。もしその拡張メモリが、
キャッシュ可能な拡張メモリではなかったならば、破壊
されたデータがキャッシュされているという事態が発生
するおそれはない。一方、それを判定するための比較の
結果、比較肯定信号が発生して、書込みが行なわれてい
るその拡張メモリが、キャッシュ可能な拡張メモリであ
るということが指示されたならば、システム・バス７６
上においてキャッシュ無効化サイクルを開始する。この
サイクルを開始したならば、ＣＰＵ３８に対して、ＳＲ
ＡＭ４０の中の対応するアドレスを無効化することを命
じる。更に、このキャッシュ・スヌープ・ロジック１１
４は、その比較肯定信号の発生原因となったアドレスを
記憶するための手段を提供しており、そのアドレスを記
憶することによって、Ｉ／Ｏバス３２に対するスヌープ
の動作を、最初の比較肯定信号が検出された直後から間
を置かずに続行できるようにしており、更にそれによっ
て、Ｉ／Ｏバス３２を連続的にモニタし続けられるよう
にしている。

【００４０】Ｉ／Ｏバス３２に接続されているあるデバ
イスは、同じくＩ／Ｏバス３２に接続されている別のデ
バイスの中のアドレス・ロケーションに対して、データ
の読取りないし書込みを行なうことが必要になることも
あり、また、ローカル・バス２０とシステム・バス７６
とに接続されているシステム・メモリ２４、２６の中の
アドレスに対して、データの読取りないし書込みを行な
うことが必要になることもある。一方、以上に説明した
システムでは、全てのアドレスのロケーションをメモリ
制御機構５８の中に記憶させてある。そのため、所与の
アドレスに対する読取りないし書込みを行なうことを必
要としているデバイスが、例えばＣＰＵ３８等のよう
に、ローカル・バス２０に接続されているデバイスであ
れば、そのデータの読取りないし書込みを行なうべきア
ドレスを、メモリ制御機構５８が、ローカル・バス２０
から読み取るようにすれば良い。そのアドレスを読み取
ったなら、続いて、このメモリ制御機構５８の中のロジ
ックにより、そのアドレスがシステム・メモリ２４、２
６の中のアドレスであるのか、それともＩ／Ｏバス３２
に接続されたデバイス２８に備えられているメモリの中
のアドレスであるのかを判定した上で、該当する方のバ
スへのアクセスを許可する。しかしながら、あるアドレ
スに対する読取り動作ないし書込み動作の実行を必要と
しているデバイスが、ローカル・バス２０に接続された
デバイスではなくて、Ｉ／Ｏバス３２に接続されたデバ
イスであるという場合には、そのＩ／Ｏバス３２に接続
されているデバイスが、上と同じように、メモリ制御機
構５８への問合せをしなければならないとしたならば、
それは、非効率的なものとならざるを得ない。なぜなら
ば、その場合には、アドレスのロケーションの照会を、
Ｉ／Ｏバス３２からバス・インターフェース装置６４を
介してメモリ制御機構５８へ受け渡す必要があるからで
ある。そして更に、メモリ制御機構５８が、そのアドレ
スのロケーションを判定した上で、判定したそのロケー
ションを、その照会を受け取ったときと同じ経路を逆に
たどって要求元デバイスへ返すことが必要である。この
ようにバス・インターフェース装置６４を介して行なわ
れる受け渡しの動作には時間がかかり、そのため非効率
的であり、また、その読取りないし書込みが、Ｉ／Ｏバ
ス３２上のアドレスに対するものである場合には、こと
さらに非効率的と言わざるを得ない。実際に、そのよう
な場合には、バス・インターフェース装置６４における
アクセス・タイムの中に、プログラムによって余分な保
留時間を組み込んでおくことが必要であったり、別にハ
ンドシェイキング動作を実行することが必要であったり
する。

【００４１】以上のような事情から、バス・インターフ
ェース装置６４の中に、ロジック機能１４０（図４）を
備えるようにしており、Ｉ／Ｏバス３２に接続されてい
るデバイスから、書込み要求ないし読取り要求が発せら
れたときには、このロジック機能１４０によって、バス
・インターフェース装置６４の中でメモリ・アドレス比
較機能を実行できるようにする。そして、その比較の結
果、その書込みないし読取りの対象アドレスが、Ｉ／Ｏ
バス３２に接続されているデバイス２８の中のアドレス
であることが判明した場合には、Ｉ／Ｏバス３２上のそ
の対象アドレスへの読取りないし書込みを、同じくＩ／
Ｏバス３２に接続されている要求元デバイスに、バス・
インターフェース装置６４を介することなく直接行なわ
せるようにする。一方、その書込みないし読取りの対象
アドレスが、システム・メモリ２４、２６の中のアドレ
スであった場合には、その書込みないし読取りに関する
データを、バス・インターフェース装置６４を介してシ
ステム・バス７６へ受け渡すようにする。従ってこの方
式では、バス・インターフェース装置６４を経由してシ
ステム・バス７６へ行き、更にそこからメモリ制御機構
５８へ行き、そこでアドレス比較機能を実行し、その後
に、その比較によって得られた情報をＩ／Ｏバス３２上
の要求元デバイスへ返すという動作によって、時間が無
駄に費消されることがない。

【００４２】図４は、以上のアドレス比較機能１４０
を、バス・インターフェース装置６４内に包含された形
で図示したものである。バス・インターフェース装置６
４は、アドレス空間１４２を記憶するためのレジスタを
含んでおり、システム・メモリ２４、２６内のアドレス
空間と、Ｉ／Ｏバス３２に接続されているデバイス２８
内のアドレス空間とを規定している。図５は、システム
内で利用可能なアドレス範囲の具体例を模式的に示した
ものであり、図中に書き込んである数字は、０〜１６メ
ガバイトを表わしている。図中の複数のアドレス範囲の
うちの幾つか、即ち、０〜１メガバイトを表わしている
アドレス範囲１４４と、４〜６メガバイトを表わしてい
るアドレス範囲１４６と、８〜１０メガバイトを表わし
ているアドレス範囲１４８とは、システム・メモリのた
めのアドレス範囲として指定されたアドレス範囲であ
る。システムの中に、これらのアドレス範囲を構成する
のは、プログラム式Ｉ／Ｏ回路１１６である。尚、図示
したアドレス範囲は、あくまでも説明のための１例に過
ぎず、図示例とは異なったアドレス範囲の設定も無論可
能である。

【００４３】以上のアドレス比較機能を実行するための
ロジックは、バス・インターフェース装置６４の中に組
み込んである。あるＩ／Ｏデバイス２８が、Ｉ／Ｏバス
３２並びにシステム・バス７６の制御を獲得したなら
ば、メモリに対する読取り動作ないし書込み動作を行な
おうとしているそのＩ／Ｏデバイス２８（即ち、Ｉ／Ｏ
バス３２に接続されている要求元デバイス）から、バス
・インターフェース装置６４のアドレス比較機能１４０
へ入力が供給される。バス・インターフェース装置６４
のアドレス比較機能１４０は、読取りないし書込みを行
なおうとしているそのデータのアドレス（即ち、要求ア
ドレス）を、みずからが記憶している複数のアドレスの
ロケーションと比較する。そして、その要求アドレス
が、システム・バス７６上のアドレスであったならば、
バス・インターフェース装置６４がシステム・バス７６
に対してデータの書込みないし読取りを行なうことを示
す信号を、システム・バス７６上へ送出する。一方、そ
の要求アドレスが、Ｉ／Ｏバス３２上のメモリの中のア
ドレスであったならば、Ｉ／Ｏバス上の要求元デバイス
を、Ｉ／Ｏバスを介して直接、そのＩ／Ｏメモリ・ロケ
ーションに接続する。この場合には、バス・インターフ
ェース装置６４は、その要求アドレスのロケーションが
Ｉ／Ｏバス上にあることを識別した後には、何の機能も
実行しない。

【００４４】図６は、メモリ・アドレスの比較を行な
う、以上のアドレス比較機能１４０のハイレベルのロジ
ック図である。メモリ・アドレス比較機能１５０、１５
２、及び１５４の各々へは、アドレス範囲１４４、１４
６、及び１４８を表示している比較のための夫々の信号
の全てが入力している。各々のメモリ・アドレス比較機
能１５０、１５２、１５４は、入力してくるアドレス
が、システム・メモリに対応しているそれらアドレス範
囲１４４、１４６、１４８のうちの、いずれかのアドレ
ス範囲の中のアドレスであるか否かを判定する。そし
て、その入力アドレスが、それらシステム・バスのアド
レス範囲のうちのいずれかの範囲の中のアドレスであっ
たならば、「ハイ」信号を発生して、その入力アドレス
がシステム・メモリ内のものであり、システム・バスを
介してアクセスすることができるものであることを示
す。一方、その入力アドレスが、それらアドレス範囲の
うちのいずれの範囲の中のアドレスでもなかったなら
ば、「ロー」信号を発生して、その入力アドレスがシス
テム・バス７６上のアドレスではなく、従ってＩ／Ｏバ
ス３２上のアドレスであることを示す。

【００４５】メモリ・アドレス比較機能１５２は、メモ
リ・アドレス比較機能１５０と略々同様に動作するもの
であるが、ただし、Ｉ／Ｏバス上の現在アドレス１５８
と、この現在アドレス１５８に続く、連続する次のアド
レス１６０との、双方をマルチプレクサ１６２を介して
このメモリ・アドレス比較機能１５２へ供給できるよう
にしてある点が異なっている。マルチプレクサ１６２の
いずれの入力が活動状態であるかに応じて、それら現在
アドレス１５８と連続する次のアドレス１６０とのいず
れかが比較され、そして、それがシステム・メモリ内の
アドレスであったならば、このメモリ・アドレス比較機
能１５２は、その出力として「ハイ」信号を発生する。
これは、データ・ストリーミング方式の動作を可能にす
るためのものであり、即ち、一連の連続したメモリ・ロ
ケーションに対するデータの書込みないし読取りを、そ
れら各々のアドレスごとにアクセスに先立ってアドレス
比較機能を実行することなしに、行なえるようにするた
めのものである。そして、それを行なっているときに、
連続する次のアドレスが、システム・メモリとＩ／Ｏメ
モリとの間の境界を越えてしまうことがないようにする
ために、このメモリ・アドレス比較機能１５２が、その
連続する次のアドレスの比較を行なっているのである。

【００４６】一方、メモリ・アドレス比較機能１５４へ
の入力は、システム・バス７６からの入力である。この
入力が利用されるのは、ＤＭＡ制御機構６０が、システ
ム・メモリ２４、２６の中のメモリ・ロケーションか
ら、データをパケットの形で事前取出ししているときで
ある。マルチプレクサ１６８へは、ＤＭＡ制御機構６０
から、システム・バス上のアドレス１６４が供給され、
そしてこのシステム・バス上のアドレス１６４は、要求
されているロケーションがシステム・メモリ内のロケー
ションであるか否かの、判断材料となるものである。更
にこのマルチプレクサ１６８へは、バス・インターフェ
ース装置６４から、連続する次のパケットのアドレスが
システム・メモリに対応したアドレス範囲の中のアドレ
スか否かの判断材料となる信号１６６が供給されてい
る。そして、その連続する次パケット・アドレスがシス
テム・メモリに対応したアドレス範囲の中のアドレスで
あったならば、そのパケットの事前取出しを行なって、
そのデータ・ストリーミング、即ち、連続バースト読取
りを続行する。このデータ読取りのためのストリーミン
グ・モードは、システム・メモリからバス・インターフ
ェース装置６４の中へデータを読み込む際に、連続した
アドレス・ロケーションから、容量が１６バイトのデー
タ・パケットの形で次々とデータを読み取って行くため
のモードであり、このデータの読取りは、その読取りの
ために許可された時間が経過してしまうまで、或いは、
システム・メモリとＩ／Ｏメモリとの間の境界を越える
直前まで、或いは、Ｉ／Ｏデバイス２８がそのストリー
ミング・モードを終了させるまで、続けて行なわれる。

【００４７】従って、メモリ・アドレス比較機能１５０
と１５２とは、Ｉ／Ｏバス３２上に送出されているアド
レスに反応する比較機能であり、一方、メモリ・アドレ
ス比較機能１５４は、システム・バス７６上に送出され
ているアドレスに反応する比較機能である。そして、こ
のロジック１４０は、実際にＩ／Ｏバス３２とシステム
・バス７６との両方から同時に動作させることのできる
ものとなっている。

【００４８】以上のメモリ・アドレス比較機能１５０、
１５２、及び１５４の各々のロジックを示したのが、図
７である。この図から分るように、同じ１つのアドレス
が、６つの比較器１７０、１７２、１７４、１７６、１
７８、１８０の各々へ供給されるようにしてある。比較
器へ供給されるそのアドレスは、メモリ・アドレス比較
機能１５０へ供給されるアドレス１５６、ないしはマル
チプレクサ１６２からメモリ・アドレス比較機能１５２
へ供給されるアドレス、ないしはマルチプレクサ１６８
から比較機能１５４へ供給されるアドレスである。比較
器１７０は、入力されたアドレスをアドレス範囲１４４
の始点アドレスと比較し、比較器１７２は、入力された
アドレスをアドレス範囲１４４の終点アドレスと比較
し、比較器１７４は、入力されたアドレスをアドレス範
囲１４６の始点アドレスと比較し、比較器１７６は、入
力されたアドレスをアドレス範囲１４６の終点アドレス
と比較し、比較器１７８は、入力されたアドレスをアド
レス範囲１４８の始点アドレスと比較し、比較器１８０
は、入力されたアドレスをアドレス範囲１４８の終点ア
ドレスと比較する。それらのアドレス比較結果は、比較
器１７０と１７２とから出力されるものはＡＮＤゲート
１８２へ入力され、比較器１７４と１７６とから出力さ
れるものはＡＮＤゲート１８４へ入力され、比較器１７
８と１８０とから出力されるものはＡＮＤゲート１８６
へ入力される。そして、それら３つのＡＮＤゲート１８
２、１８４、及び１８６からの出力は全て、ＯＲゲート
１８８へ入力するようにし、これによって、比較を行な
ったそのアドレスが、アドレス範囲１４４、１４６、及
び１４８のうちの、いずれかのアドレス範囲の中のアド
レスであった場合には「ハイ」信号を発生させる。この
「ハイ」信号は、そのアドレスのメモリ・ロケーション
が、システム・バス上のメモリ・ロケーションであるこ
とを示す信号となる。

【００４９】

【発明の効果】以上に述べた本発明によれば、Ｉ／Ｏバ
スに接続されたデバイスがデータの書込みまたは読取り
を行なおうとしているアドレスのロケーション判定を、
効率的に行なうことができる。

【図面の簡単な説明】

【図１】本発明の基本概念に従って構成したバス・イン
ターフェース装置を組み込んだコンピュータ・システム
のブロック図である。

【図２】図１のコンピュータ・システムのバス・インタ
ーフェース装置のブロック図である。

【図３】図２のバス・インターフェース装置のＦＩＦＯ
バッファのブロック図である。

【図４】メモリ・アドレス比較による仲裁機能のブロッ
ク図である。

【図５】システム・メモリと、Ｉ／Ｏバスに接続された
デバイスの中のメモリとの、いずれかに割当てるように
した、メモリのアドレス・ロケーションの具体例の模式
図である。

【図６】図２のバス・インターフェース装置の中の、ア
ドレス比較機能の動作のロジック図である。

【図７】図５のアドレス比較機能の中の、各々のメモリ
・アドレス比較機能の動作のロジック図である。

【符号の説明】

１０ コンピュータ・システム １４ ＣＰＵ複合体 ２４、２６ システム・メモリ ２８ 入出力（Ｉ／Ｏ）デバイス ３０ メモリ・バス ３２ 入出力（Ｉ／Ｏ）バス ３８ 中央処理装置（ＣＰＵ） ５８ メモリ制御機構 ６０ ダイレクト・メモリ・アクセス（ＤＭＡ）制御機
構 ６４ バス・インターフェース装置 ７６ システム・バス １０６ システム・バス−Ｉ／Ｏバス変換ロジック １０８ Ｉ／Ｏバス−システム・バス変換ロジック １１６ プログラム式Ｉ／Ｏ回路 １４０ アドレス比較機能 １４４、１４６、１４８ アドレス範囲 １５０、１５２、１５４ メモリ・アドレス比較機能 １７０〜１８０ 比較器 １８２〜１８６ ＡＮＤゲート １８８ ＯＲゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード・ルイス・ホーン アメリカ合衆国33437、フロリダ州 ボー イントン・ビーチ、シダー・レイク・ロー ド 5289番地、アパートメント・ナンバー ８−23 (56)参考文献 特開 平２−62642（ＪＰ，Ａ) 特開 平１−263737（ＪＰ，Ａ)

Claims (6)

【特許請求の範囲】
1. 【請求項１】 コンピュータ・システムにおいて、 ＣＰＵ複合体と、 前記ＣＰＵ複合体に接続したシステム・バスと、 前記システム・バス及び前記ＣＰＵ複合体に接続したシ
   ステム・メモリとＩ／Ｏバス、及び該Ｉ／Ｏバスに接続
   した少なくとも１つのメモリ・デバイスと、 前記システム・バスと前記Ｉ／Ｏバスとの間に接続した
   バス・インターフェース装置と、を備えており、 前記バス・インターフェース装置が、 前記システム・バスに接続したデバイスの中のメモリ・
   ロケーションを識別するための手段と、 前記Ｉ／Ｏバスに接続した要求元デバイスが読取りまた
   は書込みを行なおうとしているメモリ・ロケーションの
   アドレスを比較する、アドレス比較手段と、 比較したアドレスが前記システム・メモリの中のアドレ
   スであった場合に、前記要求元デバイスが、前記バス・
   インターフェース装置を介して前記システム・メモリの
   中のアドレスに対するデータの書込みまたはデータの読
   取りを行なえるようにする手段と、を含んでいること、
   を特徴とするコンピュータ・システム。
2. 【請求項２】 前記アドレス比較手段が、前記システム
   ・バスと前記Ｉ／Ｏバスとの、いずれから供給されるア
   ドレスをも比較することのできる手段を含んでいるこ
   と、を特徴とする請求項１記載のコンピュータ・システ
   ム。
3. 【請求項３】 ストリーミング・モードでデータ転送を
   行なう手段を含んでいること、を特徴とする請求項１記
   載のコンピュータ・システム。
4. 【請求項４】 前記アドレス比較手段が、読取りまたは
   書込みを行なっているデータのアドレス・ロケーション
   の、連続した次のアドレス・ロケーションのアドレスを
   比較する手段を含んでいること、を特徴とする請求項３
   記載のコンピュータ・システム。
5. 【請求項５】 前記システム・メモリの中の前記アドレ
   スが少なくとも２つの互いに不連続のアドレス範囲の中
   に置かれていること、を特徴とする請求項１記載のコン
   ピュータ・システム。
6. 【請求項６】 ＣＰＵ複合体と、 前記ＣＰＵ複合体に接続したシステム・バスと、 前記システム・バス及び前記ＣＰＵ複合体に接続したシ
   ステム・メモリとＩ／Ｏバス、及び該Ｉ／Ｏバスに接続
   した少なくとも１つのメモリ・デバイスと、 前記システム・バスと前記Ｉ／Ｏバスとの間に接続した
   バス・インターフェース装置と、 を備えているコンピュータ・システムにおけるバス・イ
   ンターフェース装置の作動方法において、前記バス・インターフェース装置は、 前記システム・バスに接続したデバイスの中のメモリ・
   ロケーションを識別するステップと、 前記Ｉ／Ｏバスに接続した要求元デバイスが読取りまた
   は書込みを行なおうとしているメモリ・ロケーションの
   アドレスを比較するステップと、 比較したアドレスが前記システム・メモリの中のアドレ
   スであった場合に、前記要求元デバイスによって、前記
   バス・インターフェース装置を介して前記システム・メ
   モリの中のアドレスに対するデータの書込みまたはデー
   タの読取りを行なうようにするステップと、 を含んでいることを特徴とするバス・インターフェース
   装置の作動方法。