JP2019149596A

JP2019149596A - レベルシフタ

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Publication number: JP2019149596A
Application number: JP2018031480A
Authority: JP
Inventors: 翔岡部; Sho Okabe
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2018-02-26
Filing date: 2018-02-26
Publication date: 2019-09-05
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Abstract

【課題】高速動作が可能であり、かつリーク電流を削減したレベルシフタを提供する。【解決手段】本発明に係るレベルシフタ１０は、高電圧ＨＶが供給される一対のクロスカップリングされたＰＭＯＳトランジスタＭＶＰ＿１、ＭＶＰ＿２と、ＰＭＯＳトランジスタＭＶＰ＿１、ＭＶＰ＿２に直列接続されたイントリンシック型のＮＭＯＳトランジスタＨＶＮＩ＿１、ＨＶＮＩ＿２と、入力信号を受け取る入力ノードＨＶＥＮと、Ｖｄｄで駆動され、入力信号に基づき信号ＥＮ、ＥＮｂ、制御信号ＳＷ、ＳＷｂを生成する制御回路２０と、入力信号に応答して高電圧ＨＶまたはＧＮＤの出力信号を出力する出力ノードＨＶＯＵＴとを有する。制御信号ＳＷは、ノードａａを充電した後、リーク電流を防止するためトランジスタＨＶＮＩ＿１を非導通状態にし、制御信号ＳＷｂは、ノードＭＯＵＴを充電した後、リーク電流を防止するためトランジスタＨＶＮＩ＿２を非導通状態にする。【選択図】図５

Description

本発明は、レベルシフタに関し、特に、フラッシュメモリ等の半導体記憶装置に用いられるレベルシフタ（レベル変換回路）に関する。

半導体設計の微細化に伴い、半導体素子を駆動する動作電圧が低電圧化し、半導体装置に供給される電源電圧（Ｖｄｄ）も低電圧化している。例えば、半導体メモリの外部から供給される電源電圧は、３．３Ｖから２．５Ｖまたは１．８Ｖへと低電圧化されている。他方、フラッシュメモリ等の半導体メモリの内部回路では、多電源を必要とし、例えば、トランジスタを駆動するための電圧、基板やウエルに印加する電圧などは、電源電圧よりも高い高電圧を必要とすることがある。このため、半導体装置は、外部から供給された電源電圧を所望の電圧に昇圧するチャージポンプ回路やレベルシフタ等を含む電圧生成回路を備えている（特許文献１）。

図１に、従来のレベルシフタの一例を示す。例えば、Ｖｄｄ（電源電圧）を昇圧した高電圧ＨＶが、クロスカップリングされた一対の高電圧駆動用のＰＭＯＳトランジスタＭＶＰ＿１、ＭＶＰ＿２に供給される。ＰＭＯＳトランジスタＭＶＰ＿１、ＭＶＰ＿２には、高電圧駆動用のＮＭＯＳトランジスタＭＶＮ＿１、ＮＶＮ＿２が直列に接続され、トランジスタＭＶＮ＿１、ＭＶＮ＿２の各ゲートには、Ｖｄｄによって駆動されるインバータＬＶによって生成された信号ＥＮｂ、ＥＮが供給される。入力ノードＨＶＥＮには、ＧＮＤ（Ｌレベル）またはＶｄｄ（Ｈレベル）の入力信号が印加され、信号ＥＮ、ＥＮｂは、入力信号に応答して出力される。ノードＭＯＵＴは、高電圧駆動のインバータ（高電圧駆動のＭＶＰ＿３とＭＶＮ＿３）の入力ゲートに接続され、出力ノードＨＶＯＵＴは、入力信号のＶｄｄを高電圧ＨＶに変換した信号を出力することができる。

特開２０１７−２２８３２５号公報

図１に示す従来のレベルシフタの場合、高電圧駆動のトランジスタＭＶＰ＿１、ＭＶＰ＿２、ＭＶＮ＿１、ＭＶＮ＿２は、低電圧で動作するマージンを持たない。つまり、これらの高電圧駆動のトランジスタは、Ｖｄｄ駆動のトランジスタと比べてしきい値が高いため、ドレイン電流が小さく、例えば、信号ＥＮｂがＶｄｄのとき、ノードａａがトランジスタＭＶＮ＿１を介してＧＮＤにプルダウンされ、ノードＭＯＵＴがトランジスタＭＶＰ＿２を介して高電圧ＨＶ側からプルアップされるが、トランジスタＭＶＮ＿１の入力ゲートがＶｄｄまでしか到達しないため、ノードａａ、ＭＯＵＴの充放電に要する時間が長くなってしまう。また、チャージポンプ回路等が動作していないとき、通常、高電圧ＨＶはＶｄｄになっており、例えば、ノードＭＯＵＴがトランジスタＭＶＰ＿２を介して高電圧ＨＶ側からプルアップされるとき、トランジスタＭＶＰ＿２のソース電圧がＶｄｄまでしか到達しないため、ノードＭＯＵＴの充電に要する時間が長くなってしまう。

本発明は、このような従来の課題を解決するものであり、高速動作が可能であり、かつ消費電力を削減したレベルシフタを提供することを目的とする。

本発明に係るレベルシフタは、一方の電極に第１の電圧レベルが供給され、他方の電極に第１のノードが接続され、ゲートに第２のノードが接続された第１のＰＭＯＳトランジスタと、一方の電極に第１の電圧レベルが供給され、他方の電極に前記第２のノードが接続され、ゲートに前記第１のノードが接続された第２のＰＭＯＳトランジスタと、一方の電極に前記第１のノードが接続され、他方の電極に第１のイネーブル信号が供給され、ゲートに第１の制御信号が接続されたイントリンシック型の第１のＮＭＯＳトランジスタと、一方の電極に前記第２のノードが接続され、他方の電極に前記第１のイネーブル信号の論理レベルを反転した第２のイネーブル信号が供給され、ゲートに第２の制御信号が接続されたイントリンシック型の第２のＮＭＯＳトランジスタと、第２の電圧レベルまたは第３の電圧レベルの入力信号を入力する入力ノードと、第２の電圧レベルで駆動され、前記入力信号に基づき前記第１の制御信号および前記第２の制御信号を生成する制御回路と、前記入力信号に応答して第１の電圧レベルまたは第３の電圧レベルの出力信号を出力する出力ノードとを有し、前記第１の制御信号は、第１のＮＭＯＳトランジスタを導通させて第１のノードを充電させた一定時間経過後に、第１のＮＭＯＳトランジスタを非導通状態にし、前記第２の制御信号は、第２のＮＭＯＳトランジスタを導通させて前記第２のノードを充電させた一定時間経過後に、第２のＮＭＯＳトランジスタを非導通状態にする。

ある実施態様では、前記第１の制御信号は、第１のイネーブル信号が第３の電圧レベルから第２の電圧レベルに遷移したとき、第１のノードを第２の電圧レベルで充電可能にし、前記第２の制御信号は、第２のイネーブル信号が第３の電圧レベルから第２の電圧レベルに遷移したとき、第２の電圧レベルで第２のノードを充電可能にする。ある実施態様では、前記第１の制御信号は、第１のイネーブル信号が第３の電圧レベルから第２の電圧レベルに遷移したとき、第１のノードを第３の電圧レベルで放電可能にし、前記第２の制御信号は、第２のイネーブル信号が第３の電圧レベルから第２の電圧レベルに遷移したとき、第３の電圧レベルで第２のノードを放電可能にする。ある実施態様では、前記第１の制御信号は、第１のイネーブル信号が第２の電圧レベルから第３の電圧レベルに遷移したとき、第１のノードを充電後に第１のノードを第１のイネーブル信号から遮断し、前記第２の制御信号は、第２のイネーブル信号が第２の電圧レベルから第３の電圧レベルに遷移したとき、第２のノードを充電後に第２のノードを第２のイネーブル信号から遮断する。ある実施態様では、前記制御回路は、前記入力信号に基づき第１のイネーブル信号および第２のイネーブル信号を生成する。ある実施態様では、前記制御回路は、前記入力信号に基づき第１の制御信号および第２の制御信号を生成するための遅延回路を含み、当該遅延回路は、第１および第２のＮＭＯＳトランジスタによる第１のノードおよび第２のノードの充電時間に応じた第１および第２の制御信号を生成する。ある実施態様では、前記遅延回路はさらに、前記第１のイネーブル信号に基づき第１の制御信号を生成する第１の論理回路と、前記第２のイネーブル信号に基づき第２の制御信号を生成する第２の論理回路とを含む。ある実施態様では、前記第１の電圧レベルは、昇圧回路によって電源電圧を昇圧した電圧であり、第２の電圧レベルは、前記電源電圧であり、第３の電圧レベルは、ＧＮＤである。
さらに本発明に係るレベルシフタは、一方の電極に第１の電圧レベルが供給され、他方の電極に第１のノードが接続され、ゲートに第２のノードが接続された第１のＰＭＯＳトランジスタと、一方の電極に第１の電圧レベルが供給され、他方の電極に前記第２のノードが接続され、ゲートに前記第１のノードが接続された第２のＰＭＯＳトランジスタと、一方の電極に前記第１のノードが接続され、他方の電極に第１のイネーブル信号が供給され、ゲートに第２の電圧レベルが供給されたイントリンシック型の第１のＮＭＯＳトランジスタと、一方の電極に前記第２のノードが接続され、他方の電極に前記第１のイネーブル信号の論理レベルを反転した第２のイネーブル信号が供給され、ゲートに第２の電圧レベルが供給されたイントリンシック型の第２のＮＭＯＳトランジスタと、第２の電圧レベルまたは第３の電圧レベルの入力信号を入力する入力ノードと、第２の電圧レベルで駆動され、前記第１および第２のイネーブル信号を生成する回路と、前記入力信号に応答して第１の電圧レベルまたは第３の電圧レベルの出力信号を出力する出力ノードとを有する。

本発明によれば、第１および第２の制御信号によりイントリンシック型の第１および第２のＮＭＯＳトランジスタの動作を制御するようにしたので、第１および第２のノードの充放電を急速に行いつつ第１および第２のノードからのリーク電流を抑制することができる。さらに本発明によれば、イントリンシック型の第１および第２のＮＭＯＳトランジスタを用いるようにしたので、通常のＮＭＯＳトランジスタを用いる場合と比較して第１および第２のノードの充放電を急速に行うことができる。

従来のレベルシフタの回路図である。本発明の第１の実施例に係るイントリンシック型のレベルシフタの回路図である。本発明の第１の実施例に係るイントリンシック型のレベルシフタのタイミングチャートである。本発明の第１の実施例に係るイントリンシック型のレベルシフタのリーク電流の発生を説明する図である。本発明の第２の実施例に係るイントリンシック型のレベルシフタの回路図である。本発明の第２の実施例に係るイントリンシック型のレベルシフタのタイミングチャートである。本発明の実施例に係るイントリンシック型のレベルシフタを含む半導体記憶装置の一例を示す図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。本実施の形態では、一例としてレベルシフタがフラッシュメモリに搭載される構成を説明する。

図２は、本発明の第１の実施例に係るイントリンシック型のトランジスタを用いたレベルシフタの構成を示す図である。同図に示すように、イントリンシック型のＮＭＯＳトランジスタＨＶＮＩ＿１がトランジスタＭＶＰ＿１と信号ＥＮとの間に接続され、イントリンシック型のＮＭＯＳトランジスタＨＶＮＩ＿２がトランジスタＭＶＰ＿２と信号ＥＮｂとの間に接続され、トランジスタＨＶＮＩ＿１、ＨＶＮＩ＿２の各ゲートにはＶｄｄが供給される。イントリンシック型のトランジスタは、チャンネル領域に不純物がドーピングされていないトランジスタであり、そのしきい値は、理想的には０ｖであるが、実際には、しきい値は０Ｖ近傍であり、低電圧で動作するマージンを有する。

図３に、イントリンシック型のレベルシフタのタイミングチャートを示す。時刻Ｔ１においてノードＨＶＥＮの入力信号がＧＮＤからＶｄｄに遷移すると、時刻Ｔ２において信号ＥＮｂがＶｄｄからＧＮＤに遷移し、ノードＭＯＵＴがトランジスタＨＶＮＩ＿２を介してＧＮＤに放電される。このとき、ノードＭＯＵＴの放電にはインバータＬＶを使用しているため、十分なプルダウン能力を有する。こうして、ノードＭＯＵＴが急速に放電され、時刻Ｔ３において、出力ノードＨＶＯＵＴから高電圧ＨＶの信号が出力される。一方で、ノードａａについては、ノードＭＯＵＴがＧＮＤになるとトランジスタＭＶＰ＿１が導通状態になり、ノードａａが高電圧ＨＶにより充電される。そのため、トランジスタＭＶＰ＿２は非導通となり、高電圧ＨＶからＭＶＰ＿２を介した貫通電流を流さなくなる。

次に、時刻Ｔ４においてノードＨＶＥＮの入力信号がＶｄｄからＧＮＤに遷移すると、時刻Ｔ５において信号ＥＮがＶｄｄからＧＮＤに遷移し、ノードａａがトランジスタＨＶＮＩ＿１を介してＧＮＤに放電される。また、信号ＥＮｂがＧＮＤからＶｄｄに遷移し、ノードＭＯＵＴがトランジスタＨＶＮＩ＿２を介してＶｄｄに充電される。その後、ノードａａがＧＮＤに遷移していることから、トランジスタＭＶＰ＿２が導通状態となり、ノードＭＯＵＴが高電圧ＨＶにより充電される。もし、高電圧ＨＶの電圧レベルがＶｄｄだとしても、ノードＭＯＵＴは既にＶｄｄに充電されていることから、トランジスタＭＶＰ＿３、ＭＶＮ＿３をそれぞれ非導通、導通状態にすることができる。こうして、ノードＭＯＵＴが急速に充電され、時刻Ｔ６において、出力ノードＨＶＯＵＴからＧＮＤの信号が出力される。

第１の実施例のシフトレジスタの場合、入力信号がＶｄｄからＧＮＤに遷移し、出力信号がＶｄｄからＧＮＤに遷移した期間Ｔｆにおいて、供給される高電圧ＨＶがＶｄｄよりも大きいと、ノードＭＯＵＴの高電圧ＨＶからインバータＬＶのＶｄｄに貫通電流が生じる。図４に示すように、ノードＭＯＵＴは、トランジスタＭＶＰ＿２のドレイン電流Ｉａによって高電圧ＨＶに充電されるが、ＨＶ＞Ｖｄｄであると、ノードＭＯＵＴからトランジスタＨＶＮＩ＿２、インバータＬＶのＰＭＯＳトランジスタＬＶＰを介してＶｄｄに至る放電経路が形成され、そこにリーク電流Ｉｂが発生してしまう。これにより、レベルシフタの消費電力が大きくなってしまうという問題がある。

第２の実施例のシフトレジスタは、第１の実施例のシフトレジスタのリーク電流Ｉｂの発生を抑制したものである。図５に、本発明の第２の実施例に係るイントリンシック型のレベルシフタの回路図を示す。本実施例のレベルシフタ１０は、入力ノードＨＶＥＮからＶｄｄまたはＧＮＤレベルの信号を入力し、出力ノードＨＶＯＵＴから高電圧ＨＶまたはＧＮＤレベルの信号を出力する。但し、供給される高電圧ＨＶがＶｄｄの場合には、出力ノードＨＶＯＵＴからＶｄｄの信号が出力される。

レベルシフタ１０は、高電圧で駆動可能なＰＭＯＳトランジスタＭＶＰ＿１、ＭＶＰ＿２、ＭＶＰ＿３、ＮＭＯＳトランジスタＭＶＮ＿３、イントリンシック型のＮＭＯＳトランジスタＨＶＮＩ＿１、ＨＶＮＩ＿２と、Ｖｄｄによって駆動される制御回路２０とを含む。

ＰＭＯＳトランジスタＭＶＰ＿１、ＭＶＰ＿２、ＭＶＰ＿３のソース電極には、例えば、Ｖｄｄをチャージポンプ回路等によって昇圧した高電圧ＨＶが供給される。ＰＭＯＳトランジスタＭＶＰ＿１、ＭＶＰ＿２の各ゲートは、他方のトランジスタのドレイン電極にクロスカップリングされ、つまり、トランジスタＭＶＰ＿１のゲートは、トランジスタＭＶＰ＿２のドレイン電極（ノードＭＯＵＴ）に接続され、トランジスタＭＶＰ＿２のゲートは、トランジスタＭＶＰ＿１のドレイン電極（ノードａａ）に接続される。

イントリンシック型のＮＭＯＳトランジスタＨＶＮＩ＿１は、一方の電極がトランジスタＭＶＰ＿１のドレイン電極（ノードａａ）に接続され、他方の電極が制御回路２０により生成される信号ＥＮに結合され、ゲートに制御信号ＳＷが供給される。また、イントリンシック型のＮＭＯＳトランジスタＨＶＮＩ＿２は、一方の電極がトランジスタＭＶＰ＿２のドレイン電極（ノードＭＯＵＴ）に接続され、他方の電極が制御回路２０により生成される信号ＥＮｂに結合され、ゲートに制御信号ＳＷｂが供給される。イントリンシック型のＮＭＯＳトランジスタＨＶＮＩ＿１、ＨＶＮＩ＿２は、チャンネル領域に不純物がドーピングされていない真正のトランジスタであり、そのしきい値Ｖｔｈは、０Ｖ近傍であり、低電圧の動作マージンを有する。

ＰＭＯＳトランジスタＭＶＰ＿３およびＮＭＯＳトランジスタＭＶＮ＿３は、高電圧によって駆動されるインバータを構成し、その入力ゲートにはノードＭＯＵＴが結合され、出力には、出力ノードＨＶＯＵＴが結合される。出力ノードＨＶＯＵＴからは、入力信号に応じて、高電圧ＨＶまたはＧＮＤレベルの出力信号が出力される。

制御回路２０は、Ｖｄｄによって駆動される回路である。制御回路２０は、複数のインバータＬＶ２２、２４、２６と、遅延回路３０と、制御信号ＳＷ、ＳＷｂを生成するＮＡＮＤゲート４０、４２とを含んで構成される。インバータＬＶ２２の入力には、入力ノードＨＶＥＮが結合され、入力ノードＨＶＥＮには、Ｖｄｄ（Ｈレベル）またはＧＮＤ（Ｌレベル）を表す入力信号が供給される。

インバータＬＶ２２、２４、２６は、それぞれ直列に接続され、インバータ２４は、入力信号と同じ論理レベルを有する信号ＥＮを出力する。信号ＥＮは、イントリンシック型のＮＭＯＳトランジスタＨＶＮＩ＿１のソース電極に供給される。インバータ２６は、入力信号の論理レベルを反転した論理レベルを有する信号ＥＮｂを出力する。信号ＥＮｂは、イントリンシック型のＮＭＯＳトランジスタＨＶＮＩ＿２のソース電極に供給される。

遅延回路３０は、入力信号を一定時間遅延した遅延信号Ｄ１、Ｄ２を生成する。遅延回路３０は、例えば、直列に接続された複数のインバータから構成される。ここでは、２つのインバータＬＶ３２、３４を例示するが、インバータの数は、設定すべき遅延時間に応じて適宜選択される。インバータＬＶ３２は、入力信号の論理レベルと同じ論理レベルの遅延信号Ｄ１を生成し、インバータＬＶ３４は、入力信号の論理レベルを反転した論理レベルの遅延信号Ｄ２を生成する。

ＮＡＮＤゲート４０は、信号ＥＮと遅延信号Ｄ１とを入力し、制御信号ＳＷを生成する。生成された制御信号ＳＷは、イントリンシック型のＮＭＯＳトランジスタＨＶＮＩ＿１のゲートに入力される。ＮＡＮＤゲート４２は、信号ＥＮｂと遅延信号Ｄ２とを入力し、制御信号ＳＷｂを生成する。生成された制御信号ＳＷｂは、イントリンシック型のＮＭＯＳトランジスタＨＶＮＩ＿２のゲートに入力される。

信号ＥＮがＧＮＤであり、制御信号ＳＷがＶｄｄであれば、イントリンシック型のＮＭＯＳトランジスタＨＶＮＩ＿１が導通状態となり、ノードａａはトランジスタＨＶＮＩ＿１を介してＧＮＤに放電される。信号ＥＮがＶｄｄであり、制御信号ＳＷがＶｄｄであれば、トランジスタＨＶＮＩ＿１が導通状態になり、ノードａａは、トランジスタＨＶＮＩ＿１を介してＶｄｄに充電され、その後、ノードＭＯＵＴがＧＮＤになることで、ＰＭＯＳトランジスタＭＶＰ＿１が導通状態となり、ノードａａはトランジスタＭＶＰ＿１を介して高電圧ＨＶに充電される。また、制御信号ＳＷがＧＮＤであれば、トランジスタＨＶＮＩ＿１が非導通状態になり、ノードａａは、制御回路２０から切り離される。

他方、信号ＥＮｂがＧＮＤであり、制御信号ＳＷｂがＶｄｄであれば、イントリンシック型のＮＭＯＳトランジスタＨＶＮＩ＿２が導通状態となり、ノードＭＯＵＴはトランジスタＨＶＮＩ＿２を介してＧＮＤに放電される。信号ＥＮｂがＶｄｄであり、制御信号ＳＷｂがＶｄｄであれば、トランジスタＨＶＮＩ＿２が導通状態になり、ノードＭＯＵＴは、トランジスタＨＶＮＩ＿２を介してＶｄｄで充電され、その後、ノードａａがＧＮＤになることで、ＰＭＯＳトランジスタＭＶＰ＿２が導通状態となり、ノードＭＯＵＴはトランジスタＭＶＰ＿２を介して高電圧ＨＶに充電される。また、制御信号ＳＷｂがＧＮＤであれば、トランジスタＨＶＮＩ＿２が非導通状態になり、ノードＭＯＵＴは、制御回路２０から切り離される。

上記のように構成されたレベルシフタ１０は、入力信号がＶｄｄであるとき、出力ノードＨＶＯＵＴから高電圧ＨＶの信号を出力し、入力信号がＧＮＤであるとき、出力ノードＨＶＯＵＴからはＧＮＤの出力を出力する。但し、チャージポンプ等が起動されておらず、供給される高電圧ＨＶがＶｄｄである場合には、レベルシフタ１０は、出力ノードＨＶＯＵＴからＶｄｄの信号を出力する。

次に、本実施例のレベルシフタの動作を図６のタイミングチャートを参照して説明する。時刻Ｔ１において、入力信号がＧＮＤからＶｄｄに遷移すると、信号ＥＮがＶｄｄに遷移する。このとき、ＮＡＮＤゲート４０に入力される遅延信号Ｄ１はＧＮＤ（Ｌレベル）であるため、制御信号ＳＷはＶｄｄ（Ｈレベル）のままである。このため、ＮＭＯＳトランジスタＨＶＮＩ＿１は、信号ＥＮがＶｄｄに遷移した時刻Ｔ１で導通状態であり、ノードａａが信号ＥＮのＶｄｄにより充電される。

他方、信号ＥＮｂがＧＮＤに遷移したとき、ＮＡＮＤゲート４２の制御信号ＳＷｂはＶｄｄに遷移し、これに応答してＮＭＯＳトランジスタＨＶＮＩ＿２が導通状態になり、ノードＭＯＵＴがＧＮＤに遷移し、ＰＭＯＳトランジスタＭＶＰ＿１が導通状態になり、ノードａａが高電圧ＨＶにプルアップされる。

時刻Ｔ１からΔｔ１時間後の時刻Ｔ２において、遅延回路３０から出力される遅延信号Ｄ１がＧＮＤからＶｄｄに遷移し、制御信号ＳＷがＶｄｄからＧＮＤに遷移する。Δｔ１時間は、遅延回路３０により設定される遅延時間であり、言い換えれば、Δｔ１時間は、ＮＭＯＳトランジスタＨＶＮＩ＿１による充電時間である。制御信号ＳＷがＶｄｄからＧＮＤに遷移したことに応答して、ＮＭＯＳトランジスタＨＶＮＩ＿１が非導通状態になり、ノードａａが信号ＥＮから遮断される。これにより、ノードａａの高電圧ＨＶからトランジスタＨＶＮＩ＿１を介して信号ＥＮのＶｄｄ（インバータ２４のＶｄｄ）へのリーク電流が防止される。時刻Ｔ２から、次に制御信号ＳＷがＶｄｄになる時刻Ｔ３までの間、トランジスタＨＶＮＩ＿１が非導通状態となり、その期間中、ノードａａからインバータ２４のＶｄｄへのリーク電流が防止される。

次に、時刻Ｔ３において、入力信号がＶｄｄからＧＮＤに遷移すると、信号ＥＮがＶｄｄからＧＮＤに遷移し、制御信号ＳＷがＧＮＤからＶｄｄに遷移し、トランジスタＨＶＮＩ＿１が導通状態になり、ノードａａが信号ＥＮのＧＮＤにプルダウンされ、トランジスタＭＶＰ＿２が導通状態になり、ノードＭＯＵＴが高電圧ＨＶにプルアップされる。

また、時刻Ｔ３において、ＮＡＮＤゲート４２に入力される遅延信号Ｄ２はＧＮＤ（Ｌレベル）であるため、制御信号ＳＷｂはＶｄｄ（Ｈレベル）のままである。このため、ＮＭＯＳトランジスタＨＶＮＩ＿２は、信号ＥＮｂがＶｄｄに遷移した時刻Ｔ３で導通状態であり、ノードＭＯＵＴが信号ＥＮｂのＶｄｄにより充電される。

時刻Ｔ３からΔｔ２時間後の時刻Ｔ４において、遅延回路３０から出力される遅延信号Ｄ２がＧＮＤからＶｄｄに遷移し、制御信号ＳＷｂがＶｄｄからＧＮＤに遷移する。Δｔ２時間は、遅延回路３０により設定される遅延時間であり、言い換えれば、Δｔ２時間は、ＮＭＯＳトランジスタＨＶＮＩ＿２による充電時間である。制御信号ＳＷｂがＶｄｄからＧＮＤに遷移したことに応答して、ＮＭＯＳトランジスタＨＶＮＩ＿２が非導通状態になり、ノードＭＯＵＴが信号ＥＮｂから遮断される。これにより、ノードＭＯＵＴの高電圧ＨＶからトランジスタＨＶＮＩ＿２を介して信号ＥＮｂのＶｄｄ（インバータ２６のＶｄｄ）へのリーク電流が防止される。

このように本実施例によれば、ノードａａ、ＭＯＵＴを高電圧ＨＶにプルアップするとき、イントリンシック型のＮＭＯＳトランジスタＨＶＮＩ＿１、ＨＶＮＩ＿２を利用してＶｄｄを充電するようにしたため、レベルシフタの高速動作が可能になる。さらに、イントリンシック型のＮＭＯＳトランジスタを制御することで高電圧ＨＶから低電圧Ｖｄｄへのリーク電流をカットすることができ、レベルシフタの消費電力の低減を図ることができる。

上記した第１および第２の実施例のレベルシフタは、例えば、フラッシュメモリに搭載される。図７に、フラッシュメモリの一構成例を示す。フラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ１２０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１３０と、入出力バッファ１２０からのコマンドデータや外部からの制御信号を受け取り、各部を制御する制御部１４０と、アドレスレジスタ１３０から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘのデコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１５０と、ワード線選択回路１５０によって選択されたページから読み出されたデータを保持したり、選択されたページへの書込みデータを保持するページバッファ／センス回路１６０と、アドレスレジスタ１３０から列アドレス情報Ａｙを受け取り、列アドレス情報Ａｙのデコード結果に基づきページバッファ／センス回路１６０内のデータの選択等を行う列選択回路１７０と、読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する電圧生成回路１８０とを含んで構成される。

電圧生成回路１８０は、外部から供給されるＶｄｄを昇圧するチャージポンプ回路と、チャージポンプ回路によって昇圧された高電圧を出力するレベルシフタとを含む。レベルシフタは、制御部１４０からの制御信号に基づき、例えば、プログラム動作時のＩＳＰＰ(Incremental Step Pulse Program)によるステップ電圧、消去動作時のＩＳＰＥ(Incremental Step Pulse Erase)によるステップ電圧等を生成する。

上記第１および第２の実施例では、レベルシフタをフラッシュメモリに適用する例を示したが、本発明は、これに限らず、Ｖｄｄと異なる電圧を必要とする他の半導体装置にも適用することができる。

以上のように本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０：レベルシフタ
２０：制御回路
３０：遅延回路
１００：フラッシュメモリ
１１０：メモリセルアレイ
１２０：入出力バッファ
１３０：アドレスレジスタ
１４０：制御部
１５０：ワード線選択回路
１６０：ページバッファ／センス回路
１７０：列選択回路
１８０：電圧生成回路

Claims

一方の電極に第１の電圧レベルが供給され、他方の電極に第１のノードが接続され、ゲートに第２のノードが接続された第１のＰＭＯＳトランジスタと、
一方の電極に第１の電圧レベルが供給され、他方の電極に前記第２のノードが接続され、ゲートに前記第１のノードが接続された第２のＰＭＯＳトランジスタと、
一方の電極に前記第１のノードが接続され、他方の電極に第１のイネーブル信号が供給され、ゲートに第１の制御信号が接続されたイントリンシック型の第１のＮＭＯＳトランジスタと、
一方の電極に前記第２のノードが接続され、他方の電極に前記第１のイネーブル信号の論理レベルを反転した第２のイネーブル信号が供給され、ゲートに第２の制御信号が接続されたイントリンシック型の第２のＮＭＯＳトランジスタと、
第２の電圧レベルまたは第３の電圧レベルの入力信号を入力する入力ノードと、
第２の電圧レベルで駆動され、前記入力信号に基づき前記第１の制御信号および前記第２の制御信号を生成する制御回路と、
前記入力信号に応答して第１の電圧レベルまたは第３の電圧レベルの出力信号を出力する出力ノードとを有し、
前記第１の制御信号は、第１のＮＭＯＳトランジスタを導通させて第１のノードを充電させた一定時間経過後に、第１のＮＭＯＳトランジスタを非導通状態にし、前記第２の制御信号は、第２のＮＭＯＳトランジスタを導通させて前記第２のノードを充電させた一定時間経過後に、第２のＮＭＯＳトランジスタを非導通状態にする、レベルシフタ。
前記第１の制御信号は、第１のイネーブル信号が第３の電圧レベルから第２の電圧レベルに遷移したとき、第１のノードを第３の電圧レベルで放電可能にし、前記第２の制御信号は、第２のイネーブル信号が第３の電圧レベルから第２の電圧レベルに遷移したとき、第３の電圧レベルで第２のノードを放電可能にする、請求項１に記載のレベルシフタ。
前記第１の制御信号は、第１のイネーブル信号が第３の電圧レベルから第２の電圧レベルに遷移したとき、第１のノードを第２の電圧レベルで充電可能にし、前記第２の制御信号は、第２のイネーブル信号が第３の電圧レベルから第２の電圧レベルに遷移したとき、第２の電圧レベルで第２のノードを充電可能にする、請求項１または２に記載のレベルシフタ。
前記第１の制御信号は、第１のイネーブル信号が第２の電圧レベルから第３の電圧レベルに遷移したとき、第１のノードを充電後に第１のノードを第１のイネーブル信号から遮断し、前記第２の制御信号は、第２のイネーブル信号が第２の電圧レベルから第３の電圧レベルに遷移したとき、第２のノードを充電後に第２のノードを第２のイネーブル信号から遮断する、請求項１ないし３いずれか１つに記載のレベルシフタ。
前記制御回路は、前記入力信号に基づき第１のイネーブル信号および第２のイネーブル信号を生成する、請求項１ないし４いずれか１つに記載のレベルシフタ。
前記制御回路は、前記入力信号に基づき第１の制御信号および第２の制御信号を生成する遅延回路を含み、当該遅延回路は、第１および第２のＮＭＯＳトランジスタによる第１のノードおよび第２のノードの充電時間に応じた第１および第２の制御信号を生成する、請求項１ないし５いずれか１つに記載のレベルシフタ。
前記遅延回路はさらに、前記第１のイネーブル信号に基づき第１の制御信号を生成する第１の論理回路と、前記第２のイネーブル信号に基づき第２の制御信号を生成する第２の論理回路とを含む、請求項６に記載のレベルシフタ。
一方の電極に第１の電圧レベルが供給され、他方の電極に第１のノードが接続され、ゲートに第２のノードが接続された第１のＰＭＯＳトランジスタと、
一方の電極に第１の電圧レベルが供給され、他方の電極に前記第２のノードが接続され、ゲートに前記第１のノードが接続された第２のＰＭＯＳトランジスタと、
一方の電極に前記第１のノードが接続され、他方の電極に第１のイネーブル信号が供給され、ゲートに第２の電圧レベルが供給されたイントリンシック型の第１のＮＭＯＳトランジスタと、
一方の電極に前記第２のノードが接続され、他方の電極に前記第１のイネーブル信号の論理レベルを反転した第２のイネーブル信号が供給され、ゲートに第２の電圧レベルが供給されたイントリンシック型の第２のＮＭＯＳトランジスタと、
第２の電圧レベルまたは第３の電圧レベルの入力信号を入力する入力ノードと、
第２の電圧レベルで駆動され、前記第１および第２のイネーブル信号を生成する回路と、
前記入力信号に応答して第１の電圧レベルまたは第３の電圧レベルの出力信号を出力する出力ノードと、
を有するレベルシフタ。
前記第１の電圧レベルは、昇圧回路によって電源電圧を昇圧した電圧であり、第２の電圧レベルは、前記電源電圧であり、第３の電圧レベルは、ＧＮＤである、請求項１ないし８いずれか１つに記載のレベルシフタ。
請求項１ないし９いずれか１つに記載のレベルシフタを含む半導体装置。
請求項１ないし９いずれか１つに記載のレベルシフタを含む半導体記憶装置。