JP2009182123A

JP2009182123A - 半導体装置

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Publication number: JP2009182123A
Application number: JP2008019304A
Authority: JP
Inventors: Tadao Seto; 唯雄瀬戸
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-01-30
Filing date: 2008-01-30
Publication date: 2009-08-13
Also published as: US7872500B2; US20090189640A1

Abstract

【課題】複数の電源系統を有する半導体装置の信号が入力される回路部の特性を維持しながらＥＳＤ耐量を向上させる。
【解決手段】半導体装置７０には第１の電源系統の第１の電源系統の高電位側電源ＶＤＤＡが供給される第１の回路部（送信側）１と、電源系統の異なる第２の電源系統の高電位側電源ＶＤＤＢが供給される第２の回路部（受信側）２とが設けられる。第２の回路部（受信側）２にはＮｃｈＭＯＳトランジスタＮＴａ、ＰｃｈＭＯＳトランジスタＰＴａ、及びＰｃｈＭＯＳトランジスタＰＴｂが設けられる。高電位側電源ＶＤＤＢ側に接続されるＰｃｈＭＯＳトランジスタＰＴｂはノーマリーオントランジスタである。ＰｃｈＭＯＳトランジスタＰＴａ及びＮｃｈＭＯＳトランジスタＮＴａから構成されるインバータはＰｃｈＭＯＳトランジスタＰＴｂと低電位側電源ＶＳＳの間に設けられ、第１の回路部（送信側）１から出力される信号Ｓ２が入力される。
【選択図】図１

Description

本発明は、複数の電源系統を有する半導体装置に関する。

半導体装置としてのシステムＬＳＩ、ＳｏＣ（System on a chip）、或いはＭＣＰ（Multi chip Package）などでは、互いに異なる複数の電源系統に属する回路部が設けられる。半導体素子の微細化の進展に伴い、システムＬＳＩ、ＳｏＣ、或いはＭＣＰ上に集積される素子数が増加し、搭載される回路部の数も増大し、更に電源系統の分離要求が高まっている。分離された複数の電源系統を有する半導体装置では、電源系統の独立した回路部毎にＥＳＤ（Electrostatic Discharge）保護対策が必要となる（例えば、特許文献１参照。）。

特許文献１などに記載される半導体装置では、第１の電源系統の第１の回路部から出力される第１の信号が入力される第２の電源系統の第２の回路部のトランジスタのゲート耐圧を他のトランジスタのゲート耐圧よりも高めることにより第２の回路部のＥＳＤ耐量を向上させている。

ところが、ゲート耐圧の高いトランジスタを第２の回路部の入力側に設けるとゲート耐圧の高いトランジスタの駆動能力が他のトランジスタの駆動能力よりも低いので第２の回路部の特性が悪化するという問題点がある。
特開２００４−１１９８８３号公報

本発明は、信号が入力される回路部の特性を維持しながら、信号が入力される回路部のＥＳＤ耐量を向上させることができる複数の電源系統を有する半導体装置を提供することにある。

本発明の一態様の半導体装置は、第１の電源系統の第１の高電位側電源と低電位側電源の間に設けられ、第１の信号が入力されて第２の信号を出力する第１の回路を有する第１の回路部と、前記第１の電源系統とは異なる第２の電源系統の第２の高電位側電源に接続されるノーマリーオントランジスタの第１の絶縁ゲート型電界効果トランジスタと、前記第１の絶縁ゲート型電界効果トランジスタと前記低電位側電源の間に設けられ、前記第２の信号が入力され、第３の信号を出力する第２の回路とを有する第２の回路部とを具備することを特徴とする。

更に、本発明の他態様の半導体装置は、第１の電源系統の第１の高電位側電源と低電位側電源の間に設けられ、ｍ個（ただし、ｍは２以上）の信号を出力する第１の回路ブロックを有する第１の回路部と、前記第１の電源系統とは異なる第２の電源系統の第２の高電位側電源に接続されるノーマリーオントランジスタの第１の絶縁ゲート型電界効果トランジスタと、前記第２の高電位側電源に接続され、制御端子に第１の信号が入力される第２の絶縁ゲート型電界効果トランジスタと、並列配置される第１及び第２の絶縁ゲート型電界効果トランジスタと前記低電位側電源の間に設けられ、前記ｍ個の信号が入力され、ｎ個（ただし、ｎは２以上）の信号を出力する第２の回路ブロックとを有する第２の回路部とを具備し、前記第２の絶縁ゲート型電界効果トランジスタは前記第１の信号に基づいて前記第２の回路ブロックの動作時にオンし、前記第２の回路ブロックが動作しない時にオフすることを特徴とする。

本発明によれば、信号が入力される回路部の特性を維持しながら、信号が入力される回路部のＥＳＤ耐量を向上させることができる複数の電源系統を有する半導体装置を提供することができる。

以下本発明の実施例について図面を参照しながら説明する。

まず、本発明の実施例１に係る半導体装置について、図面を参照して説明する。図１は半導体装置を示す回路図である。本実施例では、受信側の回路部に設けられるインバータの高電位側電源側にノーマリーオントランジスタを設けている。

図１に示すように、半導体装置７０では、電源系統の異なる第１の電源系統と第２の電源系統が設けられる。半導体装置７０は、例えばメモリ、ロジック回路、アナログ回路、及び入出力回路が設けられるＳｏＣ（System on a chip）である。第１の電源系統には第１の回路部（送信側）１が設けられ、第２の電源系統には第２の回路部（受信側）２が設けられる。ここでは、第１及び第２の電源系統に設けられる回路及び素子を静電気から保護するＥＳＤ（Electrostatic Discharge）保護回路と第３の電源系統以降については、図示及び説明を省略する。

第１の回路部（送信側）１には、バッファＢＵＦＦ１が設けられる。バッファＢＵＦＦ１は、第１の電源系統の高電位側電源ＶＤＤＡと低電位側電源（接地電位）ＶＳＳの間に設けられ、第１の回路部（送信側）１の内部或いは外部で生成された第１の信号Ｓ１が入力され、第１の信号Ｓ１をドライブした第２の信号Ｓ２を出力する。

第２の回路部（受信側）２には、ＮｃｈＭＯＳトランジスタＮＴａ、ＰｃｈＭＯＳトランジスタＰＴａ、及び乃至ＰｃｈＭＯＳトランジスタＰＴｂが設けられる。ＮｃｈＭＯＳトランジスタＮＴａ、ＰｃｈＭＯＳトランジスタＰＴａ、及び乃至ＰｃｈＭＯＳトランジスタＰＴｂは、比較的ゲート耐圧（ゲート絶縁破壊電圧とも呼称される）が低い、例えば高速ロジック動作などに適用されるトランジスタを使用している。

ここで、ＭＯＳトランジスタは、ゲート絶縁膜がシリコン酸化膜からなるトランジスタであり、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とも呼称される。ＭＩＳトランジスタは、ゲート絶縁膜がＮＯ膜やＨｉｇｈＫゲート膜などのシリコン酸化膜以外の絶縁膜からなるトランジスタであり、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とも呼称される。ＭＯＳトランジスタとＭＩＳトランジスタは、絶縁ゲート型電界効果トランジスタとも呼称される。

ＰｃｈＭＯＳトランジスタＰＴｂは、ソース（第２の端子）が第１の電源系統とは異なる第２の電源系統の高電位側電源ＶＤＤＢに接続され、ゲート（制御端子）が低電位側電源（接地電位）ＶＳＳに接続される。ＰｃｈＭＯＳトランジスタＰＴｂは、高電位側電源ＶＤＤＢが供給されたときに、常にオンするノーマリーオントランジスタ（Ｄ型トランジスタとも呼称される）である。

ＰｃｈＭＯＳトランジスタＰＴａは、ソース（第２の端子）がＰｃｈＭＯＳトランジスタＰＴｂのドレイン（第１の端子）に接続され、ゲート（制御端子）にバッファＢＵＦＦ１から出力される第２の信号Ｓ２が入力される。ＮｃｈＭＯＳトランジスタＮＴａは、ドレイン（第１の端子）がＰｃｈＭＯＳトランジスタＰＴａのドレイン（第１の端子）に接続され、ゲート（制御端子）にバッファＢＵＦＦ１から出力される第２の信号Ｓ２が入力され、ソース（第２の端子）が低電位側電源（接地電位）ＶＳＳに接続される。

ＰｃｈＭＯＳトランジスタＰＴａ及びＮｃｈＭＯＳトランジスタＮＴｂは、インバータを構成し、第２の信号Ｓ２を反転した第３の信号Ｓ３をＰｃｈＭＯＳトランジスタＰＴａ及びＮｃｈＭＯＳトランジスタＮＴｂのドレイン（第１の端子）から出力する。

次に、第２の回路部の通常動作時と待機時の動作について説明する。ここで、通常動作時とは、第１の電源系統の高電位側電源ＶＤＤＡが第１の回路部（送信側）１に供給され、第２の電源系統の高電位側電源ＶＤＤＢが第２の回路部（受信側）２に供給され、バッファＢＵＦＦ１から出力される第２の信号Ｓ２が第２の回路部（受信側）２に入力された場合である。待機時とは、高電位側電源ＶＤＤＢが供給されない場合など通常動作時を満足させる条件が揃わない場合である。

第２の回路部（受信側）２の通常動作時では、ＰｃｈＭＯＳトランジスタＰＴａ及びＮｃｈＭＯＳトランジスタＮＴａから構成されるインバータには、高電位側電源ＶＤＤＢ電圧が印加されず、ＰｃｈＭＯＳトランジスタＰＴｂのオン抵抗ＲｏｎｂとＰｃｈＭＯＳトランジスタＰＴｂに流れる電流を掛けた電圧分だけ印加電圧が低下する。

一方、第２の回路部（受信側）２の待機時では、ＰｃｈＭＯＳトランジスタＰＴａのソース電位が、高電位側電源ＶＤＤＢ電圧からＰｃｈＭＯＳトランジスタＰＴｂのオン抵抗ＲｏｎｂとＰｃｈＭＯＳトランジスタＰＴｂに流れる電流を掛けた電圧分だけ低下する。

ＰｃｈＭＯＳトランジスタＰＴｂのオン抵抗Ｒｏｎｂを適正な値に設定し、且つＮｃｈＭＯＳトランジスタＮＴａ及びＰｃｈＭＯＳトランジスタＰＴａに比較的ゲート耐圧が低い、高速ロジック動作などに適用されるトランジスタを使用し、ＥＳＤ耐量のあるトランジスタを使用していない。このため、ＰｃｈＭＯＳトランジスタＰＴａ及びＮｃｈＭＯＳトランジスタＮＴａから構成されるインバータの出力信号である第３の信号Ｓ３の特性低下を抑制することができる。そして、何らかの原因で、例えば第２の信号Ｓ２を伝送する伝送線路に静電気などが混入した場合でも、インバータを構成するＰｃｈＭＯＳトランジスタＰＴａのゲートとソース（ノードＮ１）間の電位差を小さくすることができる。その結果、第２の回路部（受信側）２のＥＳＤ耐量を向上させることができる。

上述したように、本実施例の半導体装置では、第１の電源系統の第１の電源系統の高電位側電源ＶＤＤＡが供給される第１の回路部（送信側）１と、電源系統の異なる第２の電源系統の高電位側電源ＶＤＤＢが供給される第２の回路部（受信側）２とが設けられる。第１の回路部（送信側）１にはバッファＢＵＦＦ１が設けられる。第２の回路部（受信側）２にはＮｃｈＭＯＳトランジスタＮＴａ、ＰｃｈＭＯＳトランジスタＰＴａ、及びＰｃｈＭＯＳトランジスタＰＴｂが設けられる。ＰｃｈＭＯＳトランジスタＰＴｂは、ソースが高電位側電源ＶＤＤＢに接続されるノーマリーオントランジスタである。ＰｃｈＭＯＳトランジスタＰＴａ及びＮｃｈＭＯＳトランジスタＮＴａから構成されるインバータは、ＰｃｈＭＯＳトランジスタＰＴｂのドレインと低電位側電源（接地電位）Ｖｓｓの間に設けられる。ＮｃｈＭＯＳトランジスタＮＴａ及びＰｃｈＭＯＳトランジスタＰＴａに比較的ゲート耐圧が低い、高速ロジック動作などに適用されるトランジスタを使用している。

このため、通常動作時では、ＰｃｈＭＯＳトランジスタＰＴａ及びＮｃｈＭＯＳトランジスタＮＴａから構成されるインバータには、高電位側電源ＶＤＤＢ電圧よりも、ＰｃｈＭＯＳトランジスタＰＴｂのオン抵抗ＲｏｎｂとＰｃｈＭＯＳトランジスタＰＴｂに流れる電流を掛けた電圧分だけ印加電圧が低下する。待機時では、ＰｃｈＭＯＳトランジスタＰＴａのソース電位が、高電位側電源ＶＤＤＢ電圧からＰｃｈＭＯＳトランジスタＰＴｂのオン抵抗ＲｏｎｂとＰｃｈＭＯＳトランジスタＰＴｂに流れる電流を掛けた電圧分だけ低下する。したがって、通常動作時ではＰｃｈＭＯＳトランジスタＰＴａ及びＮｃｈＭＯＳトランジスタＮＴａから構成されるインバータの出力信号特性低下を抑制することができ、何らかの原因で、例えば第２の信号Ｓ２を伝送する伝送線路に静電気などが混入した場合でも、インバータを構成するＰｃｈＭＯＳトランジスタＰＴａのゲートとソース（ノードＮ１）間の電位差を小さくすることができ、第２の回路部（受信側）２のＥＳＤ耐量を向上させることができる。

なお、本実施例では、第２の回路部（受信側）２の高電位側電源ＶＤＤＢ側にノーマリーオントランジスタであるＰｃｈＭＯＳトランジスタＰＴｂを設けているが、ゲートが高電位側電源ＶＤＤＢに接続されるノーマリーオントランジスタであるＮｃｈＭＯＳトランジスタを代わりに用いてもよい。また、第１の回路部（送信側）１から出力される第２の信号Ｓ２を第２の回路部（受信側）２に設けられるＰｃｈＭＯＳトランジスタＰＴａ及びＮｃｈＭＯＳトランジスタＮＴａから構成されるインバータに入力させているが、代わりにインバータ以外の論理ゲート、順序回路、或いは増幅回路などに入力させてもよい。また、第１の回路部（送信側）１及び第２の回路部（受信側）２をＭＯＳトランジスタで構成しているが、ＭＯＳトランジスタの代わりにＭＩＳトランジスタを用いてもよい。

次に、本発明の実施例２に係る半導体装置について、図面を参照して説明する。図２は半導体装置を示す回路図である。本実施例では、受信側の回路部に設けられる回路の高電位側電源側のインピーダンスを待機時と通常動作時で切り替えている。

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図２に示すように、半導体装置７１では、電源系統の異なる第１の電源系統と第２の電源系統が設けられる。半導体装置７１は、例えばメモリ、ロジック回路、アナログ回路、及び入出力回路が設けられるＳｏＣ（System on a chip）である。第１の電源系統には第１の回路部（送信側）１が設けられ、第２の電源系統には第２の回路部（受信側）２ａが設けられる。ここでは、第１及び第２の電源系統に設けられる回路及び素子を静電気から保護するＥＳＤ（Electrostatic Discharge）保護回路と第３の電源系統以降については、図示及び説明を省略する。

第２の回路部（受信側）２ａには、インバータＩＮＶ１、ＮｃｈＭＯＳトランジスタＮＴ１、及びＰｃｈＭＯＳトランジスタＰＴ１乃至３が設けられる。

ＰｃｈＭＯＳトランジスタＰＴ２は、ソース（第２の端子）が第１の電源系統とは異なる第２の電源系統の高電位側電源ＶＤＤＢに接続され、ゲート（制御端子）が低電位側電源（接地電位）ＶＳＳに接続され、ドレイン（第１の端子）がノードＮ１に接続される。ＰｃｈＭＯＳトランジスタＰＴ２は、高電位側電源ＶＤＤＢが供給されたときに、常にオンするノーマリーオントランジスタ（Ｄ型トランジスタとも呼称される）である。

ＰｃｈＭＯＳトランジスタＰＴ１は、ソース（第２の端子）がノードＮ１に接続され、ゲート（制御端子）にバッファＢＵＦＦ１から出力される第２の信号Ｓ２が入力される。ＮｃｈＭＯＳトランジスタＮＴ１は、ドレイン（第１の端子）がＰｃｈＭＯＳトランジスタＰＴ１のドレイン（第１の端子）に接続され、ゲート（制御端子）にバッファＢＵＦＦ１から出力される第２の信号Ｓ２が入力され、ソース（第２の端子）が低電位側電源（接地電位）ＶＳＳに接続される。

ＰｃｈＭＯＳトランジスタＰＴ１及びＮｃｈＭＯＳトランジスタＮＴ１は、インバータを構成し、第２の信号Ｓ２を反転した第３の信号Ｓ３をＰｃｈＭＯＳトランジスタＰＴ１及びＮｃｈＭＯＳトランジスタＮＴ１のドレイン（第１の端子）から出力する。

ＰｃｈＭＯＳトランジスタＰＴ３は、ソース（第２の端子）が高電位側電源ＶＤＤＢに接続され、ゲート（制御端子）に第４の信号Ｓ４が入力され、ドレイン（第１の端子）がノードＮ１に接続される。ＰｃｈＭＯＳトランジスタＰＴ３は、第４の信号Ｓ４が“Ｌｏｗ”レベルのときにオンし、第４の信号Ｓ４が“Ｈｉｇｈ”レベルのときにオフする。

インバータＩＮＶ１は、高電位側電源ＶＤＤＢと低電位側電源（接地電位）ＶＳＳの間に設けられ、入力側に高電位側電源ＶＤＤＡ電圧が入力され、高電位側電源ＶＤＤＡ電圧を反転した第４の信号Ｓ４をＰｃｈＭＯＳトランジスタＰＴ３のゲート（制御端子）に出力する。

ここで、インバータＩＮＶ１を構成するトランジスタのゲート耐圧（ゲート絶縁破壊電圧とも呼称される）をバッファＢＵＦＦ１を構成するトランジスタ、ＮｃｈＭＯＳトランジスタＮＴ１、及びＰｃｈＭＯＳトランジスタＰＴ１乃至３など他のトランジスタのゲート耐圧よりも高くしている。

インバータＩＮＶ１を構成するトランジスタのゲート耐圧を高める方法として、ＥＯＴ（Equivalent Oxide Thickness 等価酸化膜厚或いは実効膜厚とも呼称される）換算でのゲート絶縁膜を他よりも厚く形成している（バッファＢＵＦＦ１を構成するトランジスタ、ＮｃｈＭＯＳトランジスタＮＴ１、及びＰｃｈＭＯＳトランジスタＰＴ１乃至３のＥＯＴ換算でのゲート絶縁膜よりも厚く）。

なお、ＥＯＴ換算でのゲート絶縁膜を厚くする代わりに、例えばインバータＩＮＶ１を構成するトランジスタの形状を大きくすることによりゲート耐圧を高くしてもよい。また、インバータＩＮＶ１の入力側にＥＳＤ保護素子などを設けてもよい。

ここでは、ＰｃｈＭＯＳトランジスタＰＴ２のサイズよりもＰｃｈＭＯＳトランジスタＰＴ３のサイズを大きく設定している。例えば、ＰｃｈＭＯＳトランジスタＰＴ２及びＰＴ３のゲート長（Ｌｇ）が同一寸法の場合、ＰｃｈＭＯＳトランジスタＰＴ２のゲート幅（Ｗｇ）よりもＰｃｈＭＯＳトランジスタＰＴ３のゲート幅（Ｗｇ）を広く設定している。

次に、第２の回路部の動作について図３を参照して説明する。図３は第２の回路部の動作を示す図である。

図３に示すように、第２の回路部２ａでは通常動作時と待機時では、ＰｃｈＭＯＳトランジスタＰＴ３の動作が異なる。

ここで、通常動作時とは、第１の電源系統の高電位側電源ＶＤＤＡが第１の回路部（送信側）１に供給され、第２の電源系統の高電位側電源ＶＤＤＢが第２の回路部（受信側）２ａに供給され、バッファＢＵＦＦ１から出力される第２の信号Ｓ２が第２の回路部（受信側）２に入力され、インバータＩＮＶ１の入力側に高電位側電源ＶＤＤＡ電圧が入力された場合である。

待機時とは、インバータＩＮＶ１の入力側に高電位側電源ＶＤＤＡ電圧が入力されない場合、或いは高電位側電源ＶＤＤＢが供給されない場合など通常動作時を満足させる条件が揃わない場合である。

第２の回路部（受信側）２ａの通常動作時では、第４の信号Ｓ４の信号レベルが“Ｌｏｗ”レベルとなりＰｃｈＭＯＳトランジスタＰＴ３がオンし、ＰｃｈＭＯＳトランジスタＰＴ２がオンしている。

ＰｃｈＭＯＳトランジスタＰＴ２のオン抵抗Ｒｏｎ２とＰｃｈＭＯＳトランジスタＰＴ３のオン抵抗Ｒｏｎ３の関係を、
Ron２＞＞Ron3・・・・・・・・・・・・・・・・・式（１）
と設定しているので、高電位側電源ＶＤＤＢとノードＮ１間の通常動作時の抵抗値Ｒregは、
1／Rreg＝(1／Ron2)+(1／Ron3) ・・・・・・・・・式（２）
1／Rreg≒1／Ron3・・・・・・・・・・・・・・・・式（３）
と表される。

なお、ノーマリーオントランジスタ（Ｄ型トランジスタとも呼称される）であるＰｃｈＭＯＳトランジスタＰＴ２のオン抵抗Ｒｏｎ２の値は、実施例１のノーマリーオントランジスタ（Ｄ型トランジスタとも呼称される）であるＰｃｈＭＯＳトランジスタＰＴｂのオン抵抗Ｒｏｎｂの値よりも大きく設定するのが好ましい。

ＰｃｈＭＯＳトランジスタＰＴ３のオン抵抗Ｒｏｎ３を小さな値に設定していることから、ノードＮ１でのインピーダンスを小さくでき、ノードＮ１の電圧が略高電位側電源ＶＤＤＢ電圧に設定される。このため、第２の回路部（受信側）２ａのＰｃｈＭＯＳトランジスタＰＴ１及びＮｃｈＭＯＳトランジスタＮＴ１から構成されるインバータに印加される電圧の低下を抑制でき、このインバータから出力される第３の信号Ｓ３の信号レベル低下或いは信号遅延などの発生が抑制され、所定の特性を維持することができる。その結果、第２の回路部（受信側）２ａの特性を良好に保持することができる。

ここでは、式（１）に示すように、オン抵抗Ｒｏｎ２＞＞オン抵抗Ｒｏｎ３と設定しているが、例えばオン抵抗Ｒｏｎ２をオン抵抗Ｒｏｎ３と略同一に設定してもよい。この場合でも、ＰｃｈＭＯＳトランジスタＰＴ２とＰｃｈＭＯＳトランジスタＰＴ３の合成オン抵抗をＰｃｈＭＯＳトランジスタＰＴ２のオン抵抗Ｒｏｎ２よりも小さくすることができ、ノードＮ１のインピーダンスを待機時よりも小さくすることができる。

一方、第２の回路部（受信側）２ａの待機時では、第４の信号Ｓ４の信号レベルが“Ｈｉｇｈ”レベルとなりＰｃｈＭＯＳトランジスタＰＴ３がオフし、ＰｃｈＭＯＳトランジスタＰＴ２がオンしている。

高電位側電源ＶＤＤＢとノードＮ１間の待機時の抵抗値Ｒstbは、
1／Rstb＝1／Ron2・・・・・・・・・・・・・・・式（４）
と表される。

ＰｃｈＭＯＳトランジスタＰＴ２のオン抵抗Ｒｏｎ２を大きな値に設定していることから、ノードＮ１でのインピーダンスを大きくでき、ノードＮ１の電圧が高電位側電源ＶＤＤＢ電圧よりも大幅に低下する。このため、何らかの原因で、例えば第２の信号Ｓ２を伝送する伝送線路に静電気などが混入した場合でも、インバータを構成するＰｃｈＭＯＳトランジスタＰＴ１のゲートとソース（ノードＮ１）間の電位差を小さくすることができる。その結果、第２の回路部（受信側）２のＥＳＤ耐量を向上させることができる。

上述したように、本実施例の半導体装置では、第１の電源系統の第１の電源系統の高電位側電源ＶＤＤＡが供給される第１の回路部（送信側）１と、電源系統の異なる第２の電源系統の高電位側電源ＶＤＤＢが供給される第２の回路部（受信側）２ａとが設けられる。第１の回路部（送信側）１にはバッファＢＵＦＦ１が設けられる。第２の回路部（受信側）２ａにはインバータＩＮＶ１、ＮｃｈＭＯＳトランジスタＮＴ１、及びＰｃｈＭＯＳトランジスタＰＴ１乃至３が設けられる。ＰｃｈＭＯＳトランジスタＰＴ２は、ソースが高電位側電源ＶＤＤＢに接続されるノーマリーオントランジスタである。ＰｃｈＭＯＳトランジスタＰＴ３は、ソースが高電位側電源ＶＤＤＢに接続され、ゲートにインバータＩＮＶ１から出力される第４の信号Ｓ４が入力される。インバータＩＮＶ１は、高電位側電源ＶＤＤＢと低電位側電源（接地電位）ＶＳＳの間に設けられ、入力側に高電位側電源ＶＤＤＡ電圧が接続される。インバータＩＮＶ１を構成するトランジスタのゲート耐圧は、他のトランジスタよりも大きく設定される。ＰｃｈＭＯＳトランジスタＰＴ２のオン抵抗は、ＰｃｈＭＯＳトランジスタＰＴ３のオン抵抗よりも大きく設定される。通常動作時ではＰｃｈＭＯＳトランジスタＰＴ２及びＰＴ３がオンし、待機時ではＰｃｈＭＯＳトランジスタＰＴ２がオンし、ＰｃｈＭＯＳトランジスタＰＴ３がオフする。

このため、通常動作時では、ノードＮ１側のインピーダンスを小さくでき、第２の信号Ｓ２が入力される第２の回路部（受信側）２ａのＰｃｈＭＯＳトランジスタＰＴ１及びＮｃｈＭＯＳトランジスタＮＴ１から構成されるインバータの特性低下を抑制でき、第２の回路部（受信側）２ａの特性を良好に保持することができる。待機時では、ノードＮ１側のインピーダンスを大きくでき、インバータを構成するＰｃｈＭＯＳトランジスタＰＴ１のゲートとソース間の電位差を小さくでき、第２の回路部（受信側）２ａのＥＳＤ耐量を向上させることができる。

次に、本発明の実施例３に係る半導体装置について、図面を参照して説明する。図４は半導体装置を示す回路図である。本実施例では、第１及び第２の回路部の構成を変更し、第１の回路部から出力され第２の回路部に入力される信号本数を増やしている。

図４に示すように、半導体装置７２では、電源系統の異なる第１の電源系統と第２の電源系統が設けられる。半導体装置７２は、例えばメモリ、ロジック回路、アナログ回路、及び入出力回路が設けられるＳｏＣである。第１の電源系統には第１の回路部（送信側）１ｂが設けられ、第２の電源系統には第２の回路部（受信側）２ｂが設けられる。ここでは、第１及び第２の電源系統に設けられる回路及び素子を静電気から保護するＥＳＤ（Electrostatic Discharge）保護回路と第３の電源系統以降については、図示及び説明を省略する。

第１の回路部（送信側）１ｂには、インバータＩＮＶ１１及びインバータＩＮＶ１２が設けられる。インバータＩＮＶ１１は、第１の電源系統の高電位側電源ＶＤＤＡと低電位側電源（接地電位）ＶＳＳの間に設けられ、第１の回路部（送信側）１ｂの内部或いは外部で生成された信号Ｓ１１が入力され、信号Ｓ１１を反転した信号Ｓ１３を出力する。インバータＩＮＶ１２は、第１の電源系統の高電位側電源ＶＤＤＡと低電位側電源（接地電位）ＶＳＳの間に設けられ、第１の回路部（送信側）１ｂの内部或いは外部で生成された信号Ｓ１２が入力され、信号Ｓ１２を反転した信号Ｓ１４を出力する。

第２の回路部（受信側）２ｂには、２入力ＮＡＮＤ回路ＮＡＮＤ１、インバータＩＮＶ１３、インバータＩＮＶ１４、ＮｃｈＭＯＳトランジスタＮＴ１１、及びＮｃｈＭＯＳトランジスタＮＴ１２が設けられる。

ＮｃｈＭＯＳトランジスタＮＴ１１は、ドレイン（第１の端子）が第１の電源系統とは異なる第２の電源系統の高電位側電源ＶＤＤＢに接続され、ゲート（制御端子）が高電位側電源ＶＤＤＢに接続され、ソース（第２の端子）がノードＮ１１に接続される。ＮｃｈＭＯＳトランジスタＮＴ１１は、高電位側電源ＶＤＤＢが供給されたときに、常にオンするノーマリーオントランジスタである。

ＮｃｈＭＯＳトランジスタＮＴ１２は、ドレイン（第１の端子）が高電位側電源ＶＤＤＢに接続され、ゲート（制御端子）に信号Ｓ１６が入力され、ドレイン（第１の端子）がノードＮ１１に接続される。ＮｃｈＭＯＳトランジスタＮＴ１２は、信号Ｓ１６が“Ｈｉｇｈ”レベルのときにオンし、信号Ｓ１６が“Ｌｏｗ”レベルのときにオフする。

２入力ＮＡＮＤ回路ＮＡＮＤ１は、ノードＮ１１と低電位側電源（接地電位）ＶＳＳの間に設けられ、インバータＩＮＶ１１から出力される信号Ｓ１３とインバータＩＮＶ１２から出力される信号Ｓ１４が入力され、論理演算した信号Ｓ１５を出力する。

インバータＩＮＶ１４は、高電位側電源ＶＤＤＢと低電位側電源（接地電位）ＶＳＳの間に設けられ、入力側に高電位側電源ＶＤＤＡ電圧が入力され、高電位側電源ＶＤＤＡ電圧を反転した信号を出力する。インバータＩＮＶ１３は、高電位側電源ＶＤＤＢと低電位側電源（接地電位）ＶＳＳの間に設けられ、インバータＩＮＶ１４から出力される信号が入力され、反転信号としての信号Ｓ１６をＮｃｈＭＯＳトランジスタＮＴ１２のゲート（制御端子）に出力する。

ここで、インバータＩＮＶ１３及びＩＮＶ１４を構成するトランジスタのゲート耐圧をインバータＩＮＶ１１、インバータＩＮＶ１２、２入力ＮＡＮＤ回路ＮＡＮＤ１を構成するトランジスタ、ＮｃｈＭＯＳトランジスタＮＴ１１、及びＮｃｈＭＯＳトランジスタＮＴ１２など他のトランジスタのゲート耐圧よりも高くしている。インバータＩＮＶ１３及びＩＮＶ１４を構成するトランジスタのゲート耐圧を高める方法として、ＥＯＴ換算でのゲート絶縁膜を他よりも厚く形成している。

ここでは、ＮｃｈＭＯＳトランジスタＮＴ１１のサイズよりもＮｃｈＭＯＳトランジスタＮＴ１２のサイズを大きく設定している。例えば、ＮｃｈＭＯＳトランジスタＮＴ１１及びＮＴ１２のゲート長（Ｌｇ）が同一寸法の場合、ＮｃｈＭＯＳトランジスタＮＴ１１のゲート幅（Ｗｇ）よりもＮｃｈＭＯＳトランジスタＮＴ１２のゲート幅（Ｗｇ）を広く設定している。

次に、待機時及び通常動作時での第２の回路部（受信側）２ｂについて説明する。ここで、通常動作時とは、第１の電源系統の高電位側電源ＶＤＤＡが第１の回路部（送信側）１ｂに供給され、第２の電源系統の高電位側電源ＶＤＤＢが第２の回路部（受信側）２ｂに供給され、インバータＩＮＶ１１から信号Ｓ１３が第２の回路部（受信側）２ｂに入力され、インバータＩＮＶ１２から信号Ｓ１４が第２の回路部（受信側）２ｂに入力され、インバータＩＮＶ１４の入力側に高電位側電源ＶＤＤＡ電圧が入力された場合である。

待機時とは、インバータＩＮＶ１４の入力側に高電位側電源ＶＤＤＡ電圧が入力されない場合、或いは高電位側電源ＶＤＤＢが供給されない場合など通常動作時を満足させる条件が揃わない場合である。

第２の回路部（受信側）２ｂの通常動作時では、信号Ｓ１６の信号レベルが“Ｈｉｇｈ”レベルとなりＮｃｈＭＯＳトランジスタＮＴ１２がオンし、ＮｃｈＭＯＳトランジスタＮＴ１１がオンしている。

ＮｃｈＭＯＳトランジスタＮＴ１１のオン抵抗Ｒｏｎ１１とＮｃｈＭＯＳトランジスタＮＴ１２のオン抵抗Ｒｏｎ１２の関係を、
Ron11＞＞Ron12・・・・・・・・・・・・・・・式（５）
と設定しているので、高電位側電源ＶＤＤＢとノードＮ１１間の通常動作時の抵抗値Ｒregaは、
1／Rrega＝(1／Ron11)+(1／Ron12) ・・・・・・式（６）
1／Rrega≒1／Ron12・・・・・・・・・・・・・式（７）
と表される。

ＮｃｈＭＯＳトランジスタＮＴ１２のオン抵抗Ｒｏｎ１２を小さな値に設定していることから、ノードＮ１１でのインピーダンスを小さくでき、ノードＮ１１の電圧が略高電位側電源ＶＤＤＢ電圧に設定される。このため、第２の回路部（受信側）２ｂの２入力ＮＡＮＤ回路ＮＡＮＤ１に印加される電圧の低下が抑制され、所定の動作を維持することができる。その結果、第２の回路部（受信側）２ａの特性を良好に保持することができる。

一方、第２の回路部（受信側）２ｂの待機時では、Ｓ１６の信号レベルが“Ｌｏｗ”レベルとなりＮｃｈＭＯＳトランジスタＮＴ１２がオフし、ＮｃｈＭＯＳトランジスタＮＴ１１がオンしている。

高電位側電源ＶＤＤＢとノードＮ１１間の待機時の抵抗値Ｒstbaは、
1／Rstba＝1／Ron11・・・・・・・・・・・・・式（８）
と表される。

ＮｃｈＭＯＳトランジスタＮＴ１１のオン抵抗Ｒｏｎ１１を大きな値に設定していることから、ノードＮ１１でのインピーダンスを大きくでき、ノードＮ１１の電圧が高電位側電源ＶＤＤＢ電圧よりも大幅に低下する。このため、何らかの原因で、例えば信号Ｓ１３や信号Ｓ１４を伝送する伝送線路に静電気などが混入した場合でも、２入力ＮＡＮＤ回路ＮＡＮＤ１を構成するＰｃｈＭＯＳトランジスタのゲートとソース（ノードＮ１１）間の電位差を小さくすることができる。その結果、第２の回路部（受信側）２ｂのＥＳＤ耐量を向上させることができる。

上述したように、本実施例の半導体装置では、第１の電源系統の第１の電源系統の高電位側電源ＶＤＤＡが供給される第１の回路部（送信側）１ｂと、電源系統の異なる第２の電源系統の高電位側電源ＶＤＤＢが供給される第２の回路部（受信側）２ｂとが設けられる。第１の回路部（送信側）１ｂにはインバータＩＮＶ１１及びＩＮＶ１２が設けられる。第２の回路部（受信側）２ｂには、２入力ＮＡＮＤ回路ＮＡＮＤ１、インバータＩＮＶ１３、インバータＩＮＶ１４、ＮｃｈＭＯＳトランジスタＮＴ１１、及びＮｃｈＭＯＳトランジスタＮＴ１２が設けられる。ＮｃｈＭＯＳトランジスタＮＴ１１は、ドレインが高電位側電源ＶＤＤＢに接続されるノーマリーオントランジスタである。ＮｃｈＭＯＳトランジスタＮＴ１２は、ドレインが高電位側電源ＶＤＤＢに接続され、ゲートにインバータＩＮＶ１３から出力される信号Ｓ１６が入力される。インバータＩＮＶ１４は、高電位側電源ＶＤＤＢと低電位側電源（接地電位）ＶＳＳの間に設けられ、入力側に高電位側電源ＶＤＤＡ電圧が接続される。インバータＩＮＶ１３は、高電位側電源ＶＤＤＢと低電位側電源（接地電位）ＶＳＳの間に設けられ、インバータＩＮＶ１４から出力される信号が入力される。インバータＩＮＶ１３及びＩＮＶ１４を構成するトランジスタのゲート耐圧は、他のトランジスタよりも大きく設定される。ＮｃｈＭＯＳトランジスタＮＴ１１のオン抵抗は、ＮｃｈＭＯＳトランジスタＮＴ１２のオン抵抗よりも大きく設定される。通常動作時ではＮｃｈＭＯＳトランジスタＮＴ１１及びＮＴ１２がオンし、待機時ではＮｃｈＭＯＳトランジスタＮＴ１１がオンし、ＮｃｈＭＯＳトランジスタＮＴ１２がオフする。

このため、通常動作時では、ノードＮ１１側のインピーダンスを小さくでき、信号Ｓ１３及びＳ１４が入力される第２の回路部（受信側）２ｂの２入力ＮＡＮＤ回路ＮＡＮＤ１の特性低下を抑制でき、第２の回路部（受信側）２ｂの特性を良好に保持することができる。待機時では、ノードＮ１１側のインピーダンスを大きくでき、２入力ＮＡＮＤ回路ＮＡＮＤ１を構成するＰｃｈＭＯＳトランジスタのゲートとソース間の電位差を小さくでき、第２の回路部（受信側）２ｂのＥＳＤ耐量を向上させることができる。

なお、本実施例では、第１の回路部（送信側）１ｂ及び第２の回路部（受信側）２ｂをＭＯＳトランジスタで構成しているが、ＭＯＳトランジスタの代わりにＭＩＳトランジスタを用いてもよい。

次に、本発明の実施例４に係る半導体装置について、図面を参照して説明する。図５は半導体装置を示す回路図である。本実施例では、第１及び第２の回路部の構成を変更し、第１の回路ブロックから出力され第２の回路ブロックに入力される信号本数を増やし、第２の回路ブロックから出力される信号本数を増やしている。

以下、実施例２と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図５に示すように、半導体装置７３では、電源系統の異なる第１の電源系統と第２の電源系統が設けられる。半導体装置７３は、例えばメモリ、ロジック回路、アナログ回路、及び入出力回路が設けられるＳｏＣである。第１の電源系統には第１の回路部（送信側）１ｃが設けられ、第２の電源系統には第２の回路部（受信側）２ｃが設けられる。ここでは、第１及び第２の電源系統に設けられる回路及び素子を静電気から保護するＥＳＤ（Electrostatic Discharge）保護回路と第３の電源系統以降については、図示及び説明を省略する。

第１の回路部（送信側）１ｃには、第１の回路ブロック１１が設けられる。第１の回路ブロック１１は、第１の電源系統の高電位側電源ＶＤＤＡと低電位側電源（接地電位）ＶＳＳの間に設けられ、複数の回路及び素子が設けられ、ｍ種類の信号Ｓ２１、Ｓ２２、・・・、Ｓ２ｍを出力する。

第２の回路部（受信側）２ｃには、第２の回路ブロック１２、インバータＩＮＶ１、ＰｃｈＭＯＳトランジスタＰＴ２、及びＰｃｈＭＯＳトランジスタＰＴ３が設けられる。

第２の回路ブロック１２は、ノードＮ１と低電位側電源（接地電位）ＶＳＳの間に設けられ、複数の回路及び素子が設けられ、第１の回路ブロック１１から出力されるｍ種類の信号Ｓ２１、Ｓ２２、・・・、Ｓ２ｍが入力され、信号処理されたｎ種類の信号Ｓ３１、Ｓ３２、・・・、Ｓ３ｎを出力する。

次に、待機時及び通常動作時での第２の回路部（受信側）２ｃについて説明する。ここで、通常動作時とは、第１の電源系統の高電位側電源ＶＤＤＡが第１の回路部（送信側）１ｃに供給され、第２の電源系統の高電位側電源ＶＤＤＢが第２の回路部（受信側）２ｃに供給され、第１の回路部（送信側）１ｃからｍ種類の信号Ｓ２１、Ｓ２２、・・・、Ｓ２ｍが第２の回路部（受信側）２ｃに入力され、インバータＩＮＶ１の入力側に高電位側電源ＶＤＤＡ電圧が入力された場合である。

待機時とは、インバータＩＮＶ１の入力側に高電位側電源ＶＤＤＡ電圧が入力されない場合、或いは高電位側電源ＶＤＤＢが供給されない場合などなど通常動作時を満足させる条件が揃わない場合である。

第２の回路部（受信側）２ｃの通常動作時では、第４の信号Ｓ４の信号レベルが“Ｌｏｗ”レベルとなりＰｃｈＭＯＳトランジスタＰＴ３がオンし、ＰｃｈＭＯＳトランジスタＰＴ２がオンしている。このため、第２の回路部（受信側）２ｃの第２の回路ブロック１２に印加される電圧が略高電位側電源ＶＤＤＢ電圧となり、第２の回路ブロック１２から出力されるｎ種類の信号Ｓ３１、Ｓ３２、・・・、Ｓ３ｎの信号レベル低下或いは信号遅延などの発生が抑制され、所定の動作を維持することができる。その結果、第２の回路部（受信側）２ｃの特性を良好に保持することができる。

一方、第２の回路部（受信側）２ｃの待機時では、第４の信号Ｓ４の信号レベルが“Ｈｉｇｈ”レベルとなりＰｃｈＭＯＳトランジスタＰＴ３がオフし、ＰｃｈＭＯＳトランジスタＰＴ２がオンしている。このため、何らかの原因で、例えば第１の回路ブロック１１から出力されるｍ種類の信号Ｓ２１、Ｓ２２、・・・、Ｓ２ｍを伝送する伝送線路に静電気などが混入した場合でも、第２の回路ブロック１２を構成する、例えば高電位側電源ＶＤＤＢ側のＰｃｈＭＯＳトランジスタのゲートとソース（ノードＮ１）間の電位差を小さくすることができる。その結果、第２の回路部（受信側）２ｃのＥＳＤ耐量を向上させることができる。

上述したように、本実施例の半導体装置では、第１の電源系統の第１の電源系統の高電位側電源ＶＤＤＡが供給される第１の回路部（送信側）１ｃと、電源系統の異なる第２の電源系統の高電位側電源ＶＤＤＢが供給される第２の回路部（受信側）２ｃとが設けられる。第１の回路部（送信側）１ｃには第１の回路ブロック１１が設けられる。第１の回路ブロック１１は、ｍ種類の信号Ｓ２１、Ｓ２２、・・・、Ｓ２ｍを出力する。第２の回路部（受信側）２ｃには、第２の回路ブロック１２、インバータＩＮＶ１、ＰｃｈＭＯＳトランジスタＰＴ２、及びＰｃｈＭＯＳトランジスタＰＴ３が設けられる。第２の回路ブロック１２は、ｍ種類の信号Ｓ２１、Ｓ２２、・・・、Ｓ２ｍが入力され、ｎ種類の信号Ｓ３１、Ｓ３２、・・・、Ｓ３ｎを出力する。ＰｃｈＭＯＳトランジスタＰＴ２は、ソースが高電位側電源ＶＤＤＢに接続されるノーマリーオントランジスタである。ＰｃｈＭＯＳトランジスタＰＴ３は、ソースが高電位側電源ＶＤＤＢに接続され、ゲートにインバータＩＮＶ１から出力される第４の信号Ｓ４が入力される。インバータＩＮＶ１は、高電位側電源ＶＤＤＢと低電位側電源（接地電位）ＶＳＳの間に設けられ、入力側に高電位側電源ＶＤＤＡ電圧が接続される。インバータＩＮＶ１を構成するトランジスタのゲート耐圧は、他のトランジスタよりも大きく設定される。ＰｃｈＭＯＳトランジスタＰＴ２のオン抵抗は、ＰｃｈＭＯＳトランジスタＰＴ３のオン抵抗よりも大きく設定される。通常動作時ではＰｃｈＭＯＳトランジスタＰＴ２及びＰＴ３がオンし、待機時ではＰｃｈＭＯＳトランジスタＰＴ２がオンし、ＰｃｈＭＯＳトランジスタＰＴ３がオフする。

このため、通常動作時では、ノードＮ１側のインピーダンスを小さくでき、ｍ種類の信号Ｓ２１、Ｓ２２、・・・、Ｓ２ｍが入力される第２の回路部（受信側）２ｃの第２の回路ブロック１２の特性低下を抑制でき、第２の回路部（受信側）２ｃの特性を良好に保持することができる。待機時では、ノードＮ１側のインピーダンスを大きくでき、第２の回路ブロック１２を構成する、例えばＰｃｈＭＯＳトランジスタのゲートとソース間の電位差を小さくでき、第２の回路部（受信側）２ｃのＥＳＤ耐量を向上させることができる。

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。

例えば、実施例では、ＳｏＣに適用したが、システムＬＳＩやＭＣＰ（Multi chip Package）などにも適用することができる。

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１）第１の電源系統の第１の高電位側電源と低電位側電源の間に設けられる第１の回路ブロックを有する第１の回路部と、第２の端子が前記第１の電源系統とは異なる第２の電源系統の第２の高電位側電源に接続され、制御端子が前記低電位側電源に接続される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、第２の端子が前記第２の高電位側電源に接続され、制御端子に第３の信号が入力され、前記第３の信号がローレベルのときにオンする第２のＰｃｈ絶縁ゲート型電界効果トランジスタと、前記第１及び第２のＰｃｈ絶縁ゲート型電界効果トランジスタの第１の端子と前記低電位側電源の間に設けられ、前記第１の回路ブロックから出力される複数の信号が入力され、複数の信号を出力する第２の回路ブロックとを有する第２の回路部とを具備する半導体装置。

（付記２）第１の電源系統の第１の高電位側電源と低電位側電源の間に設けられ、第１の信号を入力して第２の信号を出力する第１の回路を有する第１の回路部と、第２の端子が前記第１の電源系統とは異なる第２の電源系統の第２の高電位側電源に接続され、制御端子が前記低電位側電源に接続される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、第２の端子が前記第２の高電位側電源に接続され、制御端子に第３の信号が入力され、前記第３の信号がローレベルのときにオンする第２のＰｃｈ絶縁ゲート型電界効果トランジスタと、前記第２の高電位側電源と前記低電位側電源の間に設けられ、入力側に第１の高電位側電源が入力され、出力側から前記第３の信号を前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタの制御端子に出力するインバータと、前記第１及び第２のＰｃｈ絶縁ゲート型電界効果トランジスタの第１の端子と前記低電位側電源の間に設けられ、前記第２の信号が入力されて第４の信号を出力する第２の回路とを有する第２の回路部とを具備し、前記インバータを構成するトランジスタのＥＯＴ換算のゲート絶縁膜が前記第１及び第２の回路を構成するトランジスタと前記第１及び第２のＰｃｈ絶縁ゲート型電界効果トランジスタのＥＯＴ換算のゲート絶縁膜よりも厚い半導体装置。

（付記３）第１の電源系統の第１の高電位側電源と低電位側電源の間に設けられ、第１の信号が入力されて第２の信号を出力する第１の回路を有する第１の回路部と、第１の端子が前記第１の電源系統とは異なる第２の電源系統の第２の高電位側電源に接続され、制御端子が前記第２の高電位側電源に接続される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、第１の端子が前記第２の高電位側電源に接続され、制御端子に第３の信号が入力され、前記第３の信号がハイレベルのときにオンする第２のＮｃｈ絶縁ゲート型電界効果トランジスタと、前記第１及び第２のＮｃｈ絶縁ゲート型電界効果トランジスタの第２の端子と前記低電位側電源の間に設けられ、前記第２の信号が入力されて第４の信号を出力する第２の回路と、前記第２の高電位側電源と前記低電位側電源の間に設けられ、入力側に第１の高電位側電源電圧が入力され、出力側から第５の信号を出力する第１のインバータと、前記第２の高電位側電源と前記低電位側電源の間に設けられ、入力側に前記第５の信号が入力され、出力側から前記第３の信号を前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタの制御端子に出力する第２のインバータとを有する第２の回路部とを具備し、前記第１及び第２のインバータを構成するトランジスタのＥＯＴ換算のゲート絶縁膜が前記第１及び第２の回路を構成するトランジスタと前記第１及び第２のＮｃｈ絶縁ゲート型電界効果トランジスタのＥＯＴ換算のゲート絶縁膜よりも厚い半導体装置。

本発明の実施例１に係る半導体装置を示す回路図。本発明の実施例２に係る半導体装置を示す回路図。本発明の実施例２に係る第２の回路部の動作を示す図。本発明の実施例３に係る半導体装置を示す回路図。本発明の実施例４に係る半導体装置を示す回路図。

符号の説明

１、１ｂ、１ｃ第１の回路部（送信側）
２、２ａ、２ｂ、２ｃ第２の回路部（受信側）
１１第１の回路ブロック
１２第２の回路ブロック
７０、７１、７２、７３半導体装置
ＢＵＦＦ１バッファ
ＩＮＶ１、ＩＮＶ１１〜１４インバータ
Ｎ１、Ｎ１１ノードＮ１
ＮＡＮＤ１２入力ＮＡＮＤ回路
ＮＴ１、ＮＴ１１、ＮＴ１２、ＮＴａＮｃｈＭＯＳトランジスタ
ＰＴ１〜３、ＰＴａ、ＰＴｂＰｃｈＭＯＳトランジスタ
Ｓ１〜４、Ｓ１１〜１６、Ｓ２１、Ｓ２２、Ｓ２ｍ、Ｓ３１、Ｓ３２、Ｓ３ｎ信号
ＶＤＤＡ、ＶＤＤＢ高電位側電源
ＶＳＳ低電位側電源（接地電位）

Claims

第１の電源系統の第１の高電位側電源と低電位側電源の間に設けられ、第１の信号が入力されて第２の信号を出力する第１の回路を有する第１の回路部と、
前記第１の電源系統とは異なる第２の電源系統の第２の高電位側電源に接続されるノーマリーオントランジスタの第１の絶縁ゲート型電界効果トランジスタと、前記第１の絶縁ゲート型電界効果トランジスタと前記低電位側電源の間に設けられ、前記第２の信号が入力され、第３の信号を出力する第２の回路とを有する第２の回路部と、
を具備することを特徴とする半導体装置。
前記第２の回路部は、前記第１の絶縁ゲート型電界効果トランジスタと並列に接続され、前記第２の高電位側電源に接続され、制御端子に第４信号が入力される第２の絶縁ゲート型電界効果トランジスタを具備し、
前記第２の絶縁ゲート型電界効果トランジスタは、前記第４の信号に基づいて前記第２の回路の動作時にオンし、前記第２の回路が動作しない時にオフすることを特徴とする請求項１に記載の半導体装置。
前記第２の高電位側電源と前記低電位側電源の間に設けられ、入力側に第１の高電位側電源電圧が入力され、出力側から前記第４の信号を前記第２の絶縁ゲート型電界効果トランジスタの制御端子に出力するインバータを具備し、前記インバータを構成するトランジスタのゲート耐圧が前記第１及び第２の回路を構成するトランジスタと前記第１及び第２の絶縁ゲート型電界効果トランジスタのゲート耐圧よりも大きいことを特徴とする請求項２に記載の半導体装置。
前記第１の絶縁ゲート型電界効果トランジスタのオン抵抗は、前記第２の絶縁ゲート型電界効果トランジスタのオン抵抗よりも大きいことを特徴とする請求項２又は３に記載の半導体装置。
第１の電源系統の第１の高電位側電源と低電位側電源の間に設けられ、ｍ個（ただし、ｍは２以上）の信号を出力する第１の回路ブロックを有する第１の回路部と、
前記第１の電源系統とは異なる第２の電源系統の第２の高電位側電源に接続されるノーマリーオントランジスタの第１の絶縁ゲート型電界効果トランジスタと、前記第２の高電位側電源に接続され、制御端子に第１の信号が入力される第２の絶縁ゲート型電界効果トランジスタと、並列配置される第１及び第２の絶縁ゲート型電界効果トランジスタと前記低電位側電源の間に設けられ、前記ｍ個の信号が入力され、ｎ個（ただし、ｎは２以上）の信号を出力する第２の回路ブロックとを有する第２の回路部と、
を具備し、前記第２の絶縁ゲート型電界効果トランジスタは前記第１の信号に基づいて前記第２の回路ブロックの動作時にオンし、前記第２の回路ブロックが動作しない時にオフすることを特徴とする半導体装置。