JPH07225785A - 半導体装置の低消費電力レイアウト方法及びレイアウト装置並びにその半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 熱伝導要素として基幹電源配線を熱伝導要素
として利用し、電力消費に伴う論理素子の温度上昇を抑
えて消費電力の増大を抑制する方法を提供する。 【構成】 処理１ａで論理回路と素子物理情報と素子動
作情報を入力し、処理２ａで基幹電源配線を行ない、処
理３ａで基幹電源配線からの距離に応じて配置領域をレ
ベル分けし、処理４ａで論理回路の各素子の消費電力を
求め、各素子の消費電力に応じて素子をレベル分けし、
処理５ａで配置領域レベルに対応する素子をそのレベル
領域に配置する。従って、論理回路を構成する全素子の
うち、高消費電力の素子での発生熱がその近傍に位置す
る基幹電源配線を通じて放散されるので、熱放散性が向
上する。従って、トランジスタや信号配線の抵抗の電力
消費に伴う温度上昇を低く抑えて、その温度上昇に伴う
抵抗の増大変化を低く抑えて、消費電力を低く抑制でき
る半導体装置を得ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、短期間に半導体装置や
プリント基板のレイアウト設計を行うＣＡＤ手法及びＣ
ＡＤ装置に係る半導体装置のレイアウト方法、レイアウ
ト装置、及びその半導体装置の改良に関する。

【０００２】

【従来の技術】近年、集積回路やプリント基板を利用し
た製品の小型化、個人利用化が進むに従って、固定電源
や、大容量の電池を利用することが難しくなり、より消
費電力消費の少ない回路設計が重要になってきている。

【０００３】このようなＬＳＩチップ又はプリント基板
上におけるシステムの低消費電力化設計として、論理設
計では、 １）システムの動作に着目したスケジューリングによ
り、素子の動作回数を最小化する方法や、 ２）動作時以外では電流をカットする回路を導入する方
法や、 ３）素子面積値と素子の消費電力値を合計して仮想的な
素子面積とし、この仮想的な素子面積に対して論理合成
の面積最適化処理を使った論理合成方法、 ４）信号変化の激しい（トグル値の高い）配線を短くす
る配置、配線手法により配線電荷容量を低減することで
消費電力を削減する方法（Akio Miyoshi等著「A Method
of Power Driven Design 」電子情報通信学会研究会報
告CAS92-34,pp99-104(1992) ），等の，人手やデザイン
オートメーション（ＤＡ）技術による方法で対応してき
た。（例えば、参考文献：Vivek Tiwari等著「Technolo
gy Mapping for Low Power」30th Design Automation C
onference,pp74-49(1993) 等参照）。

【０００４】

【発明が解決しようとする課題】ところで、従来では、
論理合成について、トランジスタ容量や配線容量を考慮
し、トランジスタ抵抗や配線抵抗は無視されてきたが、
近年の微細加工技術の発展は０．５μｍ以下の幅の配線
を可能としており、このような微細加工技術によって微
小幅加工された配線を有するＬＳＩ等では、従来無視さ
れてきたトランジスタ抵抗や配線抵抗の影響が、従来考
慮されてきたトランジスタ容量や配線容量に比べて大き
く回路性能に影響する。

【０００５】しかしながら、前記従来の各技術では、何
れも、トランジスタ抵抗や配線抵抗を考慮しないため、
前記微細加工技術により生成されたＬＳＩ等では、トラ
ンジスタ抵抗や配線抵抗の温度上昇に伴う抵抗値の増大
に起因して消費電力が増加することが予想される。

【０００６】即ち、トランジスタ抵抗や配線抵抗が電力
消費により温度上昇すると、これに伴いトランジスター
特性の劣化や配線抵抗の増加が生じ、そのためＣＭＯＳ
（相補型トランジスター）における信号変化に要する時
間が長くなり、ＭＯＳトランジスターのドレイン- ソー
ス間のスイッチがオープン状態となって、リーク電流に
よる消費電力が増加し、これが更にトランジスタ抵抗や
配線抵抗温度を上昇させる循環になり、最終的に消費電
力は極度に増加することが予想される。

【０００７】しかも、前記抵抗の温度上昇による影響
は、トランジスター特性の劣化及び消費電力の増加の他
に、ＬＳＩチップの製造コストをも上昇させる。即ち、
抵抗の温度上昇によってＬＳＩチップ上の温度分布に差
が生じると、温度膨脹の程度差がＬＳＩ表面で生じ、チ
ップが変形して破損することが予想され、そのため、Ｌ
ＳＩを製品化するパッケージとして、安価だが変形し易
いプラスチックパッケージに代え、変形し難いが高価な
セラミックパッケージを採用する必要が生じ、製品コス
トが増加する。

【０００８】そこで、トランジスタ抵抗や配線抵抗を十
分小さく抑制するには、その抵抗値が温度の上昇に伴い
増大する特性から、論理回路を構成する個々の素子が発
生する熱の放散を良くして温度上昇を有効に抑えると共
に、論理回路全体としても、過熱部分がなく均等な温度
状態にすることが必要である点から、従来の半導体装置
における熱放散の様子を眺めると、個々の素子の直下に
位置するシリコン酸化膜やシリコン基板等を熱伝導要素
として、これ等を経て熱が放散しており、従って、熱放
散性が良好には得られていない憾みがある。

【０００９】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、論理回路を構成する各素子の温度の
上昇を抑えて、その各トランジスタ抵抗や配線抵抗の増
大を抑制し、その抵抗の増大に起因する消費電力の増大
を抑えることにより、又は配線を低抵抗で行うことによ
り、低消費電力な半導体装置を得るその半導体装置のレ
イアウト方法及びレイアウト装置、並びにその半導体装
置を提供することにある。

【００１０】

【課題を解決するための手段】前記の目的を達成するた
め、本発明では、論理回路を構成する各素子に電源を供
給する電源配線に着目し、この電源配線は金属類で構成
され且つ配線規模として通常の信号配線より巨大な規模
を持つことから、この電源配線を各論理素子での発生熱
に対する熱伝導要素として利用して、その発生熱を効果
的に放散させることとする。

【００１１】更に、本発明では、他の解決方法として、
消費電力の高い素子に接続される配線を、単に距離を短
くするのみでなく、低抵抗で行うこととする。

【００１２】すなわち、請求項１記載の発明の半導体装
置の低消費電力レイアウト方法では、電子計算機を用い
て半導体装置のレイアウト設計を行うに際し、論理回路
並びにその素子物理情報及び素子動作情報を入力する入
力処理を行った後、素子配置領域に基幹電源を配線する
基幹電源配線処理を行い、その後、前記論理回路を構成
する全素子のうち消費電力の高い素子が前記基幹電源配
線処理にて配線された基幹電源の近傍に位置するように
各素子を素子配置領域に配置する素子配置処理を行う方
法としている。

【００１３】また、請求項２記載の発明では、前記請求
項１記載の発明の素子配置処理を特定し、この素子配置
処理を、基幹電源配線処理にて配線された基幹電源から
の距離に応じて素子配置領域をレベル付けする素子配置
領域レベル付け処理と、論理回路を構成する各素子の消
費電力を素子物理情報及び素子動作情報から求めて、前
記各素子の消費電力に応じて各素子をレベル付けする素
子レベル付け処理と、前記素子配置領域レベル付け処理
にてレベル付けされた素子配置領域のレベルに対応する
レベルを持つ論理素子をそのレベルの素子配置領域内に
配置する配置処理とから構成する。

【００１４】更に、請求項３記載の発明では、前記請求
項１又は請求項２記載の発明の構成に加えて、素子配置
処理を行った後、基幹電源配線処理にて配線された基幹
電源から各素子への枝線電源を配線する枝線電源配線処
理を行い、次いで、論理回路を実現するための論理素子
間の信号配線を行う信号配線処理を行い、その後、得ら
れたレイアウトを出力する出力処理を行う構成としてい
る。

【００１５】加えて、請求項４記載の発明の半導体装置
の低消費電力レイアウト方法では、電子計算機を用いて
半導体装置のレイアウト設計を行うに際し、論理回路並
びにその素子物理情報及び素子動作情報を入力する入力
処理を行った後、前記論理回路を構成する素子の消費電
力に基いて信号配線の優先順位を定めた配線優先リスト
を作成する配線優先リスト作成処理を行い、その後、前
記配線優先リストの先頭の信号から順に１層配線により
配線可能な信号を順次配線する第１の配線処理を行い、
次いで、前記第１の配線処理にて未配線として残った信
号を多層配線法で配線する第２の配線処理を行う構成と
している。

【００１６】また、請求項５記載の発明では、前記請求
項３記載の発明の信号配線処理を特定し、この信号配線
処理を、信号を出力する素子の消費電力に基いて信号配
線の優先順位を定めた配線優先リストを作成する配線優
先リスト作成処理と、前記配線優先リストの先頭の信号
から順に１層配線により配線可能な信号を順次配線する
第１の配線処理と、前記第１の配線処理にて未配線とし
て残った信号を多層配線法で配線する第２の配線処理と
から構成する。

【００１７】更に、請求項６記載の発明では、前記請求
項１又は請求項２記載の半導体装置の低消費電力レイア
ウト設計方法の基幹電源配線処理を特定して、基幹電源
の一部を半導体装置の基板に近接させるコンタクトを形
成するように基幹電源を配線する構成とする。

【００１８】加えて、請求項７記載の発明では、電子計
算機を用いて半導体装置のレイアウト設計を行うための
レイアウト装置であって、論理回路並びにその素子物理
情報及び素子動作情報を入力する入力手段と、素子配置
領域に基幹電源を配線する基幹電源配線手段と、前記論
理回路を構成する全素子のうち消費電力の高い素子が前
記基幹電源配線処理にて配線された基幹電源の近傍に位
置するように各素子を素子配置領域に配置する素子配置
手段とを備える構成としている。

【００１９】また、請求項８記載の発明では、前記請求
項７記載の発明の素子配置手段を限定し、この素子配置
手段を、基幹電源配線手段にて配線された基幹電源から
の距離に応じて素子配置領域をレベル付けする素子配置
領域レベル付け手段と、論理回路を構成する各素子の消
費電力を素子物理情報及び素子動作情報から求めて、前
記各素子の消費電力に応じて各素子をレベル付けする素
子レベル付け手段と、前記素子配置領域レベル付け手段
によりレベル付けされた素子配置領域のレベルに対応す
るレベルを持つ論理素子をそのレベルの素子配置領域内
に配置する配置手段とにより構成している。

【００２０】更に、請求項９記載の発明では、前記請求
項７又は請求項８記載の構成に加えて、基幹電源配線手
段により配線された基幹電源から各素子への枝線電源を
配線する枝線電源配線手段と、論理回路を実現するため
の論理素子間の信号配線を行う信号配線手段と、得られ
たレイアウトを出力する出力手段とを備える構成として
いる。

【００２１】加えて、請求項１０記載の発明では、電子
計算機を用いて半導体装置のレイアウト設計を行うため
のレイアウト装置であって、論理回路並びにその素子物
理情報及び素子動作情報を入力する入力手段と、前記論
理回路を構成する素子の消費電力に基いて信号配線の優
先順位を定めた配線優先リストを作成する配線優先リス
ト作成手段と、前記配線優先リストの先頭の信号から順
に１層配線により配線可能な信号を順次配線する第１の
配線手段と、前記第１の配線手段の配線により未配線と
して残った信号を多層配線法で配線する第２の配線手段
とを備える構成とする。

【００２２】また、請求項１１記載の発明では、前記請
求項９記載の低消費電力レイアウト装置の信号配線手段
を限定し、その信号配線手段を、信号を出力する素子の
消費電力に基いて信号配線の優先順位を定めた配線優先
リストを作成する配線優先リスト作成手段と、前記配線
優先リストの先頭の信号から順に１層配線により配線可
能な信号を順次配線する第１の配線手段と、前記第１の
配線手段の配線により未配線として残った信号を多層配
線法で配線する第２の配線手段とにより構成している。

【００２３】更に、請求項１２記載の発明では、前記レ
イアウト方法又はレイアウト装置により生産される半導
体装置を特定し、前記論理回路の各素子に電源供給を行
うために素子配置領域に配線された基幹電源とを備えた
半導体装置であって、前記論理回路を構成する全素子の
うち、消費電力の高い素子の多くは、他の素子に比し
て、前記基幹電源の近傍に位置して前記素子配置領域に
配置される構成としている。

【００２４】加えて、請求項１３記載の発明では、前記
請求項１２記載の発明の半導体装置を限定し、基板電源
と各素子との間には、前記基板電源と各素子とを接続す
る枝線電源が配線され、前記論理回路の各素子間には、
前記論理回路を実現するための信号配線が施されている
構成とする。

【００２５】また、請求項１４記載の発明では、論理回
路を構成する各素子間に複数の信号配線が施された半導
体装置であって、前記信号配線は多層に配線され、所定
の１層の信号配線は前記論理回路を構成する全素子のう
ち、消費電力が高い素子からの信号配線である構成とす
る。

【００２６】更に、請求項１５記載の発明では、前記請
求項１３記載の半導体装置を特定し、論理回路を実現す
るための信号配線は多層に配線され、所定の１層の信号
配線は前記論理回路を構成する全素子のうち、消費電力
が高い素子からの信号配線である構成とする。

【００２７】加えて、請求項１６記載の発明では、前記
請求項１２、請求項１３又は請求項１５記載の半導体装
置を特定し、基幹電源には、前記基幹電源の一部を半導
体装置の基板に近接させるコンタクトが形成されている
構成とする。

【００２８】また、請求項１７記載の発明では、前記請
求項１、２、３、６、７、８、９、１２、１３、１５又
は１６記載の半導体装置における消費電力の高い素子を
限定して、フリップフロップ回路で構成している。

【００２９】更に、請求項１８記載の発明では、前記請
求項１７記載の発明において、フリップフロップ回路に
クロック信号を供給するクロック信号線を１層配線する
構成とする。

【００３０】加えて、請求項１９記載の発明では、前記
請求項１８記載の発明において、クロック信号線を、基
幹電源に沿って配置する構成としている。

【００３１】

【作用】前記構成により、請求項１、２、３、７、８、
９、１２、１３又は１７記載の発明では、消費電力が多
いために熱発生を多く伴う論理素子が、電源を供給する
レイアウト面積の大きな基幹電源近傍に配置される。こ
こに、前記基幹電源は、金属類を素材とし、従来技術の
熱伝導要素としてのシリコン酸化膜やシリコン基板より
も熱伝導率が優れるので、高消費電力の各素子からの熱
放散が効率良く行われ、その結果、高消費電力の論理素
子の抵抗の増大が有効に抑制されて、低消費電力な半導
体装置が得られる。

【００３２】また、請求項４、５、１０、１１、１４、
１５、１８又は１９記載の発明では、配線優先リストに
基いて、消費電力の高い素子の信号配線が所定の１層内
に配線されるので、その信号配線を多層に亘って配線す
る場合に比して、配線抵抗が低減されて、低消費電力化
が図られる。

【００３３】更に、請求項６又は１６記載の発明では、
基幹電源がそのコンタクトを通じてその基幹電源の下方
に位置するシリコン基板やその基板全体に広がるシリコ
ン酸化膜により近接するので、論理素子からの熱放散が
より一層効率良く行われて、素子の温度の上昇が抑えれ
れ、そのトランジスター抵抗や配線抵抗が十分に低く保
持される。

【００３４】

【実施例】以下、本発明の半導体装置の低消費電力レイ
アウト方法及びレイアウト装置並びにその半導体装置の
一実施例を説明する。

【００３５】（第１の実施例）図４は本発明の半導体装
置のレイアウト装置の概略構成を示す。

【００３６】同図において、１ｂは入出力装置、１ｃは
中央処理装置、１ｄは記憶装置、２ｂは基幹電源配線手
段、３ｂは領域レベル付け手段、４ｂは素子レベル付け
手段、５ｂはレベル領域内素子配置手段、６ｂは枝線電
源配線手段、７ｂは信号配線手段である。前記領域レベ
ル付け手段３ｂ、素子レベル付け手段４ｂ及びレベル領
域内素子配置手段５ｂはその全体で素子配置手段８ｂを
構成する。また，前記信号配線手段７ｂは、内部に優先
リスト作成手段９ｂと、１層配線手段１０ｂと、多層配
線手段１１ｂとを内蔵する。

【００３７】本発明の半導体装置構成する論理回路は、
図７（ａ）に示すように、１２個の論理素子Ａ〜Ｋから
成る。

【００３８】次に、前記図４に示すレイアウト装置を用
いて前記論理素子Ａ〜Ｋの論理回路を含む半導体装置を
配置する方法を説明する。

【００３９】図１にその半導体装置のレイアウト方法を
示す。

【００４０】同図において、先ず前記論理回路並びにそ
の各素子Ａ〜Ｌの幅等の各物理情報及びその素子Ａ〜Ｌ
の各動作情報の入力処理１ａを行う。この入力処理１ａ
は、前記入出力装置１ｂと記憶装置１ｄと中央処理装置
１ｃとから成る入力手段により実行される。

【００４１】次に、図５に示すように、基幹電源２０の
配線を素子配置領域２０に設定する基幹電源配線処理２
ａを行なう。本実施例では、図５（ａ）の斜線部で示す
ように、基幹電源２０は、四角形状の素子配置領域１９
の周辺に沿って四角形状に配線される最も単純な構造を
持つ。

【００４２】ここで、基幹電源２０とは、外部から電源
が供給される電源供給端子から、各論理素子Ａ〜Ｌにそ
の電源をバランス良く供給するために、通常信号よりも
太い配線で素子配置領域２０の全体に亘って施される電
源配線をいう。前記基幹電源配線処理２ａは、基幹電源
配線手段２ｂと記憶装置１ｄと中央処理装置１ｃとによ
り実行される。

【００４３】続いて、前記論理回路を構成する全素子Ａ
〜Ｌのうち、消費電力の高い素子が前記配線された基幹
電源２０の近傍に位置するように各素子Ａ〜Ｌを素子配
置領域２０に配置する素子配置処理９ａを行う。この素
子配置処理９ａは、具体的には、素子配置領域レベル付
け処理３ａと、素子レベル付け処理４ａと、レベル領域
内素子配置処理５ａとから成る。

【００４４】前記素子配置領域レベル付け処理３ａは、
前記基幹電源２０の配線位置からの距離に応じた素子配
置領域１９のレベル付けを行う処理であり、図５（ａ）
〜（ｃ）に示すように、レベル１からレベル３までのレ
ベル付けを行う。図５（ａ）に格子で示したレベル１の
素子配置領域２１は、基幹電源２０に最も近接する領域
であり、同図（ｂ）に格子で示したレベル２の素子配置
領域２２は、基幹電源２０に次に近接する領域を包含
し、同図（ｃ）に格子で示したレベル３の素子配置領域
２３は、基幹電源２０から最も離れた領域を包含する。

【００４５】前記基幹電源２０からの距離に応じて領域
のレベルとして割り付ける処理の意味は、次の素子レベ
ル付け処理４ａと対応して、基幹電源２０の近傍に配置
すべき高発熱素子又は高消費電力素子と、それ以外の低
発熱素子又は低消費電力素子との配置領域を区別するこ
とにある。

【００４６】また、前記素子レベル付け処理４ａは、前
記素子配置領域レベル付け処理３ａに合せて、各素子Ａ
〜Ｌに対してレベル１からレベル３までのレベル付けを
行う処理である。各素子Ａ〜Ｌのレベルの決定は、先ず
前記入力処理１ａで入力した素子動作情報から各素子Ａ
〜Ｌの出力動作数を求めると共に、素子物理情報より１
動作数当りの消費電力値を求め、その両者の積から各論
理素子Ａ〜Ｌの総消費電力を求める。本実施例では、下
記の［表１］に示す総消費電力値であったとし、各総消
費電力に応じて、その総消費電力値の大きい順にレベル
１からレベル３まで振り分け、レベル付けする。

【００４７】

【表１】 尚、割付された素子Ａ〜Ｌレベルと素子配置領域のレベ
ルとのレベル値は同値でなくてもよく、両者が対応付け
られさえすればよい。以上の論理素子Ａ〜Ｌを配置した
例を図７（ａ）に示す。レベル１の素子Ａ〜Ｃを格子
で、レベル２の素子Ｄ〜Ｇを斜線で、レベル３の素子Ｈ
〜Ｌを白抜きで示した。

【００４８】更に、前記論理素子Ａ〜Ｌの素子配置領域
１９への配置処理５ａは、配線長や面積を最小にする通
常の自動配置方法実施に際して、レベル１の論理素子Ａ
〜Ｃは、レベル１の素子配置領域２１へ配置し、レベル
２の論理素子Ｄ〜Ｇは、レベル２の素子配置領域２２へ
配置し、レベル３の論理素子Ｈ〜Ｌは、レベル３の素子
配置領域２３に配置するように制御することを加えて実
行される。その結果、図６（ａ）に示すような配置結果
が得られる。同図から判るように、基幹電源２０に近接
して高消費電力の論理素子Ａ〜Ｃが配置される。

【００４９】次に、前記配置処理５ａが終了した論理素
子Ａ〜Ｌに対して、電源供給のための枝線電源配線処理
６ａを行なう。この枝線電源配線処理６ａは、各論理素
子Ａ〜Ｌに対して最寄りの基幹電源２０の近接部分から
枝線電源３５を発生させて実行する。

【００５０】ここで、前記電源配線２０の具体的構造を
説明する。

【００５１】上述の電源基幹配線処理２ａに際して、図
３（ａ）に示したように、シリコン基板１４の上にＳ_ｉ
ｏ₂ （酸化シリコン）より成る絶縁膜層１６を配置し、
その絶縁膜層１６の上に、１層の基幹電源２０を配線す
ると共に、その基幹電源２０に対して、適当な位置に複
数個の放熱用コンタクト１３を設ける。その各放熱用コ
ンタクト１３の製造方法は、断面２０ｂとして同図
（ｂ）に示したように、基幹電源２０の一部がシリコン
基板１４にできるだけ近接させるように基幹電源２０か
らコンタクト穴を従来の信号配線の結線に使うプロセス
技術を用いて製造する方法である。尚、枝線電源配線処
理６ａにおける枝線電源３５に対しても、前記放熱用コ
ンタクト１３と同様の放熱用コンタクトを設けてもよい
のは勿論である。

【００５２】次に、レイアウトの最終段階である論理実
現のための信号配線処理７ａを行なう。この信号配線処
理７ａは、配線優先リスト作成処理９ａと、一層配線処
理（第１の配線処理）１０ａと、この一層配線処理１０
ａで未配線となった信号線に対して行う多層配線処理
（第２の配線処理）１１ａとから成る。

【００５３】前記配線優先リスト作成処理９ａは、前記
［表１］に示した各素子Ａ〜Ｌの総消費電力に基いて、
その総消費電力の高い素子から出力される信号、即ちそ
の高消費電力の発生原因となる出力信号に対する配線を
優先して、各素子Ａ〜Ｌの出力信号の配線優先リストを
作成する。前記各素子Ａ〜Ｌの出力信号及びその優先順
位を「素子名．Ｏ」として［表２］に示す。

【００５４】

【表２】 前記一層配線処理１０ａは、低抵抗値の低容量配線層に
対して前記［表２］の優先順位に基づいて順次配線をす
る処理である。配線形状の生成は、迷路法等を用いるこ
とで実施される。

【００５５】更に、前記多層配線処理１１ａは、近年の
複雑な論理回路の配線が１層配線で全て完了することが
不可能であるので、前記一層配線処理１０ａで一部配線
未結線を生じた信号線に対して多層の配線を実施する処
理である。

【００５６】以上により、最終的に論理関係の信号配線
が完了する。

【００５７】最後に、レイアウトの出力処理８ａを行な
い、本実施例のレイアウトが完了する。前記出力処理８
ａは、前記入出力装置１ｂと記憶装置１ｄと中央処理装
置１ｃとから成る出力手段により実行される。

【００５８】したがって、本発明においては、消費電力
が多いために熱発生を多く伴う論理素子Ａ，Ｂ，Ｃの全
てが、金属類を素材として熱伝導率の優れた大規模の基
幹電源２０の近傍に配置されるので、その高消費電力の
各素子Ａ〜Ｃからの熱放散が効率良く行われる。その結
果、高消費電力の論理素子Ａ〜Ｃの抵抗の増大が有効に
抑制されて、低消費電力な半導体装置が得られると共
に、論理回路の全体に亘ってその温度がほぼ均一且つ十
分低く保持されるので、図１０（ａ）に示す従来のレイ
アウト方法でのレイアウト結果では、熱分布が同図
（ｂ）に示すように局所的に高温領域２５ａが集中して
いるために、トランジスター抵抗や配線抵抗が激増し、
消費電力が増加するのに対し、本実施例では、図７
（ａ）のレイアウト例での同図（ｂ）に示す熱分布のよ
うに、中温領域２５ｂが全体に広がっている。よって、
図８に示すように、従来例に比し、半導体装置全体の温
度が全体に亘って低く保持されて、抵抗値の増大の抑制
により消費電力の低減化が実現されていることが判る。

【００５９】また、配線優先リストに基いて、消費電力
の高い素子Ａ〜Ｃの信号配線が１層配線されるので、高
消費電力の信号線の電気抵抗、電荷容量、コンタクト等
の物理的消費電力要素の削減が可能となると共に、その
信号配線の多層配線に比して配線抵抗が低減されて、低
消費電力化が図られる。

【００６０】更に、基幹電源２０がその複数の放熱用コ
ンタクト１３…を通じてその基幹電源２０の下方に位置
するシリコン基板１４に一層近接するので、高消費電力
の各論理素子Ａ〜Ｃからの熱放散が一層効率良く行われ
て、各論理素子の温度の上昇が抑えられ、そのトランジ
スター抵抗や配線抵抗が十分に低く保持される。

【００６１】（第２の実施例）図９は本発明の第２の実
施例を示し、ゲートアレイやスタンダードセルのレイア
ウトに適用したものである。

【００６２】すなわち、図９において、基幹電源２０
は、素子配置領域に沿って四角形状に配置される４辺の
電源配線２０ａ〜２０ｄと、四角形状の中央部を図中縦
方向に走る電源配線２０ｅとから成る。枝線電源３５
は、前記基幹電源２０における中央部位置の電源配線２
０ａとは直交する方向に複数本配置されて、各スタンダ
ードセルレーン３６…に電源を供給している。論理素子
は、各セルレーン３６…に限定して配置される。

【００６３】各セルレーン３６…において、基幹電源２
０の左右及び中央位置の電源配線２０ｂ，２０ｄ，２０
ｅに近接する部分は、レベル１の素子配置領域２１が設
定され、このレベル１の配置領域２１に高消費電力の論
理素子としてフリップフロップ回路（図示せず）が配置
される。

【００６４】また、前記基幹電源２０の左右及び中央位
置の電源配線２０ｂ，２０ｄ，２０ｅに近接する部分に
は、前記各フリップフロップ回路にクロック信号を供給
するクロック信号線３７が前記基幹電源２０の各電源配
線２０ｂ，２０ｄ，２０ｅに沿って１本に連続するよう
に折れ曲りレイアウトされる。このクロック信号線３７
は所定の１層内で配線（１層配線）される。前記枝線電
源３５及びクロック信号線３７は論理回路のレイアウト
完了後に配線される。

【００６５】尚、本発明は、以上の実施例の基幹電源２
０の配線形状やその作成方法、素子配置領域１９及び論
理素子Ａ〜Ｌのレベル設定や設定方法、配線優先リスト
及びその作成方法、素子の形状等に限定されず、これ等
は適宜変更可能であって、他の値や方法をも含むのは勿
論である。

【００６６】

【発明の効果】以上説明したように、請求項１、２、
３、７、８、９、１２、１３又は１７記載の発明によれ
ば、論理回路を構成する全論理素子のうち、消費電力が
高くて熱発生を多く伴う素子を、電源供給用のレイアウ
ト面積の大きな基幹電源の近傍に配置したので、熱放散
性が従来のシリコン酸化膜やシリコン基板等を熱伝導要
素とする場合に比して良くなり、トランジスタ抵抗や配
線抵抗の増大を有効に抑えることができ、低消費電力な
半導体装置を得ることができる。

【００６７】しかも、基幹電源電源の近傍に消費電力の
高い素子を配置するので、電源供給が他の論理に影響せ
ず、論理回路の安定動作が得られる副次的効果を持つ。

【００６８】更に、請求項４、５、１０、１１、１４、
１５、１８又は１９記載の発明によれば、消費電力の高
い論理素子の信号配線を所定の１層内に配線できるの
で、多層配線に比して、配線抵抗が低減されて、低消費
電力化が図られる。しかも、消費電力の高い論理素子の
信号配線，即ち動作の激しい信号配線が１層配線される
ので、多層配線でのコンタクト点での激しい信号変化に
伴う配線の劣化を防止でき、半導体装置の長寿命化が図
れる副次的効果を有する。

【００６９】加えて、請求項６又は１６記載の発明によ
れば、基幹電源とシリコン基板等とをコンタクトにより
近接させたので、論理素子からの熱放散を一層効率良く
行わせて、論理素子の温度上昇を有効に抑制でき、トラ
ンジスター抵抗や配線抵抗を低く保持して低消費電力化
が可能である。

【図面の簡単な説明】

【図１】本発明の実施例を示す半導体装置のレイアウト
方法の流れ図である。

【図２】信号配線の具体的方法を示す流れ図である。

【図３】基幹電源に形成するコンタクトの説明図であ
る。

【図４】本発明の実施例を示す半導体装置のレイアウト
装置の構成を示す図である。

【図５】配置領域レベルを説明する図である。

【図６】半導体装置における基幹電源、各素子の配置位
置及び枝線電源の配置位置を示す説明図である。

【図７】本発明の半導体装置のレイアウト方法を使用し
て配置された半導体装置の各素子の配置結果及びその各
素子の熱分布を示す図である。

【図８】本発明の半導体装置の動作周波数に対するチッ
プ温度特性を示す図である。

【図９】本発明の半導体装置をスタンダードセルに適用
した場合の構成図である。

【図１０】従来の半導体装置の個々の論理素子の配置及
びその個々の素子の熱分布を示す図である。

【符号の説明】

１２ 基幹電源 １３ 放熱用コンタクト １４ シリコン基板 １６ 絶縁膜層 １９ 素子配線領域 ２０ 基幹電源 ２１ レベル１の素子配線領域 ２２ レベル２の素子配線領域 ２３ レベル３の素子配線領域 ２５ １層配線 ２６ ２層配線（多層配線） ３５ 枝線電源 ３６ クロック信号線 Ａ〜Ｌ 論理素子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ａ

Claims (19)

【特許請求の範囲】
1. 【請求項１】 電子計算機を用いて半導体装置のレイア
   ウト設計を行うに際し、 論理回路並びにその素子物理
   情報及び素子動作情報を入力する入力処理を行った後、 素子配置領域に基幹電源を配線する基幹電源配線処理を
   行い、 その後、前記論理回路を構成する全素子のうち消費電力
   の高い素子が前記基幹電源配線処理にて配線された基幹
   電源の近傍に位置するように各素子を素子配置領域に配
   置する素子配置処理を行うことを特徴とする半導体装置
   の低消費電力レイアウト方法。
2. 【請求項２】 素子配置処理は、 基幹電源配線処理にて配線された基幹電源からの距離に
   応じて素子配置領域をレベル付けする素子配置領域レベ
   ル付け処理と、 論理回路を構成する各素子の消費電力を素子物理情報及
   び素子動作情報から求めて、前記各素子の消費電力に応
   じて各素子をレベル付けする素子レベル付け処理と、 前記素子配置領域レベル付け処理にてレベル付けされた
   素子配置領域のレベルに対応するレベルを持つ論理素子
   をそのレベルの素子配置領域内に配置する配置処理とか
   ら成ることを特徴とする請求項１記載の半導体装置の低
   消費電力レイアウト方法。
3. 【請求項３】 素子配置処理を行った後、 基幹電源配線処理にて配線された基幹電源から各素子へ
   の枝線電源を配線する枝線電源配線処理を行い、 次いで、論理回路を実現するための論理素子間の信号配
   線を行う信号配線処理を行い、 その後、得られたレイアウトを出力する出力処理を行う
   ことを特徴とする請求項１又は請求項２記載の半導体装
   置の低消費電力レイアウト方法。
4. 【請求項４】 電子計算機を用いて半導体装置のレイア
   ウト設計を行うに際し、 論理回路並びにその素子物理
   情報及び素子動作情報を入力する入力処理を行った後、 前記論理回路を構成する素子の消費電力に基いて信号配
   線の優先順位を定めた配線優先リストを作成する配線優
   先リスト作成処理を行い、 その後、前記配線優先リストの先頭の信号から順に１層
   配線により配線可能な信号を順次配線する第１の配線処
   理を行い、 次いで、前記第１の配線処理にて未配線として残った信
   号を多層配線法で配線する第２の配線処理を行うことを
   特徴とする半導体装置の低消費電力レイアウト方法。
5. 【請求項５】 信号配線処理は、 信号を出力する素子の消費電力に基いて信号配線の優先
   順位を定めた配線優先リストを作成する配線優先リスト
   作成処理と、 前記配線優先リストの先頭の信号から順に１層配線によ
   り配線可能な信号を順次配線する第１の配線処理と、 前記第１の配線処理にて未配線として残った信号を多層
   配線法で配線する第２の配線処理とから成ることを特徴
   とする請求項３記載の半導体装置の低消費電力レイアウ
   ト方法。
6. 【請求項６】 基幹電源配線処理は、 基幹電源の一部を半導体装置の基板に近接させるコンタ
   クトを形成するように基幹電源を配線することを特徴と
   する請求項１又は請求項２記載の半導体装置の低消費電
   力レイアウト設計方法。
7. 【請求項７】 電子計算機を用いて半導体装置のレイア
   ウト設計を行うためのレイアウト装置であって、 論理回路並びにその素子物理情報及び素子動作情報を入
   力する入力手段と、 素子配置領域に基幹電源を配線する基幹電源配線手段
   と、 前記論理回路を構成する全素子のうち消費電力の高い素
   子が前記基幹電源配線処理にて配線された基幹電源の近
   傍に位置するように各素子を素子配置領域に配置する素
   子配置手段とを備えたことを特徴とする半導体装置の低
   消費電力レイアウト装置。
8. 【請求項８】 素子配置手段は、 基幹電源配線手段にて配線された基幹電源からの距離に
   応じて素子配置領域をレベル付けする素子配置領域レベ
   ル付け手段と、 論理回路を構成する各素子の消費電力を素子物理情報及
   び素子動作情報から求めて、前記各素子の消費電力に応
   じて各素子をレベル付けする素子レベル付け手段と、 前記素子配置領域レベル付け手段によりレベル付けされ
   た素子配置領域のレベルに対応するレベルを持つ論理素
   子をそのレベルの素子配置領域内に配置する配置手段と
   から成ることを特徴とする請求項７記載の半導体装置の
   低消費電力レイアウト装置。
9. 【請求項９】 基幹電源配線手段により配線された基幹
   電源から各素子への枝線電源を配線する枝線電源配線手
   段と、 論理回路を実現するための論理素子間の信号配線を行う
   信号配線手段と、 得られたレイアウトを出力する出力手段とを備えたこと
   を特徴とする請求項７又は請求項８記載の半導体装置の
   低消費電力レイアウト装置。
10. 【請求項１０】 電子計算機を用いて半導体装置のレイ
    アウト設計を行うためのレイアウト装置であって、 論理回路並びにその素子物理情報及び素子動作情報を入
    力する入力手段と、 前記論理回路を構成する素子の消費電力に基いて信号配
    線の優先順位を定めた配線優先リストを作成する配線優
    先リスト作成手段と、 前記配線優先リストの先頭の信号から順に１層配線によ
    り配線可能な信号を順次配線する第１の配線手段と、 前記第１の配線手段の配線により未配線として残った信
    号を多層配線法で配線する第２の配線手段とを備えたこ
    とを特徴とする半導体装置の低消費電力レイアウト装
    置。
11. 【請求項１１】 信号配線手段は、 信号を出力する素子の消費電力に基いて信号配線の優先
    順位を定めた配線優先リストを作成する配線優先リスト
    作成手段と、 前記配線優先リストの先頭の信号から順に１層配線によ
    り配線可能な信号を順次配線する第１の配線手段と、 前記第１の配線手段の配線により未配線として残った信
    号を多層配線法で配線する第２の配線手段とから成るこ
    とを特徴とする請求項９記載の半導体装置の低消費電力
    レイアウト装置。
12. 【請求項１２】 論理回路を構成する各素子と、 前記論理回路の各素子に電源供給を行うために素子配置
    領域に配線された基幹電源とを備えた半導体装置であっ
    て、 前記論理回路を構成する全素子のうち、消費電力の高い
    素子の多くは、他の素子に比して、前記基幹電源の近傍
    に位置して前記素子配置領域に配置されていることを特
    徴とする半導体装置。
13. 【請求項１３】 基板電源と各素子との間には、前記基
    板電源と各素子とを接続する枝線電源が配線され、 前記論理回路の各素子間には、前記論理回路を実現する
    ための信号配線が施されていることを特徴とする請求項
    １２記載の半導体装置。
14. 【請求項１４】 論理回路を構成する各素子間に複数の
    信号配線が施された半導体装置であって、 前記信号配線は多層に配線され、 所定の１層の信号配線は前記論理回路を構成する全素子
    のうち、消費電力が高い素子からの信号配線であること
    を特徴とする半導体装置。
15. 【請求項１５】 論理回路を実現するための信号配線は
    多層に配線され、 所定の１層の信号配線は前記論理回路を構成する全素子
    のうち、消費電力が高い素子からの信号配線であること
    を特徴とする請求項１３記載の半導体装置。
16. 【請求項１６】 基幹電源には、前記基幹電源の一部を
    半導体装置の基板に近接させるコンタクトが形成されて
    いることを特徴とする請求項１２、請求項１３又は請求
    項１５記載の半導体装置。
17. 【請求項１７】 消費電力の高い素子はフリップフロッ
    プ回路であることを特徴とする請求項１、２、３、６、
    ７、８、９、１２、１３、１５又は１６記載の半導体装
    置のレイアウト方法及びレイアウト装置並びに半導体装
    置。
18. 【請求項１８】 フリップフロップ回路にクロック信号
    を供給するクロック信号線は、１層配線されることを特
    徴とする請求項１７記載の半導体装置のレイアウト方法
    及びレイアウト装置並びに半導体装置。
19. 【請求項１９】 クロック信号線は、基幹電源に沿って
    配置されることを特徴とする請求項１８記載の半導体装
    置のレイアウト方法及びレイアウト装置並びに半導体装
    置。