CN109983461B - 集成电路模块 - Google Patents

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Abstract

用于包括多个图块的硬宏的布局和布线阶段被修改，使得该图块中的一些图块被分配更强健的电网层，并且使得该图块中的其他图块被分配不太强健的电网层。

Description

集成电路模块
相关申请的交叉引用
本申请要求于2017年2月14日提交的美国专利申请No.15/432,431的优先权，该美国专利申请要求于2016年11月18日提交的美国临时申请No.62/424,289的权益。
技术领域
本申请涉及用于集成电路的电力分配，并且更具体地涉及集成电路自适应多层配电电网。
背景技术
配电是集成电路设计中的关键因素。例如，诸如片上***(SoC)的微处理器集成电路包含许多晶体管，这些晶体管可以从处于空闲转变为主动地开关。如此多的晶体管突然转变为激活状态导致晶体管的电源电压波动。如果由于这种波动而导致电源压降至最小要求值以下，则***可能重置或出现错误。提供电源电压的电网的电阻是与响应于电路模块的突然激活而使压降最小化相关的重要因子。例如，取决于电力需求，与其他模块相比，可以增加电路模块中从电力轨到各种晶体管的通孔的数目(通孔密度)。另外，可以增加电力轨的宽度和密度。类似地，将一个电源域的轨耦合到主电力轨的磁头开关(head switch)的数目可以取决于给定电路模块的电力需求而变化。最后，支持给定电力域的电力轨的去耦电容器的数目和密度也可以变化。
因此，常规上将SoC设计为包括多个电网层。每层对应于特定一组电网因子，诸如通孔密度、电力轨宽度和密度、磁头开关密度以及去耦电容器密度因子。这些电网因子可以参照如图1示出的用于集成电路的常规的物理设计(PD)的处理过程来更好地理解。该过程开始于块布图规划(floorplan)流程步骤100，该步骤100接收各种输入，诸如期望的网表、统一电力格式(UPF)、定时约束、多电压(MV)岛约束以及引脚偏好，来执行强健的电网规划，其中基于输入而将用于各种硬宏(hard macros)(电路模块)的逻辑功能分配到给定的电网层。电网规划被视为“强健(robust)”之处在于，给定的硬宏被分配给对应的电网层——所产生的电压轨将因此在整个硬宏中具有相同的通孔密度和其他电网层因子。在分配了电网层的情况下，可以执行布局和布线步骤105，该步骤105包括常规的单元布局、时钟树合成、布线和完成(工程变更单(engineering change order，ECO)，以及制造设计(design-for-manufacturing，DFM)子步骤)。该过程继续进行寄生电阻和电容(RC)提取步骤115，然后进行定时、噪声和电力分析120。最后，该设计经历电流*电阻(IR)下降分析125，该IR下降分析125确定硬宏是否具有电源电压已经不期望地下降的区域。如果该设计不满足IR下降分析，则根据需要通过工程变更单(ECO)来重复电网规划步骤100、布局和布线步骤105、RC提取步骤110以及定时、噪声和电力分析步骤120，以适应必要的设计修改。
常规的SoC设计过程还必须满足密度降低和相关联的成本问题。因此，将适当的电网层分配到给定电路模块是非常具有挑战性的。如果电网层对于对应的电路模块的电力需求而言太强健，则密度会受到影响。相反，如果电网层不充足，则电路模块可能由于电源电压不充足而重置和/或发生故障。此外，诸如非线性电阻缩放、缺少片上资源、增加的性能要求、密度以及可布线性等因子使电网的设计复杂化。例如，图2图示了针对根据关于图1讨论的过程流程所设计的常规硬宏的电源压降(IR下降)。在这种情况下，第三层电网(PG3)已经被选择用于整个硬宏。该设计导致了各种时钟(CLK)驱动器的集群200，该集群200在关键路径附近具有大的驱动强度，这导致不期望的局部电源压降。然而，硬宏的显著部分被PG3过度服务，诸如区域205，这降低了可布线性并且增加了成本。
因此，本领域需要用于集成电路的改进的电网架构。
发明内容
提供了一种改进的电网层设计过程，其中硬宏接收多个电网层分配。如这里所使用的，术语“硬宏”指代完全布线的设计，该完全布线的设计准备好在半导体管芯的制造期间在半导体掩模步骤中实现，该半导体管芯包括通过硬宏实现的电路模块。硬宏占据半导体管芯上的总体覆盖区(footprint)。该覆盖区包括多个电路图块(tile)，其中每个图块占据覆盖区内的一定量的管芯空间。图块中的一些图块(诸如实例化用于硬宏的关键路径的那些图块)被分配更强健的电网层，而硬宏中的图块中的其余图块取决于其预期的电源压降而接收不太强健的电网层。特别地，如果图块被确定为当给定不太强健的电网层时具有过高的电源压降，则该图块随后被分配更强健的电网层。以这种方式，减轻了由常规固定电网分配到硬宏所引起的局部降低的电源电压以及密度问题等难题。
通过以下详细描述，可以更好地理解这些优点和其他优点。
附图说明
图1是用于常规物理设计过程的流程图。
图2图示了针对根据图1的过程所设计的硬宏的布图规划。
图3是根据本公开的一个方面的为硬宏提供自适应电网层分配的物理设计过程的流程图。
图4是针对根据图3的过程所设计的图2的硬宏的布图规划。
图5A是针对硬宏的一部分的电网层PG2和PG3的金属层M1-M4的通孔密度的平面图。
图5B是在电网层升级到PG4之后图5A的硬宏部分的平面图。
图6是根据本公开的一个方面的为硬宏分配电网层的示例方法的流程图。
通过参考下面的详细描述，可以最好地理解本发明的实施例及其优点。应当理解，相同的附图标记被用于标识一个或多个附图中所示的相同元件。
具体实施方式
提供了一种用于集成电路的自适应多层电网，其中用于硬宏的电网规划在设计阶段期间被放宽，以适应由电路元件(诸如时钟驱动器)内的欧姆损耗(电流*电阻(IR))导致的电源压降的局部区域，并且为管芯区域提供额外的电网资源。硬宏将在其半导体管芯上占据一定量的管芯空间，该管芯空间在这里表示为其覆盖区。取决于形成硬宏的装置的功能方面，覆盖区被划分成多个图块。图块的尺寸将根据它们正在实现的对应功能的需要而变化。如本文所使用的，图块中显著的局部电源压降被表示为“热点”。电网规划的放宽使得单个硬宏能够包括多个电网层，使得覆盖区内的各个图块被分配不同的电网层。具有相对较小的局部电源压降的那些图块被分配不太强健的电网层。相反，具有更明显的电源压降的图块被分配更强健的电网层。以这种方式，电网分配被优化之处在于，硬宏中包括关键路径的图块可以接收更强健的电网层，而非关键图块可以接收不太强健的电网层。因此，单个硬宏在某些区域中具有不充足的电网层以及在其他区域中具有过度强健的电网层的问题得到缓解。
如本文所使用的，电网层指代对以下因子中的每个因子的特定分配：电路模块中从电力轨到各个晶体管的通孔的数目(通孔密度)；用于电路模块的电力轨的宽度和密度；将用于电路模块的电力域耦合到主电力轨的磁头开关的数目；以及支持通过用于电路模块的电力轨的电力输送的去耦电容器的数目和密度。特别地，电网层指代对这些因子中的至少一个因子的特定分配。然后，如果这些电网层中的至少一个电网层被改变为产生更少的电源压降，则可以将一个电网层分类为与另一个电网层相比更强健。通常，设计者可以从在最低层(其中因子具有其最低值)到最高层(其中因子具有其最高值)的范围内的多个电网层中进行选择。
为了解决单个硬宏在某些区域中具有不充足的电网层和在其它区域中具有过度强健电网层两者的问题，在物理设计过程的布局和布线步骤期间，用于硬宏的关键路径被标识。然后，关键路径图块可以被分配更强健的电网层。针对形成硬宏的图块中的其余图块的默认状态将是更放宽的电网层，这导致更大的密度。在标识出关键路径的情况下，其时钟驱动器可以在布局和布线步骤期间被去集群(de-clustered)，使得在布局和布线阶段期间不需要使用过尺寸的、不必要大的时钟驱动器。这种时钟驱动器的去集群改善了IR下降(局部热点)的问题。
用以实现这些有利结果的示例物理设计流程300在图3中示出。该过程从电网规划阶段305开始，该电网规划阶段305取决于常规网表、统一电力格式(UPF)、定时约束、多电压(MV)岛约束以及引脚偏好约束，如关于图1的阶段100所讨论的。然而，与阶段100相比，阶段305更为放宽之处在于，阶段305涉及通过标识关键路径图块来为给定硬宏自适应分配电网层。因此，关键路径图块被分配了更强健的电网层，而形成硬宏的剩余部分的图块被分配不太强健的电网层。如前所述，每个电网层都涉及以下的特定分配：通孔尺寸、外壳、通孔间距和密度、电力和接地轨的宽度和间距、电力开关的密度和间距、以及去耦电容器的密度。
随后的布局和布线阶段310包括常规的单元布局和时钟树合成。但是，这些常规分析之后是电源压降(IR)热点分析和电网调整步骤330，电网调整步骤330包括在时钟树合成和定时优化之后的IR瓶颈(热点)的标识。例如，在设计的仿真中，热点通过电源压降阈值被跨越而被标识。用于具有热点的图块的时钟驱动器随后在阶段335中被去集群。如果在热点区域内存在电源压降(例如，超过电源电压的百分之十)的特定剩余聚集，可以在步骤340中通过分配具有增加的电力开关密度的电网层来调整针对受影响的图块的电网层。如果热点图块内产生的电源压降导致与VDD的某些偏差达到阈值、诸如偏差超过10mV，则可以在动作345中通过为电力和接地(PG)轨分配具有更强健的下金属层间距和宽度的电网层来进一步调整用于受影响的热点图块的电网层。在这方面，半导体工艺将通常提供多个金属层，该多个金属层在从邻近半导体管芯的最低金属层到最远离半导体管芯的最上部金属层的范围内。因此，动作345涉及针对最低金属层中的电力和接地(PG)轨来减少间距并且增加宽度。如果热点图块内产生的电源压降仍然具有与动作345相比的、距离电源电压的减少的阈值偏差(诸如电源压降大于5mV)，则受影响的图块可以在动作350被分配更加强健的电网层，该更加强健的电网层具有针对PG轨的减小的上金属层间距和增加的宽度。例如，在具有八个金属层的一个实施例中，四个最下部金属层可以受到动作345的影响，而四个最上部金属层可以受到动作350的影响。常规布线和完成动作可以随后被执行，并且随后执行电网层的任何必要的机会调整，以完成布局和布线阶段310。
常规的RC提取阶段320，定时、噪声和电力分析阶段325以及IR下降分析330紧跟布局和布线阶段310。但是应当注意，由于在布局和布线阶段310和初始计划阶段305中的电网层的调整，因此不再需要另外的工程变更单(ECO)(来自IR下降分析330的ECO，使得该过程重新开始于电网规划阶段305)。对于如图2中使用的相同硬宏，所得到的电网层的适应如图4所示。针对图块400的局部化热点的尺寸显著减小，并且被分配最强健的电网层(PG4)。与图块400相比，具有更为减小的电源压降的图块405被分配第二强健的电网层(PG3)。然而，硬宏的本体(bulk)已经接收了更为放宽的电网层(PG2)。相反，使用如关于图2所讨论的常规技术所设计的相同硬宏跨整个硬宏使用更先进的电网层PG3，这降低了密度但导致更加恶化的热点200。相反，图4的硬宏具有改善的金属层利用率、更高的密度以及降低的制造成本。
现在将讨论一些示例电网层。在一个实施例中，电网层PG2和PG3在下金属层M1至M4中共享相同密度的通孔。例如，对于具有PG2或PG3电网层分配的硬宏图块，图5A中示出了针对金属层M1至M4的通孔密度。通孔505针对电力轨VDD和接地轨VSS两者从金属层M3延伸到金属层M1，并且被金属屏蔽件510围绕。类似地，通孔515针对电力轨VDD和接地轨VSS从金属层M4延伸到金属层M2，并且被金属屏蔽件520围绕。如图5B所示，当相同的图块被升级到电网层PG4时，通孔505和515的密度被有效地加倍(对应的金属屏蔽件510的密度也是如此)。以这种方式，通过分配更强健的电网层，可以减小针对图块的局部热点的尺寸。现在将讨论为硬宏分配电网层的示例方法。
图6是根据本公开的一个方面的为硬宏分配电网层的方法的流程图。该方法包括动作600，将用于硬宏的多个图块中的第一图块子集分配到第一电网层。在动作305中将电网层分配到关键路径图块是动作600的示例。此外，该方法包括605，在针对硬宏的布局和布线阶段期间，在时钟树合成之后标识图块中具有电源压降区域(热点)的第一图块，并且将用于第一图块的时钟驱动器去聚合，使得每个第一图块具有第一修改的热点，其中第一修改的热点小于热点。针对动作605的这种标识的示例发生在关于图3所讨论的电网规划阶段305中。如关于图3的步骤335所讨论的热点包含图块中的时钟驱动器的去聚合是动作605的示例。最后，该方法包括动作610，标识第一图块中具有大于用于硬宏的电源电压的阈值百分比的电源压降的一些第一图块，并且将所标识的第一图块调整为具有与第一电网层相比的增加数目的电力开关的第二电网层，以形成各自具有第二修改的热点的第二图块，其中第二修改的热点小于第一修改的热点。如关于步骤340所讨论的向具有显著电源压降的那些图块添加额外的电力开关是动作610的示例。
如本领域技术人员现在将理解并且取决于当前的特定应用，可以对本公开的装置的使用的材料、设备、配置和方法进行许多修改、替换和变化，而不脱离本公开的范围。鉴于此，本公开的范围不应限于本文所示和所述的特定实施例的范围，因为这些特定实施例仅仅作为本公开的范围的一些示例，相反，本公开的范围应该与后文所附权利要求及其功能等同物的范围完全相称。

Claims (7)

1.一种集成电路模块，包括：
第一多个图块，
第二多个图块，其中所述集成电路模块占据半导体管芯上的覆盖区，并且其中所述覆盖区的第一部分包括所述第一多个图块并且所述覆盖区的第二部分包括所述第二多个图块；
第一电网层，用于所述第一多个图块中的每个图块；以及
第二电网层，用于所述第二多个图块中的每个图块，其中对于在金属层之间延伸的通孔，所述第一电网层具有超过所述第二电网层的通孔密度，所述金属层限定用于所述集成电路模块的电力轨和接地轨。
2.根据权利要求1所述的集成电路模块，其中用于所述第一电网层的多个电力轨和接地轨具有的宽度超过用于所述第二电网层的多个电力轨和接地轨的宽度。
3.根据权利要求1所述的集成电路模块，其中用于所述第一电网层的多个电力轨和接地轨具有的间距小于用于所述第二电网层的多个电力轨和接地轨的间距。
4.根据权利要求1所述的集成电路模块，其中所述集成电路模块包括单个硬宏。
5.根据权利要求1所述的集成电路模块，其中所述第一电网层包括具有不同通孔密度的多个电网层。
6.根据权利要求1所述的集成电路模块，其中所述第一电网层包括比所述第二电网层数目更多的电力开关。
7.根据权利要求4所述的集成电路模块，其中所述单个硬宏的本体具有包括最低通孔密度的电网层。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10318694B2 (en) 2016-11-18 2019-06-11 Qualcomm Incorporated Adaptive multi-tier power distribution grids for integrated circuits
US10664035B2 (en) * 2017-08-31 2020-05-26 Qualcomm Incorporated Reconfigurable power delivery networks
US10678987B2 (en) * 2017-10-25 2020-06-09 Taiwan Semiconductor Manufacturing Company Ltd. Cell layout method and system for creating stacked 3D integrated circuit having two tiers
US10629533B2 (en) 2018-03-13 2020-04-21 Toshiba Memory Corporation Power island segmentation for selective bond-out
TWI664546B (zh) * 2018-06-21 2019-07-01 瑞昱半導體股份有限公司 時脈樹合成方法
DE102019116061A1 (de) 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Systeme und verfahren zur vorhersage von statischen spannungsabfallverletzungen
US10810346B2 (en) * 2018-09-28 2020-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Static voltage drop (SIR) violation prediction systems and methods
CN112347728B (zh) * 2019-08-08 2024-06-18 瑞昱半导体股份有限公司 集成电路布局方法
CN110532327B (zh) * 2019-08-22 2023-04-18 深圳供电局有限公司 一种人工智能电网线路规划方法
CN112989742B (zh) * 2019-12-13 2024-01-02 瑞昱半导体股份有限公司 借助于额外导线来进行电网优化的方法与设备
US11449660B1 (en) * 2020-03-10 2022-09-20 Synopsys, Inc. Method to perform secondary-PG aware buffering in IC design flow
CN111540735B (zh) * 2020-05-09 2021-03-19 安徽省东科半导体有限公司 一种提升芯片硬宏供电能力的方法
US11829698B2 (en) * 2020-08-17 2023-11-28 Synopsys, Inc. Guided power grid augmentation system and method
CN112131831B (zh) * 2020-11-25 2021-08-20 北京智芯微电子科技有限公司 多电源域版图布局方法及存储介质
US11620428B1 (en) * 2021-05-07 2023-04-04 Cadence Design Systems, Inc. Post-CTS clock tree restructuring
CN113778216B (zh) * 2021-09-17 2022-07-05 东科半导体(安徽)股份有限公司 一种降低芯片功耗的方法
CN117113011B (zh) * 2023-10-24 2024-01-26 中国矿业大学 基于xml技术的煤矿电力整定数据拼接方法和装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104769594A (zh) * 2012-11-14 2015-07-08 高通股份有限公司 具有堵塞点的硬宏、包括该硬宏的集成电路和用于布线穿过硬宏的方法

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3450258B2 (ja) 2000-03-03 2003-09-22 Ｎｅｃエレクトロニクス株式会社 集積回路装置、回路製造方法
US7161239B2 (en) * 2000-12-22 2007-01-09 Broadcom Corporation Ball grid array package enhanced with a thermal and electrical connector
US7474001B2 (en) * 2001-11-21 2009-01-06 Hermes-Microvision, Inc. Method for in-line monitoring of via/contact holes etch process based on test structures in semiconductor wafer manufacturing
JP2004031389A (ja) 2002-06-21 2004-01-29 Fujitsu Ltd 半導体回路設計方法、半導体回路設計装置、プログラム及び半導体装置
US6943446B2 (en) * 2002-11-08 2005-09-13 Lsi Logic Corporation Via construction for structural support
US7003748B1 (en) 2003-06-01 2006-02-21 Cadence Design Systems, Inc. Methods and apparatus for defining Manhattan power grid structures beneficial to diagonal signal wiring
US6861753B1 (en) 2003-10-09 2005-03-01 International Business Machines Corporation Method and apparatus for performing power routing on a voltage island within an integrated circuit chip
JP2005136178A (ja) * 2003-10-30 2005-05-26 Matsushita Electric Ind Co Ltd 半導体集積回路の電源配線レイアウト方法、電源配線レイアウトプログラム、および電源配線レイアウト装置
US7180195B2 (en) * 2003-12-17 2007-02-20 Intel Corporation Method and apparatus for improved power routing
JP4287294B2 (ja) 2004-01-21 2009-07-01 株式会社東芝 自動設計方法、自動設計装置、及び半導体集積回路
JP4200926B2 (ja) * 2004-03-10 2008-12-24 ソニー株式会社 半導体集積回路
JP4765259B2 (ja) 2004-03-22 2011-09-07 ソニー株式会社 半導体集積回路とその設計装置、設計方法および設計プログラム
US7279926B2 (en) * 2004-05-27 2007-10-09 Qualcomm Incoporated Headswitch and footswitch circuitry for power management
JP4628709B2 (ja) 2004-07-07 2011-02-09 ルネサスエレクトロニクス株式会社 半導体集積回路のレイアウト設計方法
US7424696B2 (en) 2004-12-03 2008-09-09 Lsi Corporation Power mesh for multiple frequency operation of semiconductor products
JP2006190732A (ja) * 2005-01-04 2006-07-20 Toshiba Corp 自動設計方法及び半導体集積回路
US7581198B2 (en) * 2006-10-07 2009-08-25 Active-Semi, Inc. Method and system for the modular design and layout of integrated circuits
JP2008205399A (ja) 2007-02-22 2008-09-04 Seiko Epson Corp 半導体集積回路の設計方法
JP2009111117A (ja) 2007-10-30 2009-05-21 Nec Electronics Corp 半導体集積回路のレイアウト方法、半導体集積回路設計支援装置およびプログラム
JP2010040537A (ja) 2008-07-31 2010-02-18 Sharp Corp 半導体集積回路及びその設計方法
JP2010123895A (ja) 2008-11-21 2010-06-03 Toshiba Corp 半導体集積回路装置およびレイアウト方法
JP5097997B2 (ja) * 2009-10-19 2012-12-12 ルネサスエレクトロニクス株式会社 配線素子ブロックとそれを含む半導体チップ
JP2011091178A (ja) 2009-10-22 2011-05-06 Renesas Electronics Corp 多層配線及び半導体装置
US8549447B2 (en) * 2010-04-24 2013-10-01 Robert Eisenstadt Integrated circuits with multiple I/O regions
US8336018B2 (en) * 2010-06-09 2012-12-18 Lsi Corporation Power grid optimization
US9768119B2 (en) * 2010-07-28 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and method for mitigating dynamic IR voltage drop and electromigration affects
US8504967B2 (en) * 2010-09-10 2013-08-06 Apple Inc. Configurable power switch cells and methodology
WO2012127784A1 (ja) 2011-03-24 2012-09-27 ルネサスエレクトロニクス株式会社 半導体集積回路の電源配線レイアウト方法及び電源配線レイアウト装置
US8742618B2 (en) 2011-03-25 2014-06-03 Mediatek Inc. Method for designing power distribution network of circuit system and related circuit system
US8719756B2 (en) 2011-10-06 2014-05-06 Oracle International Corporation Power grid mosaicing with deep-sub-tile cells
JP5819218B2 (ja) * 2012-02-23 2015-11-18 ルネサスエレクトロニクス株式会社 半導体装置
JP5915439B2 (ja) 2012-07-30 2016-05-11 富士通株式会社 判定回路および半導体装置
US8946856B2 (en) * 2012-10-30 2015-02-03 Silicon Laboratories Inc. Decoupling capacitors for integrated circuits
US8984463B2 (en) * 2012-11-28 2015-03-17 Qualcomm Incorporated Data transfer across power domains
JP5820412B2 (ja) * 2013-03-08 2015-11-24 株式会社東芝 半導体集積回路
JP6342165B2 (ja) * 2014-01-24 2018-06-13 ルネサスエレクトロニクス株式会社 半導体装置及びｉｏセル
JP2016035995A (ja) * 2014-08-04 2016-03-17 株式会社東芝 半導体集積回路装置
WO2016077813A1 (en) 2014-11-16 2016-05-19 Marvin Motsenbocker Dc power grid and equipment
US9543958B1 (en) * 2015-02-18 2017-01-10 Flex Logix Technologies, Inc. Multiplexer-memory cell circuit, layout thereof and method of manufacturing same
US10318694B2 (en) 2016-11-18 2019-06-11 Qualcomm Incorporated Adaptive multi-tier power distribution grids for integrated circuits

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104769594A (zh) * 2012-11-14 2015-07-08 高通股份有限公司 具有堵塞点的硬宏、包括该硬宏的集成电路和用于布线穿过硬宏的方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
（A Fast Algorithm for Power Grid Design;Jaskirat Sing等;《international symposium on physical design》;1-6节，附图4-7 *

Also Published As

Publication number Publication date
CN115983194A (zh) 2023-04-18
CA3039063A1 (en) 2018-05-24
KR20190080889A (ko) 2019-07-08
EP3542286B1 (en) 2023-08-23
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EP3542286C0 (en) 2023-08-23
BR112019009940B1 (pt) 2023-11-28
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US10318694B2 (en) 2019-06-11
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KR102063505B1 (ko) 2020-01-08
US20190220571A1 (en) 2019-07-18
JP2019536285A (ja) 2019-12-12

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