JPH10112507A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10112507A JPH10112507A JP9004266A JP426697A JPH10112507A JP H10112507 A JPH10112507 A JP H10112507A JP 9004266 A JP9004266 A JP 9004266A JP 426697 A JP426697 A JP 426697A JP H10112507 A JPH10112507 A JP H10112507A
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
- H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
- H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0658—Vertical bipolar transistor in combination with resistors or capacitors
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Abstract
(57)【要約】
【課題】 ベース層を選択的にエピタキシャル成長して
形成するバイポーラトランジスタとＭＩＳ容量とを同一
基板上に形成することはほとんど行われていない。 【解決手段】 半導体基板１０上にベース層１９を選択
的にエピタキシャル成長して形成するバイポーラトラン
ジスタ（ＮＰＮバイポーラトランジスタ１）と、上記同
一半導体基板１０上に誘電体膜５２を成膜して形成する
ＭＩＳ容量２とを形成する半導体装置の製造方法におい
て、ベース層１９に接続するベース電極１８とこのベー
ス層１９上に形成するエミッタ層２１とを分離するサイ
ドウォール２０を形成する際に、このサイドウォール２
０を構成する窒化シリコン膜３７と同一層の膜で誘電体
膜５２を形成することを特徴としている。
形成するバイポーラトランジスタとＭＩＳ容量とを同一
基板上に形成することはほとんど行われていない。 【解決手段】 半導体基板１０上にベース層１９を選択
的にエピタキシャル成長して形成するバイポーラトラン
ジスタ（ＮＰＮバイポーラトランジスタ１）と、上記同
一半導体基板１０上に誘電体膜５２を成膜して形成する
ＭＩＳ容量２とを形成する半導体装置の製造方法におい
て、ベース層１９に接続するベース電極１８とこのベー
ス層１９上に形成するエミッタ層２１とを分離するサイ
ドウォール２０を形成する際に、このサイドウォール２
０を構成する窒化シリコン膜３７と同一層の膜で誘電体
膜５２を形成することを特徴としている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものである。
方法に関するものである。
【０００２】
【従来の技術】バイポーラトランジスタの最高遮断周波
数（以下ｆＴmax と記す）をより高速にするために、バ
ンドギャップを狭くできる材料としてシリコンゲルマニ
ウム（Ｓｉ1-X ＧｅX ）混晶をベースに採用した、シリ
コン系ナローベース型ヘテロ接合バイポーラトランジス
タが提案され、ｆＴmax ≧１００ＧＨｚが報告されてい
る。用途としては、マルチメディア時代の到来でその市
場の将来性が注目されている情報通信分野が考えられて
いる。近年、シリコンゲルマニウム薄膜の形成に選択成
長を利用したシリコン系ナローベース型ヘテロ接合バイ
ポーラトランジスタの提案があり、実用段階にある。
数（以下ｆＴmax と記す）をより高速にするために、バ
ンドギャップを狭くできる材料としてシリコンゲルマニ
ウム（Ｓｉ1-X ＧｅX ）混晶をベースに採用した、シリ
コン系ナローベース型ヘテロ接合バイポーラトランジス
タが提案され、ｆＴmax ≧１００ＧＨｚが報告されてい
る。用途としては、マルチメディア時代の到来でその市
場の将来性が注目されている情報通信分野が考えられて
いる。近年、シリコンゲルマニウム薄膜の形成に選択成
長を利用したシリコン系ナローベース型ヘテロ接合バイ
ポーラトランジスタの提案があり、実用段階にある。
【０００３】次に、開示されているシリコン系ナローベ
ース型ヘテロ接合バイポーラトランジスタの断面を図３
２の概略構成図によって説明する。
ース型ヘテロ接合バイポーラトランジスタの断面を図３
２の概略構成図によって説明する。
【０００４】図３２に示すように、半導体基板２０１に
は、フィールド酸化膜２０２によって分離された領域に
Ｎ+ 型の埋め込み層２０３が形成されている。この埋め
込み層２０３上にはＮ- 型のコレクタ層２０４が形成さ
れ、このコレクタ層２０４上および上記埋め込み層２０
３上の一部に開口部２０５，２０６を設けた酸化シリコ
ン膜２０７が半導体基板２０１上に形成されている。埋
め込み層２０３に通じる開口部２０６にはＮ+ 型のコレ
クタ電極２０８が形成されている。コレクタ層２０４に
通じる開口部２０５にはこのコレクタ層２０４に接合す
るシリコンゲルマニウム混晶からなるＰ型のベース層２
０９が形成されている。
は、フィールド酸化膜２０２によって分離された領域に
Ｎ+ 型の埋め込み層２０３が形成されている。この埋め
込み層２０３上にはＮ- 型のコレクタ層２０４が形成さ
れ、このコレクタ層２０４上および上記埋め込み層２０
３上の一部に開口部２０５，２０６を設けた酸化シリコ
ン膜２０７が半導体基板２０１上に形成されている。埋
め込み層２０３に通じる開口部２０６にはＮ+ 型のコレ
クタ電極２０８が形成されている。コレクタ層２０４に
通じる開口部２０５にはこのコレクタ層２０４に接合す
るシリコンゲルマニウム混晶からなるＰ型のベース層２
０９が形成されている。
【０００５】さらにベース層２０９にはＮ+ 型ポリシリ
コンからなるベース取り出し電極２１０が接続され、そ
の上部には酸化シリコン膜２１１が形成されている。そ
してベース層２１０上には開口部２１２が設けられ、そ
の開口部２１２の側壁には酸化シリコン膜２１３と窒化
シリコン膜２１４とからなるサイドウォール２１５が形
成されている。さらに開口部２１２内にはサイドウォー
ル２１５を介してＮ+型のエミッタ層２１６形成されて
いる。そしてエミッタ層２１６は上記ベース層２０９に
接合されている。
コンからなるベース取り出し電極２１０が接続され、そ
の上部には酸化シリコン膜２１１が形成されている。そ
してベース層２１０上には開口部２１２が設けられ、そ
の開口部２１２の側壁には酸化シリコン膜２１３と窒化
シリコン膜２１４とからなるサイドウォール２１５が形
成されている。さらに開口部２１２内にはサイドウォー
ル２１５を介してＮ+型のエミッタ層２１６形成されて
いる。そしてエミッタ層２１６は上記ベース層２０９に
接合されている。
【０００６】上記シリコン系ナローベース型ヘテロ接合
バイポーラトランジスタの製造方法を、図３３によって
説明する。図３３では、トランジスタのエミッタ／ベー
ス形成部分の製造工程を中心に示す。また上記図３２に
よって説明した構成部品と同様のものには同一符号を付
す。
バイポーラトランジスタの製造方法を、図３３によって
説明する。図３３では、トランジスタのエミッタ／ベー
ス形成部分の製造工程を中心に示す。また上記図３２に
よって説明した構成部品と同様のものには同一符号を付
す。
【０００７】図３３の（１）に示すように、半導体基板
（図示省略）に形成したＮ+ 型の埋め込み層２０３上に
Ｎ- 型のコレクタ層２０４を形成し、それを覆う状態に
酸化シリコン膜２０７、ベース取り出し電極層２２１、
酸化シリコン膜２１１および窒化シリコン膜２２２を順
次形成する。その後コレクタ層２０４上の窒化シリコン
膜２２２、酸化シリコン膜２１１およびベース取り出し
電極層２２１に開口部２１２を形成し、その開口部２１
２の側壁に窒化シリコン膜のサイドウォール２２３を形
成する。その後窒化シリコン膜２２２およびサイドウォ
ール２２３をエ１チングマスクにして酸化シリコン膜２
０７をエッチングし、コレクタ層２０４を底部に露出さ
せるもので上記開口部２１２よりも大きい径を有する開
口部２０５を形成する。
（図示省略）に形成したＮ+ 型の埋め込み層２０３上に
Ｎ- 型のコレクタ層２０４を形成し、それを覆う状態に
酸化シリコン膜２０７、ベース取り出し電極層２２１、
酸化シリコン膜２１１および窒化シリコン膜２２２を順
次形成する。その後コレクタ層２０４上の窒化シリコン
膜２２２、酸化シリコン膜２１１およびベース取り出し
電極層２２１に開口部２１２を形成し、その開口部２１
２の側壁に窒化シリコン膜のサイドウォール２２３を形
成する。その後窒化シリコン膜２２２およびサイドウォ
ール２２３をエ１チングマスクにして酸化シリコン膜２
０７をエッチングし、コレクタ層２０４を底部に露出さ
せるもので上記開口部２１２よりも大きい径を有する開
口部２０５を形成する。
【０００８】次いで図３３の（２）に示すように、上記
開口部２０５内にＰ型のベース層２０９をシリコンゲル
マニウム混晶の選択エピタキシャル成長によって形成す
る。続いて窒化シリコン膜２２２および窒化シリコン膜
のサイドウォール２２３〔前記図３３の（１）参照〕を
除去する。
開口部２０５内にＰ型のベース層２０９をシリコンゲル
マニウム混晶の選択エピタキシャル成長によって形成す
る。続いて窒化シリコン膜２２２および窒化シリコン膜
のサイドウォール２２３〔前記図３３の（１）参照〕を
除去する。
【０００９】その後図３３の（３）に示すように、ベー
ス層２０９上の開口部２１２の側壁に酸化シリコン膜２
１３と窒化シリコン膜２１４からなるサイドウォール２
１５を形成した後、Ｎ+ 型ポリシリコンからなるエミッ
タ層２１６を形成する。このように、選択成長を利用し
たシリコン系ナローベース型ヘテロ接合バイポーラトラ
ンジスタの製造方法では、窒化シリコン膜を多用してい
る。
ス層２０９上の開口部２１２の側壁に酸化シリコン膜２
１３と窒化シリコン膜２１４からなるサイドウォール２
１５を形成した後、Ｎ+ 型ポリシリコンからなるエミッ
タ層２１６を形成する。このように、選択成長を利用し
たシリコン系ナローベース型ヘテロ接合バイポーラトラ
ンジスタの製造方法では、窒化シリコン膜を多用してい
る。
【００１０】また、上記高速バイポーラトランジスタに
は、エミッタ電極およびベース電極に多結晶シリコン薄
膜を利用した、いわゆるダブルポリシリコンエミッタ／
ベースセルフアライン構造が採用されていることが多
い。セルフアライン技術によりエミッタ／ベース間距離
が縮小され、寄生トランジスタ部分が削減される、絶縁
膜サイドウォール技術の採用により露光限界以下のエミ
ッタ長が実現できる等の利点があるためである。このよ
うな構造にシリコンゲルマニウム（Ｓｉ1-X Ｇｅ X ）薄
膜でベース層を形成したヘテロ接合バイポーラトランジ
スタの提案が、特公平６−６６３２５号公報に開示され
ている。上記特公平６−６６３２５号公報に開示されて
いるバイポーラトランジスタには、窒化シリコン膜が多
用されていることが示されている。
は、エミッタ電極およびベース電極に多結晶シリコン薄
膜を利用した、いわゆるダブルポリシリコンエミッタ／
ベースセルフアライン構造が採用されていることが多
い。セルフアライン技術によりエミッタ／ベース間距離
が縮小され、寄生トランジスタ部分が削減される、絶縁
膜サイドウォール技術の採用により露光限界以下のエミ
ッタ長が実現できる等の利点があるためである。このよ
うな構造にシリコンゲルマニウム（Ｓｉ1-X Ｇｅ X ）薄
膜でベース層を形成したヘテロ接合バイポーラトランジ
スタの提案が、特公平６−６６３２５号公報に開示され
ている。上記特公平６−６６３２５号公報に開示されて
いるバイポーラトランジスタには、窒化シリコン膜が多
用されていることが示されている。
【００１１】
【発明が解決しようとする課題】上記にようなナローベ
ース型ヘテロ接合バイポーラトランジスタを用いてＩＣ
を作る場合、バイポーラトランジスタだけではなく、抵
抗、容量、インダクタ等の受動素子も必要になる。しか
しながら、それらの抵抗、容量、インダクタ等の受動素
子とシリコンゲルマニウム混晶からなるベース層を用い
たナローベース型ヘテロ接合バイポーラトランジスタと
を同一基板に形成した構造や製造方法に関する開示は見
当たらない。もし、ナローベース型ヘテロ接合バイポー
ラトランジスタと同一基板にＭＩＳ容量を形成する場合
には、このバイポーラトランジスタのプロセスとは別の
プロセスによってＭＩＳ容量を形成する必要があった。
ース型ヘテロ接合バイポーラトランジスタを用いてＩＣ
を作る場合、バイポーラトランジスタだけではなく、抵
抗、容量、インダクタ等の受動素子も必要になる。しか
しながら、それらの抵抗、容量、インダクタ等の受動素
子とシリコンゲルマニウム混晶からなるベース層を用い
たナローベース型ヘテロ接合バイポーラトランジスタと
を同一基板に形成した構造や製造方法に関する開示は見
当たらない。もし、ナローベース型ヘテロ接合バイポー
ラトランジスタと同一基板にＭＩＳ容量を形成する場合
には、このバイポーラトランジスタのプロセスとは別の
プロセスによってＭＩＳ容量を形成する必要があった。
【００１２】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置の製造方法であり、同
一基板にバイポーラトランジスタと容量とを形成する半
導体装置の製造方法である。
決するためになされた半導体装置の製造方法であり、同
一基板にバイポーラトランジスタと容量とを形成する半
導体装置の製造方法である。
【００１３】すなわち、半導体基板上にベース層を選択
的にエピタキシャル成長して形成するバイポーラトラン
ジスタと、この半導体基板上に誘電体膜を成膜して形成
するＭＩＳ容量とを形成する半導体装置の製造方法にお
いて、ベース層に接続するベース電極とこのベース層上
に形成するエミッタ層とを分離するサイドウォールを形
成する際に、このサイドウォールを構成する膜と同一層
の膜で上記誘電体膜を形成する製造方法である。また上
記製造方法において、エミッタ層を構成する膜と同一層
の膜でＭＩＳ容量の上部電極を形成する、またはベース
電極を構成する膜と同一層の膜でＭＩＳ容量の下部電極
を形成するという製造方法である。
的にエピタキシャル成長して形成するバイポーラトラン
ジスタと、この半導体基板上に誘電体膜を成膜して形成
するＭＩＳ容量とを形成する半導体装置の製造方法にお
いて、ベース層に接続するベース電極とこのベース層上
に形成するエミッタ層とを分離するサイドウォールを形
成する際に、このサイドウォールを構成する膜と同一層
の膜で上記誘電体膜を形成する製造方法である。また上
記製造方法において、エミッタ層を構成する膜と同一層
の膜でＭＩＳ容量の上部電極を形成する、またはベース
電極を構成する膜と同一層の膜でＭＩＳ容量の下部電極
を形成するという製造方法である。
【００１４】上記半導体装置の製造方法では、ベース電
極とエミッタ層とを分離するためのサイドウォールを形
成する際に、サイドウォールを構成する膜と同一層の膜
でＭＩＳ容量の誘電体膜を形成することから、従来技術
のように別工程で容量の誘電体膜を成膜する必要がな
い。また上記製造方法において、エミッタ層を構成する
膜と同一層の膜でＭＩＳ容量の上部電極を形成すること
から、別工程で容量の上部電極を形成する必要がない。
またはベース電極を構成する膜と同一層の膜でＭＩＳ容
量の下部電極を形成することから、別工程で容量の下部
電極を形成する必要がない。
極とエミッタ層とを分離するためのサイドウォールを形
成する際に、サイドウォールを構成する膜と同一層の膜
でＭＩＳ容量の誘電体膜を形成することから、従来技術
のように別工程で容量の誘電体膜を成膜する必要がな
い。また上記製造方法において、エミッタ層を構成する
膜と同一層の膜でＭＩＳ容量の上部電極を形成すること
から、別工程で容量の上部電極を形成する必要がない。
またはベース電極を構成する膜と同一層の膜でＭＩＳ容
量の下部電極を形成することから、別工程で容量の下部
電極を形成する必要がない。
【００１５】
【発明の実施の形態】本発明の第１実施形態の要部を、
図１の製造工程図によって説明する。図では、一例とし
て、ナローベース型ヘテロ接合バイポーラトランジスタ
の工程にしたがって、ＭＩＳ（Metal Insulator semico
nductor ）容量を形成する製造工程の要部を示す。
図１の製造工程図によって説明する。図では、一例とし
て、ナローベース型ヘテロ接合バイポーラトランジスタ
の工程にしたがって、ＭＩＳ（Metal Insulator semico
nductor ）容量を形成する製造工程の要部を示す。
【００１６】図１の（１）に示すように、シリコン基板
１１のバイポーラトランジスタの形成予定領域にＮ+ 型
埋め込み拡散層１２を形成した後、上記シリコン基板１
１上にＮ型のエピタキシャル層１３（以下エピタキシャ
ル層１３という）を形成する。このようにして半導体基
板１０が構成される。そしてＮ型エピタキシャル層１３
はバイポーラトランジスタの形成予定領域においてＮ型
コレクタ層１６となる。そしてバイポーラトランジスタ
の形成予定領域とＭＩＳ容量の形成予定領域とを分離す
る素子分離酸化膜１４を上記エピタキシャル層１３に形
成し、各素子分離酸化膜１４の下部にＰ+ 型素子分離拡
散層１５を形成する。さらにバイポーラトランジスタの
形成予定領域のエピタキシャル層１３にＮ+ 型プラグ拡
散層１７を形成すると同時に容量の形成予定領域のエピ
タキシャル層１３にＭＩＳ容量の下部電極となるＮ+ 型
拡散層５１を形成する。その後上記シリコン基板１１上
に第１酸化シリコン膜３１を形成する。
１１のバイポーラトランジスタの形成予定領域にＮ+ 型
埋め込み拡散層１２を形成した後、上記シリコン基板１
１上にＮ型のエピタキシャル層１３（以下エピタキシャ
ル層１３という）を形成する。このようにして半導体基
板１０が構成される。そしてＮ型エピタキシャル層１３
はバイポーラトランジスタの形成予定領域においてＮ型
コレクタ層１６となる。そしてバイポーラトランジスタ
の形成予定領域とＭＩＳ容量の形成予定領域とを分離す
る素子分離酸化膜１４を上記エピタキシャル層１３に形
成し、各素子分離酸化膜１４の下部にＰ+ 型素子分離拡
散層１５を形成する。さらにバイポーラトランジスタの
形成予定領域のエピタキシャル層１３にＮ+ 型プラグ拡
散層１７を形成すると同時に容量の形成予定領域のエピ
タキシャル層１３にＭＩＳ容量の下部電極となるＮ+ 型
拡散層５１を形成する。その後上記シリコン基板１１上
に第１酸化シリコン膜３１を形成する。
【００１７】そしてバイポーラトランジスタの形成予定
領域の第１酸化シリコン膜３１上にベース電極１８を形
成する。さらに第１酸化シリコン膜３１上にベース電極
１８を覆う第２酸化シリコン膜３２を形成する。次いで
Ｎ型コレクタ層１６上の第２酸化シリコン膜３２および
ベース電極１８にエミッタ開口部３３を形成し、このエ
ミッタ開口部３３の下部の第１酸化シリコン膜３１に、
Ｎ型コレクタ層１６に通じるもので上記エミッタ開口部
３３よりも径が大きいベース開口部３４を形成する。そ
の後、上記ベース開口部３４内に例えばＰ型のシリコン
ゲルマニウム（Ｓｉ 1-X ＧｅX ）混晶を選択的にエピタ
キシャル成長させて、上記Ｎ型コレクタ層１６に接合す
るＰ型のベース層１９を形成する。
領域の第１酸化シリコン膜３１上にベース電極１８を形
成する。さらに第１酸化シリコン膜３１上にベース電極
１８を覆う第２酸化シリコン膜３２を形成する。次いで
Ｎ型コレクタ層１６上の第２酸化シリコン膜３２および
ベース電極１８にエミッタ開口部３３を形成し、このエ
ミッタ開口部３３の下部の第１酸化シリコン膜３１に、
Ｎ型コレクタ層１６に通じるもので上記エミッタ開口部
３３よりも径が大きいベース開口部３４を形成する。そ
の後、上記ベース開口部３４内に例えばＰ型のシリコン
ゲルマニウム（Ｓｉ 1-X ＧｅX ）混晶を選択的にエピタ
キシャル成長させて、上記Ｎ型コレクタ層１６に接合す
るＰ型のベース層１９を形成する。
【００１８】次に上記エミッタ開口部３３の内壁ととと
もに上記第２酸化シリコン膜３２上に、サイドウォール
を形成するための第３酸化シリコン膜３５を形成する。
次いでリソグラフィー技術とエッチング技術とによっ
て、容量の形成予定領域におけるシリコン体基板１１上
の第３，第２，第１酸化シリコン膜３５，３２，３１を
除去して容量開口部３６を形成する。
もに上記第２酸化シリコン膜３２上に、サイドウォール
を形成するための第３酸化シリコン膜３５を形成する。
次いでリソグラフィー技術とエッチング技術とによっ
て、容量の形成予定領域におけるシリコン体基板１１上
の第３，第２，第１酸化シリコン膜３５，３２，３１を
除去して容量開口部３６を形成する。
【００１９】次いで上記エミッタ開口部３３および容量
開口部３６の各内壁ととともに上記第３酸化シリコン膜
３５上に、サイドウォールを形成するための窒化シリコ
ン膜３７と多結晶シリコン膜３８とを順に積層する。そ
してリソグラフィー技術によって、容量の形成予定領域
における多結晶シリコン膜３８上、すなわち上記容量開
口部３６上を覆う状態にレジストパターン３９を形成す
る。その後上記レジストパターン３９をエッチングマス
クにして上記多結晶シリコン膜３８と窒化シリコン膜３
７と第３酸化シリコン膜３５とを異方性エッチングす
る。
開口部３６の各内壁ととともに上記第３酸化シリコン膜
３５上に、サイドウォールを形成するための窒化シリコ
ン膜３７と多結晶シリコン膜３８とを順に積層する。そ
してリソグラフィー技術によって、容量の形成予定領域
における多結晶シリコン膜３８上、すなわち上記容量開
口部３６上を覆う状態にレジストパターン３９を形成す
る。その後上記レジストパターン３９をエッチングマス
クにして上記多結晶シリコン膜３８と窒化シリコン膜３
７と第３酸化シリコン膜３５とを異方性エッチングす
る。
【００２０】その結果図１の（２）に示すように、エミ
ッタ開口部３３の側壁には、第３酸化シリコン膜３５と
窒化シリコン膜３７と多結晶シリコン膜３８とからなる
サイドウォール２０が形成され、容量開口部３６には窒
化シリコン膜３７からなる容量の誘電体膜５２が形成さ
れる。そしてこの誘電体膜５２上にはパターニングされ
た多結晶シリコン膜３８が載る。上記サイドウォール２
０は、上記ベース層１９に接続するベース電極１８とこ
のベース層１９上にその後の工程で形成されるエミッタ
層とを分離する。その後上記レジストパターン３９を除
去する。なお（２）の図面ではレジストパターン３９を
除去した状態を示した。
ッタ開口部３３の側壁には、第３酸化シリコン膜３５と
窒化シリコン膜３７と多結晶シリコン膜３８とからなる
サイドウォール２０が形成され、容量開口部３６には窒
化シリコン膜３７からなる容量の誘電体膜５２が形成さ
れる。そしてこの誘電体膜５２上にはパターニングされ
た多結晶シリコン膜３８が載る。上記サイドウォール２
０は、上記ベース層１９に接続するベース電極１８とこ
のベース層１９上にその後の工程で形成されるエミッタ
層とを分離する。その後上記レジストパターン３９を除
去する。なお（２）の図面ではレジストパターン３９を
除去した状態を示した。
【００２１】そして図１の（３）に示すように、ベース
層１９上のエミッタ開口部３３にＮ + 型多結晶シリコン
膜からなるエミッタ層２１を形成するとともに、このエ
ミッタ層２１を形成したＮ+ 型多結晶シリコン膜と同一
層の膜で、容量の形成予定領域にパターニングした多結
晶シリコン膜３８上に上部電極５３を形成する。このよ
うにして、ナローベース型ヘテロ接合のＮＰＮバイポー
ラトランジスタ１を構成するＮ型コレクタ層１６とＰ型
のベース層１９とＮ+ 型のエミッタ層２１とが形成され
るとともに、同一のシリコン基板１１にＭＩＳ容量２を
構成する下部電極となるＮ+ 型拡散層５１と誘電体膜５
２と上部電極５３とが形成される。
層１９上のエミッタ開口部３３にＮ + 型多結晶シリコン
膜からなるエミッタ層２１を形成するとともに、このエ
ミッタ層２１を形成したＮ+ 型多結晶シリコン膜と同一
層の膜で、容量の形成予定領域にパターニングした多結
晶シリコン膜３８上に上部電極５３を形成する。このよ
うにして、ナローベース型ヘテロ接合のＮＰＮバイポー
ラトランジスタ１を構成するＮ型コレクタ層１６とＰ型
のベース層１９とＮ+ 型のエミッタ層２１とが形成され
るとともに、同一のシリコン基板１１にＭＩＳ容量２を
構成する下部電極となるＮ+ 型拡散層５１と誘電体膜５
２と上部電極５３とが形成される。
【００２２】上記半導体装置の製造方法では、ベース電
極１８とエミッタ層２１とを分離するサイドウォール２
０を形成する際に、このサイドウォール２０を構成する
窒化シリコン膜３７と同一層の膜でＭＩＳ容量２の誘電
体膜５２を形成することから、別工程でＭＩＳ容量の誘
電体膜を成膜する必要がない。またエミッタ層２１を構
成する膜と同一層の膜でＭＩＳ容量２の上部電極５３を
形成することから、別工程でＭＩＳ容量の上部電極を構
成する膜を成膜する必要がない。したがって、上記製造
方法では、ＮＰＮバイポーラトランジスタ１の形成プロ
セスに、主要工程として容量開口部３６を形成する際の
１回のリソグラフィー工程と１回のエッチング工程、お
よび窒化シリコン膜３７をパターニングして誘電体膜５
２を形成する際の１回のリソグラフィー工程を付加する
だけで、同一シリコン基板１１にナローベース型ヘテロ
接合バイポーラトランジスタ構成のＮＰＮバイポーラト
ランジスタ１とともにＭＩＳ容量２が形成される。
極１８とエミッタ層２１とを分離するサイドウォール２
０を形成する際に、このサイドウォール２０を構成する
窒化シリコン膜３７と同一層の膜でＭＩＳ容量２の誘電
体膜５２を形成することから、別工程でＭＩＳ容量の誘
電体膜を成膜する必要がない。またエミッタ層２１を構
成する膜と同一層の膜でＭＩＳ容量２の上部電極５３を
形成することから、別工程でＭＩＳ容量の上部電極を構
成する膜を成膜する必要がない。したがって、上記製造
方法では、ＮＰＮバイポーラトランジスタ１の形成プロ
セスに、主要工程として容量開口部３６を形成する際の
１回のリソグラフィー工程と１回のエッチング工程、お
よび窒化シリコン膜３７をパターニングして誘電体膜５
２を形成する際の１回のリソグラフィー工程を付加する
だけで、同一シリコン基板１１にナローベース型ヘテロ
接合バイポーラトランジスタ構成のＮＰＮバイポーラト
ランジスタ１とともにＭＩＳ容量２が形成される。
【００２３】次いで上記第１実施形態の詳細を、図２〜
図１１の製造工程図によって説明する。図２〜図１１で
は、同一基板上のＮＰＮバイポーラトランジスタとＭＩ
Ｓ容量とを形成する一例を示す。また上記図１で説明し
たのと同様の構成部品には同一符号を付す。さらに図２
〜図１１の（）内の番号は通し番号で示す。
図１１の製造工程図によって説明する。図２〜図１１で
は、同一基板上のＮＰＮバイポーラトランジスタとＭＩ
Ｓ容量とを形成する一例を示す。また上記図１で説明し
たのと同様の構成部品には同一符号を付す。さらに図２
〜図１１の（）内の番号は通し番号で示す。
【００２４】図２の（１）に示すように、熱酸化法によ
って、半導体基板となるＰ型＜１００＞シリコン基板
（以下シリコン基板という）１１に酸化シリコン膜７１
を例えば３００ｎｍの厚さに形成する。そしてリソグラ
フィー技術によりバイポーラトランジスタのＮ+ 型埋め
込み層を形成する領域上に開口を設けたレジスト膜（図
示省略）を形成した後、そのレジスト膜をエッチングマ
スクに用いて、上記酸化シリコン膜７１に窓７２を開口
するエッチングを行う。次いで上記レジスト膜を除去し
た後、上記酸化シリコン膜７１をマスクにして酸化アン
チモン（Ｓｂ2 Ｏ 3 ）を固体拡散源としたアンチモンの
気相拡散（拡散温度を１２００℃程度に設定する）を行
う。その結果、上記シリコン基板１１中にＮ+ 型埋め込
み層１２を形成する。このＮ+ 型埋め込み層１２は、シ
ート抵抗ρs を例えば２０Ω／□〜５０Ω／□に設定
し、拡散深さｘj を例えば１μｍ〜２μｍ程度に設定す
る。
って、半導体基板となるＰ型＜１００＞シリコン基板
（以下シリコン基板という）１１に酸化シリコン膜７１
を例えば３００ｎｍの厚さに形成する。そしてリソグラ
フィー技術によりバイポーラトランジスタのＮ+ 型埋め
込み層を形成する領域上に開口を設けたレジスト膜（図
示省略）を形成した後、そのレジスト膜をエッチングマ
スクに用いて、上記酸化シリコン膜７１に窓７２を開口
するエッチングを行う。次いで上記レジスト膜を除去し
た後、上記酸化シリコン膜７１をマスクにして酸化アン
チモン（Ｓｂ2 Ｏ 3 ）を固体拡散源としたアンチモンの
気相拡散（拡散温度を１２００℃程度に設定する）を行
う。その結果、上記シリコン基板１１中にＮ+ 型埋め込
み層１２を形成する。このＮ+ 型埋め込み層１２は、シ
ート抵抗ρs を例えば２０Ω／□〜５０Ω／□に設定
し、拡散深さｘj を例えば１μｍ〜２μｍ程度に設定す
る。
【００２５】その後、上記酸化シリコン膜７１をエッチ
ングによって除去する。そして図２の（２）に示すよう
に、エピタキシャル成長法によって、上記シリコン基板
１１上の全面にＮ型エピタキシャル層１３（以下エピタ
キシャル層１３という）を、例えば抵抗率が０．３Ωｃ
ｍ〜５Ωｃｍ、厚さが０．７μｍ〜２μｍ程度になるよ
うに形成する。このようにして半導体基板１０を構成す
る。なお、上記エピタキシャル成長時には、上記Ｎ+ 型
埋め込み層１２はエピタキシャル層１３の下層に拡散す
る。
ングによって除去する。そして図２の（２）に示すよう
に、エピタキシャル成長法によって、上記シリコン基板
１１上の全面にＮ型エピタキシャル層１３（以下エピタ
キシャル層１３という）を、例えば抵抗率が０．３Ωｃ
ｍ〜５Ωｃｍ、厚さが０．７μｍ〜２μｍ程度になるよ
うに形成する。このようにして半導体基板１０を構成す
る。なお、上記エピタキシャル成長時には、上記Ｎ+ 型
埋め込み層１２はエピタキシャル層１３の下層に拡散す
る。
【００２６】次いで図３の（３）に示すように、上記エ
ピタキシャル層１３上に、局所酸化法〔例えば、ＬＯＣ
ＯＳ（Local Oxidation of Silicon）法〕のバッファー
層となる酸化シリコン膜７３を例えば２０ｎｍ〜５０ｎ
ｍの厚さに形成する。さらに減圧下における化学的気相
成長（以下ＬＰ−ＣＶＤという）法によって、上記酸化
シリコン膜７３上にＬＯＣＯＳ法のマスクとなる窒化シ
リコン膜７４を例えば５０ｎｍ〜１００ｎｍの厚さに形
成する。上記酸化シリコン膜７３および窒化シリコン膜
７４の各膜厚は、ＬＯＣＯＳ酸化で発生するバーズビー
クの長さ、ＬＯＣＯＳ法に伴う応力や欠陥発生の制御性
で決定される。
ピタキシャル層１３上に、局所酸化法〔例えば、ＬＯＣ
ＯＳ（Local Oxidation of Silicon）法〕のバッファー
層となる酸化シリコン膜７３を例えば２０ｎｍ〜５０ｎ
ｍの厚さに形成する。さらに減圧下における化学的気相
成長（以下ＬＰ−ＣＶＤという）法によって、上記酸化
シリコン膜７３上にＬＯＣＯＳ法のマスクとなる窒化シ
リコン膜７４を例えば５０ｎｍ〜１００ｎｍの厚さに形
成する。上記酸化シリコン膜７３および窒化シリコン膜
７４の各膜厚は、ＬＯＣＯＳ酸化で発生するバーズビー
クの長さ、ＬＯＣＯＳ法に伴う応力や欠陥発生の制御性
で決定される。
【００２７】続いて図３の（４）に示すように、リソグ
ラフィー技術によって、窒化シリコン膜７４上にレジス
ト膜７５を形成し、ＬＯＣＯＳ法による素子分離酸化膜
を形成する領域上のレジスト膜７５に窓７６を開口す
る。続いてレジスト膜７５をエッチングマスクに用いて
上記窒化シリコン膜７４、酸化シリコン膜７３およびエ
ピタキシャル層１３をエッチングする。上記エピタキシ
ャル層１３のエッチング量は、ＬＯＣＯＳ法により素子
分離酸化膜を形成した後に表面が平坦になるように、形
成しようとする素子分離酸化膜厚のおよそ１／２とする
のが好ましい。したがって、上記レジスト膜７５はバイ
ポーラトランジスタの形成予定領域上とＭＩＳ容量の形
成予定領域上とに形成されることになる。
ラフィー技術によって、窒化シリコン膜７４上にレジス
ト膜７５を形成し、ＬＯＣＯＳ法による素子分離酸化膜
を形成する領域上のレジスト膜７５に窓７６を開口す
る。続いてレジスト膜７５をエッチングマスクに用いて
上記窒化シリコン膜７４、酸化シリコン膜７３およびエ
ピタキシャル層１３をエッチングする。上記エピタキシ
ャル層１３のエッチング量は、ＬＯＣＯＳ法により素子
分離酸化膜を形成した後に表面が平坦になるように、形
成しようとする素子分離酸化膜厚のおよそ１／２とする
のが好ましい。したがって、上記レジスト膜７５はバイ
ポーラトランジスタの形成予定領域上とＭＩＳ容量の形
成予定領域上とに形成されることになる。
【００２８】その後、上記レジスト膜７５を除去する。
そして図４の（５）に示すように、ＬＯＣＯＳ法を１０
００℃〜１０５０℃にて２時間〜６時間のスチーム酸化
によって行い、エピタキシャル層１３に素子分離酸化膜
１４を形成する。この素子分離酸化膜１４の膜厚は、例
えば０．４μｍ〜１．５μｍの範囲で上記エピタキシャ
ル層１３をエッチングした深さのおよそ２倍となる厚さ
にする。次いで上記窒化シリコン膜７４〔前記図３の
（４）を参照〕を熱リン酸を用いたウエットエッチング
によって除去する。
そして図４の（５）に示すように、ＬＯＣＯＳ法を１０
００℃〜１０５０℃にて２時間〜６時間のスチーム酸化
によって行い、エピタキシャル層１３に素子分離酸化膜
１４を形成する。この素子分離酸化膜１４の膜厚は、例
えば０．４μｍ〜１．５μｍの範囲で上記エピタキシャ
ル層１３をエッチングした深さのおよそ２倍となる厚さ
にする。次いで上記窒化シリコン膜７４〔前記図３の
（４）を参照〕を熱リン酸を用いたウエットエッチング
によって除去する。
【００２９】次いで図４の（６）に示すように、リソグ
ラフィー技術によって、レジスト膜７７を形成し、Ｎ+
型プラグ拡散層を形成する領域上およびＭＩＳ容量を形
成する領域上のレジスト膜７７に窓７８，７９を開口す
る。このレジスト膜７７をイオン注入マスクに用いて、
ＮＰＮバイポーラトランジスタのコレクタ取り出し領域
となるＮ+ 型プラグ拡散層とＭＩＳ容量の下部電極とな
るＮ+ 型拡散層とを形成するためにリンイオン（Ｐ+ ）
をイオン注入する。このイオン注入条件としては、例え
ば、加速エネルギーを４０ｋｅＶ〜１００ｋｅＶ、ドー
ズ量を１×１０ 15個／ｃｍ2 〜１×１０16個／ｃｍ2 に
設定する。
ラフィー技術によって、レジスト膜７７を形成し、Ｎ+
型プラグ拡散層を形成する領域上およびＭＩＳ容量を形
成する領域上のレジスト膜７７に窓７８，７９を開口す
る。このレジスト膜７７をイオン注入マスクに用いて、
ＮＰＮバイポーラトランジスタのコレクタ取り出し領域
となるＮ+ 型プラグ拡散層とＭＩＳ容量の下部電極とな
るＮ+ 型拡散層とを形成するためにリンイオン（Ｐ+ ）
をイオン注入する。このイオン注入条件としては、例え
ば、加速エネルギーを４０ｋｅＶ〜１００ｋｅＶ、ドー
ズ量を１×１０ 15個／ｃｍ2 〜１×１０16個／ｃｍ2 に
設定する。
【００３０】その後、上記レジスト膜７７を除去する。
続いて図５の（７）に示すように、ＣＶＤ法によって、
平坦化のための酸化シリコン膜８０を例えば１００ｎｍ
〜６００ｎｍの厚さに形成する。その後、９００℃〜１
０００℃程度にて３０分間程度のアニーリングを行う。
この結果、ＮＰＮトランジスタのコレクタ取り出し領域
となるＮ+ 型プラグ拡散層１７とＭＩＳ容量の下部電極
部となるＮ+ 型拡散層５１とが形成される。次いでＬＯ
ＣＯＳ法によって発生したバーズヘッドの平坦化のため
に、レジストを塗布してレジスト膜８１を形成する。そ
の後、一般的な反応性イオンエッチング（以下ＲＩＥと
いう）によりレジスト膜８１、酸化シリコン膜８０等を
エッチバックして表面の平坦化を行う。
続いて図５の（７）に示すように、ＣＶＤ法によって、
平坦化のための酸化シリコン膜８０を例えば１００ｎｍ
〜６００ｎｍの厚さに形成する。その後、９００℃〜１
０００℃程度にて３０分間程度のアニーリングを行う。
この結果、ＮＰＮトランジスタのコレクタ取り出し領域
となるＮ+ 型プラグ拡散層１７とＭＩＳ容量の下部電極
部となるＮ+ 型拡散層５１とが形成される。次いでＬＯ
ＣＯＳ法によって発生したバーズヘッドの平坦化のため
に、レジストを塗布してレジスト膜８１を形成する。そ
の後、一般的な反応性イオンエッチング（以下ＲＩＥと
いう）によりレジスト膜８１、酸化シリコン膜８０等を
エッチバックして表面の平坦化を行う。
【００３１】次いで図５の（８）に示すように、９００
℃の酸化法によって、エピタキシャル層１３の表面に１
０ｎｍ〜３０ｎｍ程度の厚さの酸化シリコン膜８２を形
成する。
℃の酸化法によって、エピタキシャル層１３の表面に１
０ｎｍ〜３０ｎｍ程度の厚さの酸化シリコン膜８２を形
成する。
【００３２】その後、図６の（９）に示すように、リソ
グラフィー技術によって、レジスト膜８３を形成し、素
子分離拡散層を形成する領域上のレジスト膜８３に窓８
４を開口する。このレジスト膜８３をイオン注入マスク
に用いて素子分離酸化膜１４の下部のエピタキシャル層
１３にＰ+ 型素子分離拡散層１５を形成するためにホウ
素イオン（Ｂ+ ）をイオン注入する。このイオン注入条
件としては、例えば、加速エネルギーを２００ｋｅＶ〜
５００ｋｅＶ、ドーズ量を１×１０13個／ｃｍ 2 〜１×
１０14個／ｃｍ2 に設定する。
グラフィー技術によって、レジスト膜８３を形成し、素
子分離拡散層を形成する領域上のレジスト膜８３に窓８
４を開口する。このレジスト膜８３をイオン注入マスク
に用いて素子分離酸化膜１４の下部のエピタキシャル層
１３にＰ+ 型素子分離拡散層１５を形成するためにホウ
素イオン（Ｂ+ ）をイオン注入する。このイオン注入条
件としては、例えば、加速エネルギーを２００ｋｅＶ〜
５００ｋｅＶ、ドーズ量を１×１０13個／ｃｍ 2 〜１×
１０14個／ｃｍ2 に設定する。
【００３３】その後、上記レジスト膜８３を除去する。
次いで図６の（１０）に示すように、ＣＶＤ法によっ
て、エピタキシャル層１３上側の全面に第１酸化シリコ
ン膜３１を例えば５０ｎｍ〜３００ｎｍの厚さに形成す
る。さらにＣＶＤ法によって、上記第１酸化シリコン膜
３１上に多結晶シリコン膜４１を例えば２００ｎｍ〜３
００ｎｍの厚さに形成する。その後、イオン注入法によ
って、上記多結晶シリコン膜４１の全面に二フッ化ホウ
素（ＢＦ2）をイオン注入する。このイオン注入条件と
しては、例えば、加速エネルギーを２０ｋｅＶ〜１００
ｋｅＶ、ドーズ量を１×１０14個／ｃｍ2 〜１×１０16
個／ｃｍ2 に設定する。
次いで図６の（１０）に示すように、ＣＶＤ法によっ
て、エピタキシャル層１３上側の全面に第１酸化シリコ
ン膜３１を例えば５０ｎｍ〜３００ｎｍの厚さに形成す
る。さらにＣＶＤ法によって、上記第１酸化シリコン膜
３１上に多結晶シリコン膜４１を例えば２００ｎｍ〜３
００ｎｍの厚さに形成する。その後、イオン注入法によ
って、上記多結晶シリコン膜４１の全面に二フッ化ホウ
素（ＢＦ2）をイオン注入する。このイオン注入条件と
しては、例えば、加速エネルギーを２０ｋｅＶ〜１００
ｋｅＶ、ドーズ量を１×１０14個／ｃｍ2 〜１×１０16
個／ｃｍ2 に設定する。
【００３４】次いで図７の（１１）に示すように、リソ
グラフィー技術によって、ベース電極を形成するのに必
要な領域上にレジスト膜８５を形成する。このレジスト
膜８５をエッチングマスクに用いたＲＩＥによって上記
多結晶シリコン膜４１をパターニングし、ベース電極を
形成するのに必要な領域上に上記多結晶シリコン膜４１
を残す。
グラフィー技術によって、ベース電極を形成するのに必
要な領域上にレジスト膜８５を形成する。このレジスト
膜８５をエッチングマスクに用いたＲＩＥによって上記
多結晶シリコン膜４１をパターニングし、ベース電極を
形成するのに必要な領域上に上記多結晶シリコン膜４１
を残す。
【００３５】その後、上記レジスト膜８５を除去する。
続いて図７の（１２）に示すように、ＣＶＤ法によっ
て、上記パターニングした多結晶シリコン膜４１を覆う
状態に、上記第１酸化シリコン膜３１上に第２酸化シリ
コン膜３２を形成する。さらにＣＶＤ法によって上記第
２酸化シリコン膜３２上に窒化シリコン膜８６を形成す
る。次いでリソグラフィー技術によって、上記窒化シリ
コン膜８６上にレジスト膜８７を形成し、ベース領域
（真性ベース領域）を形成する領域上のレジスト膜８７
に窓８８を開口する。
続いて図７の（１２）に示すように、ＣＶＤ法によっ
て、上記パターニングした多結晶シリコン膜４１を覆う
状態に、上記第１酸化シリコン膜３１上に第２酸化シリ
コン膜３２を形成する。さらにＣＶＤ法によって上記第
２酸化シリコン膜３２上に窒化シリコン膜８６を形成す
る。次いでリソグラフィー技術によって、上記窒化シリ
コン膜８６上にレジスト膜８７を形成し、ベース領域
（真性ベース領域）を形成する領域上のレジスト膜８７
に窓８８を開口する。
【００３６】上記レジスト膜８７をマスクにして窒化シ
リコン膜８６、第２酸化シリコン膜３２、多結晶シリコ
ン膜４１をエッチングし、図８の（１３）に示すよう
に、エミッタ開口部３３を形成する。その後、上記レジ
スト膜８７〔前記図７の（１２）を参照〕を除去する。
続いてＣＶＤ法によって、窒化シリコン膜を形成した
後、その窒化シリコン膜をエッチバックして、上記エミ
ッタ開口部３３の側壁に窒化シリコンサイドウォール４
２を形成する。これによって、エミッタ開口部３３の底
部を除く上面は窒化シリコン膜８６と窒化シリコンサイ
ドウォール４２とによって覆われる。
リコン膜８６、第２酸化シリコン膜３２、多結晶シリコ
ン膜４１をエッチングし、図８の（１３）に示すよう
に、エミッタ開口部３３を形成する。その後、上記レジ
スト膜８７〔前記図７の（１２）を参照〕を除去する。
続いてＣＶＤ法によって、窒化シリコン膜を形成した
後、その窒化シリコン膜をエッチバックして、上記エミ
ッタ開口部３３の側壁に窒化シリコンサイドウォール４
２を形成する。これによって、エミッタ開口部３３の底
部を除く上面は窒化シリコン膜８６と窒化シリコンサイ
ドウォール４２とによって覆われる。
【００３７】図８の（１４）に示すように、窒化シリコ
ン膜８６および窒化シリコンサイドウォール４２をマス
クに用い、フッ酸によるエッチングによって、第１酸化
シリコン膜３１をエッチングする。そのとき、オーバエ
ッチングによって第１酸化シリコン膜３１にサイドエッ
チングを行い、上記エミッタ開口部３３よりも径が大き
なベース開口部３４を形成する。なお、このエッチング
では、多結晶シリコン膜４１もエッチングマスクにな
る。そして上記エッチングによって多結晶シリコン膜４
１からなるベース電極１８が形成される。
ン膜８６および窒化シリコンサイドウォール４２をマス
クに用い、フッ酸によるエッチングによって、第１酸化
シリコン膜３１をエッチングする。そのとき、オーバエ
ッチングによって第１酸化シリコン膜３１にサイドエッ
チングを行い、上記エミッタ開口部３３よりも径が大き
なベース開口部３４を形成する。なお、このエッチング
では、多結晶シリコン膜４１もエッチングマスクにな
る。そして上記エッチングによって多結晶シリコン膜４
１からなるベース電極１８が形成される。
【００３８】次いで図９の（１５）に示すように、洗浄
を行って表面を清浄化する。続いてＵＨＶ−ＣＶＤ法ま
たはＬＰ−ＣＶＤ法のような選択エピタキシャル技術に
よって、上記ベース開口部３４のＮ型コレクタ層１６上
にＰ型のシリコンゲルマニウム混晶からなるベース層１
９を形成する。その後窒化シリコン膜８６および窒化シ
リコンサイドウォール４２〔前記図８の（１４）を参
照〕を熱リン酸によるエッチングによって除去する。
を行って表面を清浄化する。続いてＵＨＶ−ＣＶＤ法ま
たはＬＰ−ＣＶＤ法のような選択エピタキシャル技術に
よって、上記ベース開口部３４のＮ型コレクタ層１６上
にＰ型のシリコンゲルマニウム混晶からなるベース層１
９を形成する。その後窒化シリコン膜８６および窒化シ
リコンサイドウォール４２〔前記図８の（１４）を参
照〕を熱リン酸によるエッチングによって除去する。
【００３９】図９の（１６）に示すように、ＣＶＤ法に
よって、エミッタ開口部３３の側壁、ベース層１９上お
よび第２酸化シリコン膜３２上に、第３酸化シリコン膜
３５を例えば５０ｎｍ〜２００ｎｍの厚さに形成する。
そしてリソグラフィー技術によって、レジスト膜８９を
形成し、ＭＩＳ容量が形成される領域上のレジスト膜８
９に窓９０を形成する。
よって、エミッタ開口部３３の側壁、ベース層１９上お
よび第２酸化シリコン膜３２上に、第３酸化シリコン膜
３５を例えば５０ｎｍ〜２００ｎｍの厚さに形成する。
そしてリソグラフィー技術によって、レジスト膜８９を
形成し、ＭＩＳ容量が形成される領域上のレジスト膜８
９に窓９０を形成する。
【００４０】続いて上記レジスト膜８９をエッチングマ
スクに用いて、第３，第２，第１酸化シリコン膜３５，
３２，３１をエッチングする。その結果、図１０の（１
７）に示すように、第３，第２，第１酸化シリコン膜３
５，３２，３１に容量開口部３６を形成する。次いで上
記レジスト膜８９〔前記図９の（１６）を参照〕を除去
する。
スクに用いて、第３，第２，第１酸化シリコン膜３５，
３２，３１をエッチングする。その結果、図１０の（１
７）に示すように、第３，第２，第１酸化シリコン膜３
５，３２，３１に容量開口部３６を形成する。次いで上
記レジスト膜８９〔前記図９の（１６）を参照〕を除去
する。
【００４１】そしてＣＶＤ法によって、窒化シリコン膜
３７を例えば１０ｎｍ〜２００ｎｍの厚さに形成し、さ
らにＣＶＤ法によって多結晶シリコン膜３８を例えば５
０ｎｍ〜２００ｎｍの厚さに形成する。これらは、バイ
ポーラトランジスタのエミッタ／ベースを分離するため
のサイドウォールを形成するためのものであるとともに
ＭＩＳ容量の誘電体膜となる。なお、上記多結晶シリコ
ン膜３８は不純物を含んでいなくとも良いが、必要があ
ればＮ型の不純物をドーピングする。そのドーピング方
法としては、上記ＣＶＤ時にいわゆるｉｎ ｓｉｔｕで
行うか、または多結晶シリコン膜３８を成膜後にｎ型の
不純物をイオン注入して行う。
３７を例えば１０ｎｍ〜２００ｎｍの厚さに形成し、さ
らにＣＶＤ法によって多結晶シリコン膜３８を例えば５
０ｎｍ〜２００ｎｍの厚さに形成する。これらは、バイ
ポーラトランジスタのエミッタ／ベースを分離するため
のサイドウォールを形成するためのものであるとともに
ＭＩＳ容量の誘電体膜となる。なお、上記多結晶シリコ
ン膜３８は不純物を含んでいなくとも良いが、必要があ
ればＮ型の不純物をドーピングする。そのドーピング方
法としては、上記ＣＶＤ時にいわゆるｉｎ ｓｉｔｕで
行うか、または多結晶シリコン膜３８を成膜後にｎ型の
不純物をイオン注入して行う。
【００４２】続いてリソグラフィー技術によって、ＭＩ
Ｓ容量の形成予定領域上おける多結晶シリコン膜３８
上、すなわち上記容量開口部３６上にレジストパターン
３９を形成する。その後上記レジストパターン３９をエ
ッチングマスクに用いて、多結晶シリコン膜３８、窒化
シリコン膜３７および第３酸化シリコン膜３５を異方性
エッチングする。
Ｓ容量の形成予定領域上おける多結晶シリコン膜３８
上、すなわち上記容量開口部３６上にレジストパターン
３９を形成する。その後上記レジストパターン３９をエ
ッチングマスクに用いて、多結晶シリコン膜３８、窒化
シリコン膜３７および第３酸化シリコン膜３５を異方性
エッチングする。
【００４３】その結果図１０の（１８）に示すように、
エミッタ開口部３３の側壁には、第３酸化シリコン膜３
５と窒化シリコン膜３７と多結晶シリコン膜３８とから
なるサイドウォール２０が形成され、容量開口部３６に
は窒化シリコン膜３７からなる容量の誘電体膜５２が形
成される。そしてこの誘電体膜５２上にはパターニング
された多結晶シリコン膜３８が載る。上記サイドウォー
ル２０は、上記ベース層１９に接続するベース電極１８
とこのベース層１９上にその後の工程で形成するエミッ
タ層とを分離する。その後上記レジストパターン３９
〔前記図１０の（１７）を参照〕を除去する。
エミッタ開口部３３の側壁には、第３酸化シリコン膜３
５と窒化シリコン膜３７と多結晶シリコン膜３８とから
なるサイドウォール２０が形成され、容量開口部３６に
は窒化シリコン膜３７からなる容量の誘電体膜５２が形
成される。そしてこの誘電体膜５２上にはパターニング
された多結晶シリコン膜３８が載る。上記サイドウォー
ル２０は、上記ベース層１９に接続するベース電極１８
とこのベース層１９上にその後の工程で形成するエミッ
タ層とを分離する。その後上記レジストパターン３９
〔前記図１０の（１７）を参照〕を除去する。
【００４４】続いて図１１の（１９）に示すように、Ｃ
ＶＤ法によって、ＮＰＮトランジスタのエミッタ電極お
よびＭＩＳ容量の上部電極となるもので高濃度にＮ型不
純物を含んだ多結晶シリコン膜を形成する。その後、７
００℃〜１０００℃の温度でエミッタアニーリングを行
う。このアニーリングでは、エミッタ領域の拡散と同時
に容量の形成予定領域における多結晶シリコン膜中の不
純物がその下層の多結晶シリコン膜３８にも拡散する。
そしてリソグラフィー技術によって、エミッタ電極の形
成予定領域上およびＭＩＳ容量の上部電極の形成予定領
域上にレジスト膜（図示省略）を形成する。続いて、こ
のレジスト膜をマスクに用いて上記多結晶シリコン膜を
エッチングし、上記多結晶シリコン膜からなるエミッタ
層２１および上部電極５３を形成する。その後、上記レ
ジスト膜（図示省略）を除去する。
ＶＤ法によって、ＮＰＮトランジスタのエミッタ電極お
よびＭＩＳ容量の上部電極となるもので高濃度にＮ型不
純物を含んだ多結晶シリコン膜を形成する。その後、７
００℃〜１０００℃の温度でエミッタアニーリングを行
う。このアニーリングでは、エミッタ領域の拡散と同時
に容量の形成予定領域における多結晶シリコン膜中の不
純物がその下層の多結晶シリコン膜３８にも拡散する。
そしてリソグラフィー技術によって、エミッタ電極の形
成予定領域上およびＭＩＳ容量の上部電極の形成予定領
域上にレジスト膜（図示省略）を形成する。続いて、こ
のレジスト膜をマスクに用いて上記多結晶シリコン膜を
エッチングし、上記多結晶シリコン膜からなるエミッタ
層２１および上部電極５３を形成する。その後、上記レ
ジスト膜（図示省略）を除去する。
【００４５】次いでリソグラフィー技術によって、レジ
スト膜９１を形成し、バイポーラトランジスタのベース
およびコレクタの各電極が形成される領域上のレジスト
膜９１に窓９２，９３を開口するとともに、図示はしな
いがＭＩＳ容量の下部電極が形成される領域上のレジス
ト膜９１にも窓を開口する。
スト膜９１を形成し、バイポーラトランジスタのベース
およびコレクタの各電極が形成される領域上のレジスト
膜９１に窓９２，９３を開口するとともに、図示はしな
いがＭＩＳ容量の下部電極が形成される領域上のレジス
ト膜９１にも窓を開口する。
【００４６】そして上記レジスト膜９１をマスクに用い
て第２，第１酸化シリコン膜３２，３１をエッチング
し、図１１の（２０）に示すように、第２酸化シリコン
膜３２にベース電極１８に通じるベース電極開口部４５
を形成するとともに第２，第１酸化シリコン膜３２，３
１にＮ+ 型プラグ拡散層１７に通じるコレクタ電極開口
部４６を形成する。また、図示はしないが、ＭＩＳ容量
の下部電極層となるＮ+型拡散層５１に通じる下部電極
開口部を形成する。その後、上記レジスト膜９１〔前記
図１１の（１９）を参照〕を除去する。
て第２，第１酸化シリコン膜３２，３１をエッチング
し、図１１の（２０）に示すように、第２酸化シリコン
膜３２にベース電極１８に通じるベース電極開口部４５
を形成するとともに第２，第１酸化シリコン膜３２，３
１にＮ+ 型プラグ拡散層１７に通じるコレクタ電極開口
部４６を形成する。また、図示はしないが、ＭＩＳ容量
の下部電極層となるＮ+型拡散層５１に通じる下部電極
開口部を形成する。その後、上記レジスト膜９１〔前記
図１１の（１９）を参照〕を除去する。
【００４７】その後スパッタリングによって、バリアメ
タルおよびアルミニウム系金属を成膜した後、通常のリ
ソグラフィー技術とエッチング技術とによってバリアメ
タルおよびアルミニウム系金属をパターニングする。そ
の結果、ベース電極１８に接続するベース金属電極２２
をベース電極開口部４５に形成し、エミッタ層２１上に
エミッタ金属電極２３を形成し、Ｎ+ 型プラグ拡散層１
７に接続するコレクタ金属電極２４をコレクタ電極開口
部４６に形成する。それとともにＭＩＳ容量の上部電極
５３上に上部金属電極５４を形成する。また、図示はし
ないが、ＭＩＳ容量の下部電極層となるＮ+ 型拡散層５
１に接続する金属電極を上記下部電極開口部に形成す
る。
タルおよびアルミニウム系金属を成膜した後、通常のリ
ソグラフィー技術とエッチング技術とによってバリアメ
タルおよびアルミニウム系金属をパターニングする。そ
の結果、ベース電極１８に接続するベース金属電極２２
をベース電極開口部４５に形成し、エミッタ層２１上に
エミッタ金属電極２３を形成し、Ｎ+ 型プラグ拡散層１
７に接続するコレクタ金属電極２４をコレクタ電極開口
部４６に形成する。それとともにＭＩＳ容量の上部電極
５３上に上部金属電極５４を形成する。また、図示はし
ないが、ＭＩＳ容量の下部電極層となるＮ+ 型拡散層５
１に接続する金属電極を上記下部電極開口部に形成す
る。
【００４８】その後、上記リソグラフィー技術で形成し
たレジスト膜を除去後、図示はしないが、既知の多層配
線の工程を行う。上記のようにして、同一のシリコン基
板１１に、ナローベース型ヘテロ接合バイポーラトラン
ジスタ構成のＮＰＮバイポーラトランジスタ１とともに
ＭＩＳ容量２が形成される。
たレジスト膜を除去後、図示はしないが、既知の多層配
線の工程を行う。上記のようにして、同一のシリコン基
板１１に、ナローベース型ヘテロ接合バイポーラトラン
ジスタ構成のＮＰＮバイポーラトランジスタ１とともに
ＭＩＳ容量２が形成される。
【００４９】上記図２〜図１１によって説明した製造方
法では、Ｎ+ 型プラグ拡散層１７と同時のイオン注入に
より下部電極となるＮ+ 型拡散層５１が形成される。ま
た、ＮＰＮバイポーラトランジスタ１のサイドウォール
２０を構成する窒化シリコン膜３７で誘電体膜５２が形
成される。さらに、エミッタ層２１と同一層の多結晶シ
リコン膜で上部電極５３が形成される。
法では、Ｎ+ 型プラグ拡散層１７と同時のイオン注入に
より下部電極となるＮ+ 型拡散層５１が形成される。ま
た、ＮＰＮバイポーラトランジスタ１のサイドウォール
２０を構成する窒化シリコン膜３７で誘電体膜５２が形
成される。さらに、エミッタ層２１と同一層の多結晶シ
リコン膜で上部電極５３が形成される。
【００５０】したがって、ＮＰＮバイポーラトランジス
タ１のプロセスに２回のリソグラフィー工程と１回のエ
ッチング工程、具体的には容量開口部３６を形成するた
めのリソグラフィー工程とエッチング工程、および誘電
体膜５２をパターニングするためのリソグラフィー工程
を付加するだけで、シリコンゲルマニウム混晶からなる
ベース層１９を有するナローベース型ヘテロ接合のＮＰ
Ｎバイポーラトランジスタ１とともにＭＩＳ容量２を同
一シリコン基板１１に形成することが可能になる。よっ
て、高性能なバイポーラトランジスタＬＳＩが実現され
ることになる。
タ１のプロセスに２回のリソグラフィー工程と１回のエ
ッチング工程、具体的には容量開口部３６を形成するた
めのリソグラフィー工程とエッチング工程、および誘電
体膜５２をパターニングするためのリソグラフィー工程
を付加するだけで、シリコンゲルマニウム混晶からなる
ベース層１９を有するナローベース型ヘテロ接合のＮＰ
Ｎバイポーラトランジスタ１とともにＭＩＳ容量２を同
一シリコン基板１１に形成することが可能になる。よっ
て、高性能なバイポーラトランジスタＬＳＩが実現され
ることになる。
【００５１】ここで上記第１実施形態で説明した製造方
法の比較例として、ダブルポリシリコン構造のＮＰＮバ
イポーラトランジスタの製造プロセスを用いてＭＩＳ容
量を形成する製造方法を、図１２〜図１５によって以下
に説明する。図１２〜図１５では、前記図２〜図１１に
よって説明した構成部品と同様の構成部品には同一符号
を付す。
法の比較例として、ダブルポリシリコン構造のＮＰＮバ
イポーラトランジスタの製造プロセスを用いてＭＩＳ容
量を形成する製造方法を、図１２〜図１５によって以下
に説明する。図１２〜図１５では、前記図２〜図１１に
よって説明した構成部品と同様の構成部品には同一符号
を付す。
【００５２】前記図２の（１）〜図６の（９）によって
説明した工程と同様の工程を行って、図１２の（１）に
示すように、シリコン基板１１にＮ+ 型埋め込み層１２
を形成し、このシリコン基板１１上にＮ型のエピタキシ
ャル層１３を形成する。そしてエピタキシャル層１３に
素子分離酸化膜１４を形成し、その下部にイオン注入に
よりＰ+ 型素子分離拡散層１５を形成する。またバイポ
ーラトランジスタの形成予定領域のエピタキシャル層１
３をＮ型コレクタ層１６とし、容量の形成予定領域の上
記エピタキシャル層１３にＮ+ 型拡散層５１を形成す
る。このＮ+ 型拡散層５１はバイポーラトランジスタの
形成予定領域のエピタキシャル層１３に形成されるＮ+
型プラグ拡散層１７と同時に形成する。
説明した工程と同様の工程を行って、図１２の（１）に
示すように、シリコン基板１１にＮ+ 型埋め込み層１２
を形成し、このシリコン基板１１上にＮ型のエピタキシ
ャル層１３を形成する。そしてエピタキシャル層１３に
素子分離酸化膜１４を形成し、その下部にイオン注入に
よりＰ+ 型素子分離拡散層１５を形成する。またバイポ
ーラトランジスタの形成予定領域のエピタキシャル層１
３をＮ型コレクタ層１６とし、容量の形成予定領域の上
記エピタキシャル層１３にＮ+ 型拡散層５１を形成す
る。このＮ+ 型拡散層５１はバイポーラトランジスタの
形成予定領域のエピタキシャル層１３に形成されるＮ+
型プラグ拡散層１７と同時に形成する。
【００５３】次いで図１２の（２）に示すように、エピ
タキシャル層１３上に第１酸化シリコン膜３１を形成す
る。その後リソグラフィー技術とエッチングによって、
容量の形成予定領域上に容量開口部３６を形成する。次
いでこの容量開口部３６内を含む第１酸化シリコン膜３
１上に窒化シリコン膜を成膜し、続いてリソグラフィー
技術とエッチングによって、上記窒化シリコン膜をパタ
ーニングし、容量開口部３６にＭＩＳ容量の誘電体膜５
２を形成する。
タキシャル層１３上に第１酸化シリコン膜３１を形成す
る。その後リソグラフィー技術とエッチングによって、
容量の形成予定領域上に容量開口部３６を形成する。次
いでこの容量開口部３６内を含む第１酸化シリコン膜３
１上に窒化シリコン膜を成膜し、続いてリソグラフィー
技術とエッチングによって、上記窒化シリコン膜をパタ
ーニングし、容量開口部３６にＭＩＳ容量の誘電体膜５
２を形成する。
【００５４】さらに図１３の（３）に示すように、リソ
グラフィー技術とエッチングとによって、上記Ｎ型コレ
クタ層１６上の第１酸化シリコン膜３１にベース開口部
３４を形成する。その後、リソグラフィー技術で形成し
たレジストマスクを除去する。続いてＣＶＤ法によって
ベース開口部３４の内部および上記第１酸化シリコン膜
３１上に上記誘電体膜５２を覆う多結晶シリコン膜１１
１を形成する。その後多結晶シリコン膜１１１の全面に
Ｐ型不純物であるホウ素イオンまたは二フッ化ホウ素イ
オンをイオン注入する。
グラフィー技術とエッチングとによって、上記Ｎ型コレ
クタ層１６上の第１酸化シリコン膜３１にベース開口部
３４を形成する。その後、リソグラフィー技術で形成し
たレジストマスクを除去する。続いてＣＶＤ法によって
ベース開口部３４の内部および上記第１酸化シリコン膜
３１上に上記誘電体膜５２を覆う多結晶シリコン膜１１
１を形成する。その後多結晶シリコン膜１１１の全面に
Ｐ型不純物であるホウ素イオンまたは二フッ化ホウ素イ
オンをイオン注入する。
【００５５】次いで図１３の（４）に示すように、リソ
グラフィー技術とエッチングとによって、上記多結晶シ
リコン膜１１１をパターニングして、ベース開口部３４
からＮ型コレクタ層１６に接合する多結晶シリコンパタ
ーン１１２を形成する。それとともに上記誘電体膜５２
上に上部電極５３を形成する。その後、リソグラフィー
技術で形成したレジストマスクを除去する。ＣＶＤ法に
よって、上記多結晶シリコンパターン１１２および上部
電極５３を覆う第２酸化シリコン膜３２を形成する。
グラフィー技術とエッチングとによって、上記多結晶シ
リコン膜１１１をパターニングして、ベース開口部３４
からＮ型コレクタ層１６に接合する多結晶シリコンパタ
ーン１１２を形成する。それとともに上記誘電体膜５２
上に上部電極５３を形成する。その後、リソグラフィー
技術で形成したレジストマスクを除去する。ＣＶＤ法に
よって、上記多結晶シリコンパターン１１２および上部
電極５３を覆う第２酸化シリコン膜３２を形成する。
【００５６】そして図１４の（５）に示すように、リソ
グラフィー技術とエッチングとによって、上記第２酸化
シリコン膜３２および多結晶シリコンパターン１１２を
エッチングし、Ｎ型コレクタ層１６上のベース開口部３
４の内側上にエミッタ開口部３３を形成する。これによ
って、上記多結晶シリコンパターン１１２からなるベー
ス電極１８が形成される。次いでイオン注入法によって
上記エミッタ開口部３３よりホウ素イオンまたは二フッ
化ホウ素イオンを注入する。さらに活性化アニーリング
を行って、ベース層１１３を形成するとともに、このベ
ース層１１３と上記ベース電極１８に接続するグラフト
ベース１１４を形成する。
グラフィー技術とエッチングとによって、上記第２酸化
シリコン膜３２および多結晶シリコンパターン１１２を
エッチングし、Ｎ型コレクタ層１６上のベース開口部３
４の内側上にエミッタ開口部３３を形成する。これによ
って、上記多結晶シリコンパターン１１２からなるベー
ス電極１８が形成される。次いでイオン注入法によって
上記エミッタ開口部３３よりホウ素イオンまたは二フッ
化ホウ素イオンを注入する。さらに活性化アニーリング
を行って、ベース層１１３を形成するとともに、このベ
ース層１１３と上記ベース電極１８に接続するグラフト
ベース１１４を形成する。
【００５７】次いで図１４の（６）に示すように、ＣＶ
Ｄ法によって、上記第２酸化シリコン膜３２上にエミッ
タ開口部３３を埋め込むサイドウォール用酸化シリコン
膜を形成した後、そのサイドウォール用酸化シリコン膜
をエッチバックして、上記エミッタ開口部３３の側壁に
サイドウォール２０を形成する。
Ｄ法によって、上記第２酸化シリコン膜３２上にエミッ
タ開口部３３を埋め込むサイドウォール用酸化シリコン
膜を形成した後、そのサイドウォール用酸化シリコン膜
をエッチバックして、上記エミッタ開口部３３の側壁に
サイドウォール２０を形成する。
【００５８】その後図１５の（７）に示すように、ＣＶ
Ｄ法によって、ＮＰＮトランジスタのエミッタ電極とな
るもので高濃度にＮ型不純物を含んだ多結晶シリコン膜
を形成する。続いて７００℃〜１１００℃の温度でエミ
ッタアニーリングを行う。このアニーリングによって、
上記多結晶シリコン膜中の不純物がその下層のベース層
１１３の表層に拡散してエミッタ層１１５を形成する。
次いでリソグラフィー技術によって、エミッタ電極の形
成予定領域上にレジスト膜（図示省略）を形成する。そ
してこのレジスト膜をエッチングマスクに用いて、上記
多結晶シリコン膜をエッチングし、多結晶シリコン膜か
らなるエミッタ電極１１６を形成する。その後、上記レ
ジスト膜（図示省略）を除去する。
Ｄ法によって、ＮＰＮトランジスタのエミッタ電極とな
るもので高濃度にＮ型不純物を含んだ多結晶シリコン膜
を形成する。続いて７００℃〜１１００℃の温度でエミ
ッタアニーリングを行う。このアニーリングによって、
上記多結晶シリコン膜中の不純物がその下層のベース層
１１３の表層に拡散してエミッタ層１１５を形成する。
次いでリソグラフィー技術によって、エミッタ電極の形
成予定領域上にレジスト膜（図示省略）を形成する。そ
してこのレジスト膜をエッチングマスクに用いて、上記
多結晶シリコン膜をエッチングし、多結晶シリコン膜か
らなるエミッタ電極１１６を形成する。その後、上記レ
ジスト膜（図示省略）を除去する。
【００５９】次いでリソグラフィー技術およびエッチン
グ技術を用いて、第２，第１酸化シリコン膜３２，３１
をエッチングし、第２酸化シリコン膜３２にベース電極
１８に通じるベース電極開口部４５を形成し、第２，第
１酸化シリコン膜３２，３１にＮ+ 型プラグ拡散層１７
に通じるコレクタ電極開口部４６を形成する。それとと
もに上部電極５３上に上部電極開口部５５を形成する。
その後、上記エッチングのマスクに用いたレジスト膜
（図示省略）を除去する。
グ技術を用いて、第２，第１酸化シリコン膜３２，３１
をエッチングし、第２酸化シリコン膜３２にベース電極
１８に通じるベース電極開口部４５を形成し、第２，第
１酸化シリコン膜３２，３１にＮ+ 型プラグ拡散層１７
に通じるコレクタ電極開口部４６を形成する。それとと
もに上部電極５３上に上部電極開口部５５を形成する。
その後、上記エッチングのマスクに用いたレジスト膜
（図示省略）を除去する。
【００６０】次いでスパッタリングによって、バリアメ
タルおよびアルミニウム系金属を成膜した後、通常のリ
ソグラフィー技術とエッチング技術とによってバリアメ
タルおよびアルミニウム系金属をパターニングする。そ
の結果、ベース電極１８に接続するベース金属電極２２
をベース電極開口部４５に形成し、エミッタ電極１１６
上にエミッタ金属電極２３を形成し、Ｎ+ 型プラグ拡散
層１７に接続するコレクタ金属電極２４をコレクタ電極
開口部４６に形成する。それとともにＭＩＳ容量の上部
電極５３に接続する上部金属電極５４を上部電極開口部
５５に形成する。このようにして、同一シリコン基板１
１にＮＰＮバイポーラトランジスタ１０１とＭＩＳ容量
１０２とを形成する。
タルおよびアルミニウム系金属を成膜した後、通常のリ
ソグラフィー技術とエッチング技術とによってバリアメ
タルおよびアルミニウム系金属をパターニングする。そ
の結果、ベース電極１８に接続するベース金属電極２２
をベース電極開口部４５に形成し、エミッタ電極１１６
上にエミッタ金属電極２３を形成し、Ｎ+ 型プラグ拡散
層１７に接続するコレクタ金属電極２４をコレクタ電極
開口部４６に形成する。それとともにＭＩＳ容量の上部
電極５３に接続する上部金属電極５４を上部電極開口部
５５に形成する。このようにして、同一シリコン基板１
１にＮＰＮバイポーラトランジスタ１０１とＭＩＳ容量
１０２とを形成する。
【００６１】上記比較例の製造方法では、ＭＩＳ容量１
０２の誘電体膜５２を形成するのに、第１酸化シリコン
膜３１に容量開口部３６を形成するためのリソグラフィ
ー工程とエッチング工程、誘電体膜５２を形成するため
の成膜工程、誘電体膜５２をパターニングするためのリ
ソグラフィー工程とエッチング工程が、バイポーラトラ
ンジスタプロセスに対して追加する必要がある。すなわ
ち、２回のリソグラフィー工程と１回の成膜工程と２回
のエッチング工程の追加が必要になる。
０２の誘電体膜５２を形成するのに、第１酸化シリコン
膜３１に容量開口部３６を形成するためのリソグラフィ
ー工程とエッチング工程、誘電体膜５２を形成するため
の成膜工程、誘電体膜５２をパターニングするためのリ
ソグラフィー工程とエッチング工程が、バイポーラトラ
ンジスタプロセスに対して追加する必要がある。すなわ
ち、２回のリソグラフィー工程と１回の成膜工程と２回
のエッチング工程の追加が必要になる。
【００６２】したがって、上記図２〜図１１によって説
明した本発明の製造方法の方が、ダブルポリシリコン構
造のバイポーラトランジスタの製造プロセスを用いて同
一シリコン基板１１にＭＩＳ容量１０２を形成する製造
方法よりも追加プロセスが少ない。よって本発明の製造
方法では、シリコンゲルマニウム混晶をベース層１９と
して高性能ナローベース型ヘテロ接合のＮＰＮバイポー
ラトランジスタ１とともにＭＩＳ容量２を同一シリコン
基板１１上に形成した高性能ＬＳＩを、最低限の工程追
加で実現することが可能になる。
明した本発明の製造方法の方が、ダブルポリシリコン構
造のバイポーラトランジスタの製造プロセスを用いて同
一シリコン基板１１にＭＩＳ容量１０２を形成する製造
方法よりも追加プロセスが少ない。よって本発明の製造
方法では、シリコンゲルマニウム混晶をベース層１９と
して高性能ナローベース型ヘテロ接合のＮＰＮバイポー
ラトランジスタ１とともにＭＩＳ容量２を同一シリコン
基板１１上に形成した高性能ＬＳＩを、最低限の工程追
加で実現することが可能になる。
【００６３】次に本発明の第２実施形態の一例を、図１
６〜図１９の製造工程図によって説明する。図では、前
記第１実施形態と同様に一例として、ナローベース型ヘ
テロ接合バイポーラトランジスタの工程にしたがって、
ＭＩＳ容量を形成する製造工程を示す。なお、前記第１
実施形態で説明したのと同様のプロセスは簡略に説明す
る。したがって、そのプロセスの詳細に関しては前記第
１実施形態の説明を参照していただきたい。
６〜図１９の製造工程図によって説明する。図では、前
記第１実施形態と同様に一例として、ナローベース型ヘ
テロ接合バイポーラトランジスタの工程にしたがって、
ＭＩＳ容量を形成する製造工程を示す。なお、前記第１
実施形態で説明したのと同様のプロセスは簡略に説明す
る。したがって、そのプロセスの詳細に関しては前記第
１実施形態の説明を参照していただきたい。
【００６４】前記図２の（１），（２）および図３の
（３）によって説明したのと同様にして、図１６の
（１）に示すように、シリコン基板１１のバイポーラト
ランジスタの形成予定領域にＮ+ 型埋め込み層１２を形
成する。さらにエピタキシャル成長法によって、シリコ
ン基板１１上の全面にＮ型のエピタキシャル層１３を形
成する。このようにして、半導体基板１０を構成する。
なお、上記エピタキシャル成長時には、上記Ｎ+ 型埋め
込み層１２はエピタキシャル層１３の下層に拡散する。
次いでＬＯＣＯＳ法のバッファー層となる酸化シリコン
膜７３を形成し、さらにＬＰ−ＣＶＤ法によって、ＬＯ
ＣＯＳ法のマスクとなる窒化シリコン膜７４を形成す
る。
（３）によって説明したのと同様にして、図１６の
（１）に示すように、シリコン基板１１のバイポーラト
ランジスタの形成予定領域にＮ+ 型埋め込み層１２を形
成する。さらにエピタキシャル成長法によって、シリコ
ン基板１１上の全面にＮ型のエピタキシャル層１３を形
成する。このようにして、半導体基板１０を構成する。
なお、上記エピタキシャル成長時には、上記Ｎ+ 型埋め
込み層１２はエピタキシャル層１３の下層に拡散する。
次いでＬＯＣＯＳ法のバッファー層となる酸化シリコン
膜７３を形成し、さらにＬＰ−ＣＶＤ法によって、ＬＯ
ＣＯＳ法のマスクとなる窒化シリコン膜７４を形成す
る。
【００６５】続いて図１６の（２）に示すように、リソ
グラフィー技術によって、バイポーラトランジスタの形
成予定領域における窒化シリコン膜７４上にレジスト膜
１２１を形成する。続いてレジスト膜１２１をエッチン
グマスクに用いて上記窒化シリコン膜７４、酸化シリコ
ン膜７３およびエピタキシャル層１３をエッチングす
る。上記エピタキシャル層１３のエッチング量は、ＬＯ
ＣＯＳ法により素子分離酸化膜を形成した後に表面が平
坦になるように、素子分離酸化膜厚のおよそ１／２とす
るのが好ましい。
グラフィー技術によって、バイポーラトランジスタの形
成予定領域における窒化シリコン膜７４上にレジスト膜
１２１を形成する。続いてレジスト膜１２１をエッチン
グマスクに用いて上記窒化シリコン膜７４、酸化シリコ
ン膜７３およびエピタキシャル層１３をエッチングす
る。上記エピタキシャル層１３のエッチング量は、ＬＯ
ＣＯＳ法により素子分離酸化膜を形成した後に表面が平
坦になるように、素子分離酸化膜厚のおよそ１／２とす
るのが好ましい。
【００６６】その後、上記レジスト膜１２１を除去す
る。そして図１７の（３）に示すように、ＬＯＣＯＳ法
を１０００℃〜１０５０℃にて２時間〜６時間のスチー
ム酸化によって行い、エピタキシャル層１３に素子分離
酸化膜１４を形成する。この素子分離酸化膜１４の膜厚
は、例えば０．４μｍ〜１．５μｍの範囲で上記エピタ
キシャル層１３をエッチングした深さのおよそ２倍とな
る厚さにする。次いで上記窒化シリコン膜７４〔前記図
１６の（２）を参照〕を熱リン酸を用いたウエットエッ
チングによって除去する。したがって、素子分離酸化膜
１４はＭＩＳ容量の形成予定領域にも形成されることに
なる。
る。そして図１７の（３）に示すように、ＬＯＣＯＳ法
を１０００℃〜１０５０℃にて２時間〜６時間のスチー
ム酸化によって行い、エピタキシャル層１３に素子分離
酸化膜１４を形成する。この素子分離酸化膜１４の膜厚
は、例えば０．４μｍ〜１．５μｍの範囲で上記エピタ
キシャル層１３をエッチングした深さのおよそ２倍とな
る厚さにする。次いで上記窒化シリコン膜７４〔前記図
１６の（２）を参照〕を熱リン酸を用いたウエットエッ
チングによって除去する。したがって、素子分離酸化膜
１４はＭＩＳ容量の形成予定領域にも形成されることに
なる。
【００６７】次いで図１７の（４）に示すように、リソ
グラフィー技術によって、レジスト膜７７を形成し、Ｎ
+ 型プラグ拡散層を形成する領域上のレジスト膜７７に
窓７８を開口する。このレジスト膜７７をイオン注入マ
スクに用いて、ＮＰＮバイポーラトランジスタのコレク
タ取り出し領域となるＮ+ 型プラグ拡散層を形成するた
めにリンイオン（Ｐ+ ）をイオン注入する。このイオン
注入条件は前記４の（６）によって説明したのと同様で
ある。
グラフィー技術によって、レジスト膜７７を形成し、Ｎ
+ 型プラグ拡散層を形成する領域上のレジスト膜７７に
窓７８を開口する。このレジスト膜７７をイオン注入マ
スクに用いて、ＮＰＮバイポーラトランジスタのコレク
タ取り出し領域となるＮ+ 型プラグ拡散層を形成するた
めにリンイオン（Ｐ+ ）をイオン注入する。このイオン
注入条件は前記４の（６）によって説明したのと同様で
ある。
【００６８】その後、上記レジスト膜７７を除去する。
続いて前記図５の（７）〜図６の（１０）によって説明
したのと同様にして、図１８の（５）に示すように、平
坦化のための酸化シリコン膜（図示省略）を形成した
後、アニーリングを行って、ＮＰＮトランジスタのコレ
クタ取り出し領域となるＮ+ 型プラグ拡散層１７を形成
する。次いで上記酸化シリコン膜（図示省略）上にレジ
スト膜（図示省略）を形成した後、このレジスト膜、酸
化シリコン膜等をエッチバックして、ＬＯＣＯＳ法によ
って発生したバーズヘッドを平坦化する。
続いて前記図５の（７）〜図６の（１０）によって説明
したのと同様にして、図１８の（５）に示すように、平
坦化のための酸化シリコン膜（図示省略）を形成した
後、アニーリングを行って、ＮＰＮトランジスタのコレ
クタ取り出し領域となるＮ+ 型プラグ拡散層１７を形成
する。次いで上記酸化シリコン膜（図示省略）上にレジ
スト膜（図示省略）を形成した後、このレジスト膜、酸
化シリコン膜等をエッチバックして、ＬＯＣＯＳ法によ
って発生したバーズヘッドを平坦化する。
【００６９】次いで９００℃の酸化法によって、エピタ
キシャル層１３の表面に１０ｎｍ〜３０ｎｍ程度の厚さ
の酸化シリコン膜（図示省略）を形成する。さらに選択
的にＰ型不純物（例えばホウ素イオン）をイオン注入す
ることで、素子分離酸化膜１４の下部のエピタキシャル
層１３にＰ+ 型素子分離拡散層１５を形成する。
キシャル層１３の表面に１０ｎｍ〜３０ｎｍ程度の厚さ
の酸化シリコン膜（図示省略）を形成する。さらに選択
的にＰ型不純物（例えばホウ素イオン）をイオン注入す
ることで、素子分離酸化膜１４の下部のエピタキシャル
層１３にＰ+ 型素子分離拡散層１５を形成する。
【００７０】次いでＣＶＤ法によって、エピタキシャル
層１３上側の全面に第１酸化シリコン膜３１を例えば５
０ｎｍ〜３００ｎｍの厚さに形成する。さらにＣＶＤ法
によって、上記第１酸化シリコン膜３１上に多結晶シリ
コン膜４１を例えば２００ｎｍ〜３００ｎｍの厚さに形
成する。その後、イオン注入法によって、上記多結晶シ
リコン膜４１の全面に二フッ化ホウ素（ＢＦ2 ）をイオ
ン注入する。このイオン注入条件としては、例えば、加
速エネルギーを２０ｋｅＶ〜１００ｋｅＶ、ドーズ量を
１×１０14個／ｃｍ2 〜１×１０16個／ｃｍ2 に設定す
る。
層１３上側の全面に第１酸化シリコン膜３１を例えば５
０ｎｍ〜３００ｎｍの厚さに形成する。さらにＣＶＤ法
によって、上記第１酸化シリコン膜３１上に多結晶シリ
コン膜４１を例えば２００ｎｍ〜３００ｎｍの厚さに形
成する。その後、イオン注入法によって、上記多結晶シ
リコン膜４１の全面に二フッ化ホウ素（ＢＦ2 ）をイオ
ン注入する。このイオン注入条件としては、例えば、加
速エネルギーを２０ｋｅＶ〜１００ｋｅＶ、ドーズ量を
１×１０14個／ｃｍ2 〜１×１０16個／ｃｍ2 に設定す
る。
【００７１】次いで図１８の（６）に示すように、リソ
グラフィー技術によって、ベース電極を形成するのに必
要な領域上およびＭＩＳ容量の形成予定領域上にレジス
ト膜８５を形成する。このレジスト膜８５をエッチング
マスクに用いたＲＩＥによって上記多結晶シリコン膜４
１をパターニングし、ベース電極を形成するのに必要な
領域上に上記多結晶シリコン膜４１を残すとともに、Ｍ
ＩＳ容量の形成予定領域に下部電極５６を形成する。
グラフィー技術によって、ベース電極を形成するのに必
要な領域上およびＭＩＳ容量の形成予定領域上にレジス
ト膜８５を形成する。このレジスト膜８５をエッチング
マスクに用いたＲＩＥによって上記多結晶シリコン膜４
１をパターニングし、ベース電極を形成するのに必要な
領域上に上記多結晶シリコン膜４１を残すとともに、Ｍ
ＩＳ容量の形成予定領域に下部電極５６を形成する。
【００７２】その後、上記レジスト膜８５を除去する。
続いて図１９の（７）に示すように、ＣＶＤ法によっ
て、上記パターニングした多結晶シリコン膜４１および
下部電極５６を覆う状態に、上記第１酸化シリコン膜３
１上に第２酸化シリコン膜３２を形成する。さらにＣＶ
Ｄ法によって上記第２酸化シリコン膜３２上に窒化シリ
コン膜８６を形成する。次いでリソグラフィー技術によ
って、上記窒化シリコン膜８６上にレジスト膜８７を形
成し、ベース領域（真性ベース領域）を形成する領域上
のレジスト膜８７に窓８８を開口する。
続いて図１９の（７）に示すように、ＣＶＤ法によっ
て、上記パターニングした多結晶シリコン膜４１および
下部電極５６を覆う状態に、上記第１酸化シリコン膜３
１上に第２酸化シリコン膜３２を形成する。さらにＣＶ
Ｄ法によって上記第２酸化シリコン膜３２上に窒化シリ
コン膜８６を形成する。次いでリソグラフィー技術によ
って、上記窒化シリコン膜８６上にレジスト膜８７を形
成し、ベース領域（真性ベース領域）を形成する領域上
のレジスト膜８７に窓８８を開口する。
【００７３】以下、前記図８（１３）〜図１１の（２
０）で説明した工程と同様の工程を行えばよい。その結
果、図１９の（８）に示すように、窒化シリコン膜８６
〔前記図１９の（７）参照〕、第２酸化シリコン膜３
２、多結晶シリコン膜４１にエミッタ開口部３３を形成
する。そして多結晶シリコン膜４１からなるベース電極
１８を形成する。その後、上記レジスト膜８７〔前記図
１９の（７）参照〕を除去する。続いて上記エミッタ開
口部３３の側壁に窒化シリコンサイドウォール（図示省
略）を形成する。この窒化シリコンサイドウォールと上
記窒化シリコン膜とをマスクに用いて、第１酸化シリコ
ン膜３１をフッ酸によりエッチングする。そのときのオ
ーバエッチングによって第１酸化シリコン膜３１にサイ
ドエッチングを行い、上記エミッタ開口部３３よりも大
きな径を有するベース開口部３４を形成する。なお、こ
のエッチングでは上記多結晶シリコン膜４１もエッチン
グマスクになる。そして上記エッチングによって多結晶
シリコン膜４１からなるベース電極１８が形成される。
次いでベース開口部３４のＮ型コレクタ層１６上にＰ型
のシリコンゲルマニウム混晶からなるベース層１９を形
成する。
０）で説明した工程と同様の工程を行えばよい。その結
果、図１９の（８）に示すように、窒化シリコン膜８６
〔前記図１９の（７）参照〕、第２酸化シリコン膜３
２、多結晶シリコン膜４１にエミッタ開口部３３を形成
する。そして多結晶シリコン膜４１からなるベース電極
１８を形成する。その後、上記レジスト膜８７〔前記図
１９の（７）参照〕を除去する。続いて上記エミッタ開
口部３３の側壁に窒化シリコンサイドウォール（図示省
略）を形成する。この窒化シリコンサイドウォールと上
記窒化シリコン膜とをマスクに用いて、第１酸化シリコ
ン膜３１をフッ酸によりエッチングする。そのときのオ
ーバエッチングによって第１酸化シリコン膜３１にサイ
ドエッチングを行い、上記エミッタ開口部３３よりも大
きな径を有するベース開口部３４を形成する。なお、こ
のエッチングでは上記多結晶シリコン膜４１もエッチン
グマスクになる。そして上記エッチングによって多結晶
シリコン膜４１からなるベース電極１８が形成される。
次いでベース開口部３４のＮ型コレクタ層１６上にＰ型
のシリコンゲルマニウム混晶からなるベース層１９を形
成する。
【００７４】その後エミッタ開口部３３側壁、ベース層
１９上および第２酸化シリコン膜３２上に、第３酸化シ
リコン膜３５を形成する。そして第３，第２酸化シリコ
ン膜３５，３２の上記下部電極５６上に容量開口部３６
を形成する。次いで窒化シリコン膜３７を形成し、さら
に多結晶シリコン膜３８を形成する。続いてエミッタ開
口部３３の側壁に多結晶シリコン膜３８、窒化シリコン
膜３７および第３酸化シリコン膜３５からなるサイドウ
ォール２０を形成するとともに、容量開口部３６に窒化
シリコン膜３７からなる容量の誘電体膜５２を形成す
る。そしてこの誘電体膜５２上にはパターニングされた
多結晶シリコン膜３８が載る。
１９上および第２酸化シリコン膜３２上に、第３酸化シ
リコン膜３５を形成する。そして第３，第２酸化シリコ
ン膜３５，３２の上記下部電極５６上に容量開口部３６
を形成する。次いで窒化シリコン膜３７を形成し、さら
に多結晶シリコン膜３８を形成する。続いてエミッタ開
口部３３の側壁に多結晶シリコン膜３８、窒化シリコン
膜３７および第３酸化シリコン膜３５からなるサイドウ
ォール２０を形成するとともに、容量開口部３６に窒化
シリコン膜３７からなる容量の誘電体膜５２を形成す
る。そしてこの誘電体膜５２上にはパターニングされた
多結晶シリコン膜３８が載る。
【００７５】その後エミッタ開口部３３に多結晶シリコ
ン膜からなるＮ+ 型のエミッタ層２１を形成するととも
に容量の形成予定領域にこのエミッタ層２１と同一層の
多結晶シリコン膜で上部電極５３を形成する。次いで第
２，第１酸化シリコン膜３２，３１をエッチングし、第
２酸化シリコン膜３２にベース電極１８に通じるベース
電極開口部４５を形成するとともに第２，第１酸化シリ
コン膜３２，３１にＮ+ 型プラグ拡散層１７に通じるコ
レクタ電極開口部４６を形成する。
ン膜からなるＮ+ 型のエミッタ層２１を形成するととも
に容量の形成予定領域にこのエミッタ層２１と同一層の
多結晶シリコン膜で上部電極５３を形成する。次いで第
２，第１酸化シリコン膜３２，３１をエッチングし、第
２酸化シリコン膜３２にベース電極１８に通じるベース
電極開口部４５を形成するとともに第２，第１酸化シリ
コン膜３２，３１にＮ+ 型プラグ拡散層１７に通じるコ
レクタ電極開口部４６を形成する。
【００７６】その後バリアメタルおよびアルミニウム系
金属を成膜した後、それらをパターニングして、ベース
電極１８に接続するベース金属電極２２をベース電極開
口部４５に形成し、エミッタ層２１上にエミッタ金属電
極２３を形成し、Ｎ+ 型プラグ拡散層１７に接続するコ
レクタ金属電極２４をコレクタ電極開口部４６に形成す
る。それとともにＭＩＳ容量の上部電極５３上に上部金
属電極５４を形成する。上記のようにして、同一のシリ
コン基板１１に、ナローベース型ヘテロ接合バイポーラ
トランジスタ構成のＮＰＮバイポーラトランジスタ３と
ともにＭＩＳ容量４を形成する。
金属を成膜した後、それらをパターニングして、ベース
電極１８に接続するベース金属電極２２をベース電極開
口部４５に形成し、エミッタ層２１上にエミッタ金属電
極２３を形成し、Ｎ+ 型プラグ拡散層１７に接続するコ
レクタ金属電極２４をコレクタ電極開口部４６に形成す
る。それとともにＭＩＳ容量の上部電極５３上に上部金
属電極５４を形成する。上記のようにして、同一のシリ
コン基板１１に、ナローベース型ヘテロ接合バイポーラ
トランジスタ構成のＮＰＮバイポーラトランジスタ３と
ともにＭＩＳ容量４を形成する。
【００７７】上記第２実施形態の製造方法では、ベース
層１９に接続するベース電極１８とベース層１９上に形
成するエミッタ層２１とを分離するサイドウォール２０
を形成する際に、このサイドウォール２０を構成する窒
化シリコン膜３７と同一層の膜で上記誘電体膜５２を形
成することから、従来技術のように別工程で容量の誘電
体膜を成膜する必要がない。また上記製造方法において
は、ベース電極１８を構成する多結晶シリコン膜４１と
同一層の膜でＭＩＳ容量４の下部電極５６を形成するこ
とから、別工程で容量の下部電極を形成する必要がな
い。またエミッタ層２１を構成する多結晶シリコン膜と
同一層の膜でＭＩＳ容量４の上部電極５３を形成するこ
とから、別工程で容量の上部電極を形成する必要がな
い。
層１９に接続するベース電極１８とベース層１９上に形
成するエミッタ層２１とを分離するサイドウォール２０
を形成する際に、このサイドウォール２０を構成する窒
化シリコン膜３７と同一層の膜で上記誘電体膜５２を形
成することから、従来技術のように別工程で容量の誘電
体膜を成膜する必要がない。また上記製造方法において
は、ベース電極１８を構成する多結晶シリコン膜４１と
同一層の膜でＭＩＳ容量４の下部電極５６を形成するこ
とから、別工程で容量の下部電極を形成する必要がな
い。またエミッタ層２１を構成する多結晶シリコン膜と
同一層の膜でＭＩＳ容量４の上部電極５３を形成するこ
とから、別工程で容量の上部電極を形成する必要がな
い。
【００７８】そのため、上記各工程によって、ＮＰＮバ
イポーラトランジスタ３のプロセスに２回のリソグラフ
ィー工程と１回のエッチング工程、具体的には容量開口
部３６を形成するためのリソグラフィー工程とエッチン
グ工程および誘電体膜５２をパターニングするためのリ
ソグラフィー工程を付加するだけで、シリコンゲルマニ
ウム混晶からなるベース層１９を有するナローベース型
ヘテロ接合のＮＰＮバイポーラトランジスタ３とともに
ＭＩＳ容量４を同一シリコン基板１１に形成することが
可能になる。よって、上記ＮＰＮバイポーラトランジス
タ３とＭＩＳ容量４とからなる高性能ＬＳＩを、最低限
の工程追加で実現することが可能になる。
イポーラトランジスタ３のプロセスに２回のリソグラフ
ィー工程と１回のエッチング工程、具体的には容量開口
部３６を形成するためのリソグラフィー工程とエッチン
グ工程および誘電体膜５２をパターニングするためのリ
ソグラフィー工程を付加するだけで、シリコンゲルマニ
ウム混晶からなるベース層１９を有するナローベース型
ヘテロ接合のＮＰＮバイポーラトランジスタ３とともに
ＭＩＳ容量４を同一シリコン基板１１に形成することが
可能になる。よって、上記ＮＰＮバイポーラトランジス
タ３とＭＩＳ容量４とからなる高性能ＬＳＩを、最低限
の工程追加で実現することが可能になる。
【００７９】次に、本発明の半導体装置の製造方法に係
わる第３実施形態の一例を、図２０〜図２５の製造工程
図によって説明する。そして図２０〜図２５では、上記
図２〜図１１で説明した構成部品と同様のものには同一
符号を付す。
わる第３実施形態の一例を、図２０〜図２５の製造工程
図によって説明する。そして図２０〜図２５では、上記
図２〜図１１で説明した構成部品と同様のものには同一
符号を付す。
【００８０】まず、前記図２の（１）〜図６の（９）に
よって説明した工程と同様の工程を行って、図２０の
（１）に示すように、シリコン基板１１にＮ+ 型埋め込
み層１２を形成し、このシリコン基板１１上にＮ型のエ
ピタキシャル層１３を形成する。続いてエピタキシャル
層１３に素子分離酸化膜１４を形成する。そしてバイポ
ーラトランジスタの形成予定領域のエピタキシャル層１
３をＮ型コレクタ層１６とする。次にイオン注入によっ
て、バイポーラトランジスタの形成予定領域のエピタキ
シャル層１３にＮ+ 型埋め込み層１２に接続するＮ+ 型
プラグ拡散層１７を形成するとともに、ＭＩＳ容量の形
成予定領域の上記エピタキシャル層１３にＮ+ 型拡散層
５１を形成する。さらにイオン注入により、素子分離酸
化膜１４の下部にＰ+ 型素子分離拡散層１５を形成す
る。なお、エピタキシャル層１３の表面には、前記図５
の（８）によって説明した酸化シリコン膜８２が形成さ
れているがここでの図示は省略する。
よって説明した工程と同様の工程を行って、図２０の
（１）に示すように、シリコン基板１１にＮ+ 型埋め込
み層１２を形成し、このシリコン基板１１上にＮ型のエ
ピタキシャル層１３を形成する。続いてエピタキシャル
層１３に素子分離酸化膜１４を形成する。そしてバイポ
ーラトランジスタの形成予定領域のエピタキシャル層１
３をＮ型コレクタ層１６とする。次にイオン注入によっ
て、バイポーラトランジスタの形成予定領域のエピタキ
シャル層１３にＮ+ 型埋め込み層１２に接続するＮ+ 型
プラグ拡散層１７を形成するとともに、ＭＩＳ容量の形
成予定領域の上記エピタキシャル層１３にＮ+ 型拡散層
５１を形成する。さらにイオン注入により、素子分離酸
化膜１４の下部にＰ+ 型素子分離拡散層１５を形成す
る。なお、エピタキシャル層１３の表面には、前記図５
の（８）によって説明した酸化シリコン膜８２が形成さ
れているがここでの図示は省略する。
【００８１】次いで図２０の（２）に示すように、エピ
タキシャル層１３上に第１酸化シリコン膜３１を例えば
５０ｎｍ〜３００ｎｍの厚さに形成する。続いてリソグ
ラフィー技術とエッチング（例えばＲＩＥ）とによっ
て、上記Ｎ型コレクタ層１６上の第１酸化シリコン膜３
１にベース開口部３４を形成する。その後、リソグラフ
ィー技術で形成したレジストマスクを除去する。次いで
ＣＶＤ法によってベース開口部３４の内部および上記第
１酸化シリコン膜３１上に多結晶シリコン膜４１を例え
ば１００ｎｍ〜３００ｎｍの厚さに形成する。続いて多
結晶シリコン膜４１の全面にＰ型不純物である例えば二
フッ化ホウ素イオンをイオン注入する。このイオン注入
条件としては、例えば、加速エネルギーを２０ｋｅＶ〜
１００ｋｅＶ、ドーズ量を１×１０14個／ｃｍ2 〜１×
１０16個／ｃｍ2 に設定する。
タキシャル層１３上に第１酸化シリコン膜３１を例えば
５０ｎｍ〜３００ｎｍの厚さに形成する。続いてリソグ
ラフィー技術とエッチング（例えばＲＩＥ）とによっ
て、上記Ｎ型コレクタ層１６上の第１酸化シリコン膜３
１にベース開口部３４を形成する。その後、リソグラフ
ィー技術で形成したレジストマスクを除去する。次いで
ＣＶＤ法によってベース開口部３４の内部および上記第
１酸化シリコン膜３１上に多結晶シリコン膜４１を例え
ば１００ｎｍ〜３００ｎｍの厚さに形成する。続いて多
結晶シリコン膜４１の全面にＰ型不純物である例えば二
フッ化ホウ素イオンをイオン注入する。このイオン注入
条件としては、例えば、加速エネルギーを２０ｋｅＶ〜
１００ｋｅＶ、ドーズ量を１×１０14個／ｃｍ2 〜１×
１０16個／ｃｍ2 に設定する。
【００８２】さらに図２１の（３）に示すように、リソ
グラフィー技術によって、ベース電極を形成するのに必
要な領域上にレジスト膜８５を形成する。このレジスト
膜８５をエッチングマスクに用いたＲＩＥによって上記
多結晶シリコン膜４１をパターニングし、ベース電極を
形成するのに必要な領域上に上記多結晶シリコン膜４１
を残す。
グラフィー技術によって、ベース電極を形成するのに必
要な領域上にレジスト膜８５を形成する。このレジスト
膜８５をエッチングマスクに用いたＲＩＥによって上記
多結晶シリコン膜４１をパターニングし、ベース電極を
形成するのに必要な領域上に上記多結晶シリコン膜４１
を残す。
【００８３】次いで図２１の（４）に示すように、ＣＶ
Ｄ法によって、上記パターニングした多結晶シリコン膜
４１を覆う状態に、上記第１酸化シリコン膜３１上に第
２酸化シリコン膜３２を形成する。さらにＣＶＤ法によ
って上記第２酸化シリコン膜３２上に窒化シリコン膜８
６を形成する。次いでリソグラフィー技術によって、上
記窒化シリコン膜８６上にレジスト膜８７を形成し、ベ
ース領域（真性ベース領域）を形成する領域上のレジス
ト膜８７に窓８８を開口する。続いて上記レジスト膜８
７をマスクにして窒化シリコン膜８６、第２酸化シリコ
ン膜３２、多結晶シリコン膜４１をエッチング（例えば
ＲＩＥによる）して開口部１３１を形成する。以降、上
記多結晶シリコン膜４１をベース電極１８という。
Ｄ法によって、上記パターニングした多結晶シリコン膜
４１を覆う状態に、上記第１酸化シリコン膜３１上に第
２酸化シリコン膜３２を形成する。さらにＣＶＤ法によ
って上記第２酸化シリコン膜３２上に窒化シリコン膜８
６を形成する。次いでリソグラフィー技術によって、上
記窒化シリコン膜８６上にレジスト膜８７を形成し、ベ
ース領域（真性ベース領域）を形成する領域上のレジス
ト膜８７に窓８８を開口する。続いて上記レジスト膜８
７をマスクにして窒化シリコン膜８６、第２酸化シリコ
ン膜３２、多結晶シリコン膜４１をエッチング（例えば
ＲＩＥによる）して開口部１３１を形成する。以降、上
記多結晶シリコン膜４１をベース電極１８という。
【００８４】その後、上記レジスト膜８７〔前記図２１
の（４）を参照〕を除去する。次いで図２２の（５）に
示すように、上記開口部１３１の底部におけるＮ型コレ
クタ層１６の表面に薄い酸化膜１３２を例えば酸化によ
って１０ｎｍ〜３０ｎｍの厚さに形成する。ここでは図
示を省略するが、このとき上記ベース電極１８の露出面
も酸化される。続いてイオン注入法によって、上記開口
部１３１よりＮ型コレクタ層１６の上層にリンクベース
層を形成するためのＰ型の不純物をイオン注入する。こ
のイオン注入条件としては、Ｐ型の不純物に二フッ化ホ
ウ素イオン（ＢＦ2 + ）を用い、打ち込みエネルギーを
１０ｋｅＶ〜４０ｋｅＶ程度に設定し、ドーズ量を１×
１０12個／ｃｍ2 〜１×１０14個／ｃｍ2 程度に設定し
た。なお、次図以降、上記薄い酸化膜１３２の図示は拡
大図を除いて省略する。次いで、リソグラフィー技術に
よって、上記窒化シリコン膜８６上にレジスト膜８９を
形成し、ＭＩＳ容量が形成される領域上のレジスト膜８
９に窓９０を形成する。
の（４）を参照〕を除去する。次いで図２２の（５）に
示すように、上記開口部１３１の底部におけるＮ型コレ
クタ層１６の表面に薄い酸化膜１３２を例えば酸化によ
って１０ｎｍ〜３０ｎｍの厚さに形成する。ここでは図
示を省略するが、このとき上記ベース電極１８の露出面
も酸化される。続いてイオン注入法によって、上記開口
部１３１よりＮ型コレクタ層１６の上層にリンクベース
層を形成するためのＰ型の不純物をイオン注入する。こ
のイオン注入条件としては、Ｐ型の不純物に二フッ化ホ
ウ素イオン（ＢＦ2 + ）を用い、打ち込みエネルギーを
１０ｋｅＶ〜４０ｋｅＶ程度に設定し、ドーズ量を１×
１０12個／ｃｍ2 〜１×１０14個／ｃｍ2 程度に設定し
た。なお、次図以降、上記薄い酸化膜１３２の図示は拡
大図を除いて省略する。次いで、リソグラフィー技術に
よって、上記窒化シリコン膜８６上にレジスト膜８９を
形成し、ＭＩＳ容量が形成される領域上のレジスト膜８
９に窓９０を形成する。
【００８５】続いて上記レジスト膜８９をエッチングマ
スクに用いて、窒化シリコン膜８６、第２，第１酸化シ
リコン膜３２，３１をエッチングする。その結果、図２
２の（６）に示すように、窒化シリコン膜８６、第２，
第１酸化シリコン膜３２，３１に容量開口部３６を形成
する。次いで上記レジスト膜８９〔前記図２２の（５）
を参照〕を除去する。
スクに用いて、窒化シリコン膜８６、第２，第１酸化シ
リコン膜３２，３１をエッチングする。その結果、図２
２の（６）に示すように、窒化シリコン膜８６、第２，
第１酸化シリコン膜３２，３１に容量開口部３６を形成
する。次いで上記レジスト膜８９〔前記図２２の（５）
を参照〕を除去する。
【００８６】次にＣＶＤ法によって、窒化シリコン膜３
７を例えば１０ｎｍ〜２００ｎｍの厚さに形成し、さら
にＣＶＤ法によって酸化シリコン膜１３３を形成する。
その後アニーリングを行って、上記イオン注入した不純
物を拡散させて、開口部１３１の底部におけるＮ型コレ
クタ層１６の上層にリンクベース層６１を形成する。そ
れとともに、上記ベース電極１８からの不純物拡散によ
ってＰ+ 型のグラフトベース層６２を上記リンクベース
層６１に接続する状態に形成する。
７を例えば１０ｎｍ〜２００ｎｍの厚さに形成し、さら
にＣＶＤ法によって酸化シリコン膜１３３を形成する。
その後アニーリングを行って、上記イオン注入した不純
物を拡散させて、開口部１３１の底部におけるＮ型コレ
クタ層１６の上層にリンクベース層６１を形成する。そ
れとともに、上記ベース電極１８からの不純物拡散によ
ってＰ+ 型のグラフトベース層６２を上記リンクベース
層６１に接続する状態に形成する。
【００８７】続いてリソグラフィー技術によって、ＭＩ
Ｓ容量の形成予定領域上おける酸化シリコン膜１３３
上、すなわち上記容量開口部３６上にレジストパターン
３９を形成する。その後上記レジストパターン３９をエ
ッチングマスクに用いて、酸化シリコン膜１３３と窒化
シリコン膜３７とを異方性エッチングする。
Ｓ容量の形成予定領域上おける酸化シリコン膜１３３
上、すなわち上記容量開口部３６上にレジストパターン
３９を形成する。その後上記レジストパターン３９をエ
ッチングマスクに用いて、酸化シリコン膜１３３と窒化
シリコン膜３７とを異方性エッチングする。
【００８８】その結果図２３の（７）に示すように、開
口部１３１の側壁には、酸化シリコン膜１３３、窒化シ
リコン膜３７、薄い酸化膜１３２〔図２２の（５）参
照〕とからなるサイドウォール２０が形成され、容量開
口部３６には窒化シリコン膜３７からなる容量の誘電体
膜５２が形成される。そしてこの誘電体膜５２上にはパ
ターニングされた酸化シリコン膜１３３が載っている。
上記サイドウォール２０は、上記ベース電極１８とその
後の工程で形成するエミッタ層とを分離する。その後、
上記レジストパターン３９〔前記図２２の（６）を参
照〕を除去する。
口部１３１の側壁には、酸化シリコン膜１３３、窒化シ
リコン膜３７、薄い酸化膜１３２〔図２２の（５）参
照〕とからなるサイドウォール２０が形成され、容量開
口部３６には窒化シリコン膜３７からなる容量の誘電体
膜５２が形成される。そしてこの誘電体膜５２上にはパ
ターニングされた酸化シリコン膜１３３が載っている。
上記サイドウォール２０は、上記ベース電極１８とその
後の工程で形成するエミッタ層とを分離する。その後、
上記レジストパターン３９〔前記図２２の（６）を参
照〕を除去する。
【００８９】次に図２３の（８）および図２４の（９）
のバイポーラトランジスタの拡大図に示すように、上記
サイドウォール２０、上記窒化シリコン膜８６、誘電体
膜５２等をマスクにして真性ベース層を形成する領域と
なる部分の上記リンクベース層６１をエッチング（例え
ば等方性エッチング）により除去する。したがって、サ
イドウォール２０の下部側にいわゆるアンダーカットが
形成される。なお、エッチング量はリンクベース層６１
の全域または一部とする。また等方性エッチング技術と
しては、例えば過酸化水素水とアンモニアの水溶液との
混合液を熱した、いわゆるＳＣ−１ボイル液を用いたエ
ッチングによる。または等方的なプラズマエッチングに
よる。
のバイポーラトランジスタの拡大図に示すように、上記
サイドウォール２０、上記窒化シリコン膜８６、誘電体
膜５２等をマスクにして真性ベース層を形成する領域と
なる部分の上記リンクベース層６１をエッチング（例え
ば等方性エッチング）により除去する。したがって、サ
イドウォール２０の下部側にいわゆるアンダーカットが
形成される。なお、エッチング量はリンクベース層６１
の全域または一部とする。また等方性エッチング技術と
しては、例えば過酸化水素水とアンモニアの水溶液との
混合液を熱した、いわゆるＳＣ−１ボイル液を用いたエ
ッチングによる。または等方的なプラズマエッチングに
よる。
【００９０】その後フッ酸によるウェットエッチングに
よって、上記サイドウォール２０の酸化膜１３３（２点
鎖線で示す部分）をエッチング除去する。このとき、上
記サイドウォール２０の下部における薄い酸化膜１３２
もベース電極１８方向にエッチングする。そのため、窒
化シリコン膜３７からなるサイドウォール２０は開口部
１３１内においてひさし状に張り出した状態に形成され
る。また上記ウエットエッチングでは、容量形成領域上
の酸化シリコン膜１３３（２点鎖線で示す部分）もエッ
チングされて除去される。
よって、上記サイドウォール２０の酸化膜１３３（２点
鎖線で示す部分）をエッチング除去する。このとき、上
記サイドウォール２０の下部における薄い酸化膜１３２
もベース電極１８方向にエッチングする。そのため、窒
化シリコン膜３７からなるサイドウォール２０は開口部
１３１内においてひさし状に張り出した状態に形成され
る。また上記ウエットエッチングでは、容量形成領域上
の酸化シリコン膜１３３（２点鎖線で示す部分）もエッ
チングされて除去される。
【００９１】そして図２４の（１０）および図２５の
（１１）の第１バイポーラトランジスタの拡大図に示す
ように、超高真空化学的気相成長（ＵＨＶ−ＣＶＤ）
法、減圧ＣＶＤ法等による選択エピタキシャル技術によ
って、上記リンクベース層６１および上記サイドウォー
ル２０の下部における薄い酸化膜１３２をエッチングし
た部分における上記Ｎ型コレクタ層１６上にシリコンゲ
ルマニウム（Ｓｉ1-X Ｇｅ X ）混晶からなる真性ベース
層６３を形成する。このとき、上記フッ酸によるエッチ
ングを行ってサイドウォール２０の下部における薄い酸
化膜１３２の一部分を除去していることから、上記真性
ベース層６３はベース電極１８側に入り込む状態に形成
される。
（１１）の第１バイポーラトランジスタの拡大図に示す
ように、超高真空化学的気相成長（ＵＨＶ−ＣＶＤ）
法、減圧ＣＶＤ法等による選択エピタキシャル技術によ
って、上記リンクベース層６１および上記サイドウォー
ル２０の下部における薄い酸化膜１３２をエッチングし
た部分における上記Ｎ型コレクタ層１６上にシリコンゲ
ルマニウム（Ｓｉ1-X Ｇｅ X ）混晶からなる真性ベース
層６３を形成する。このとき、上記フッ酸によるエッチ
ングを行ってサイドウォール２０の下部における薄い酸
化膜１３２の一部分を除去していることから、上記真性
ベース層６３はベース電極１８側に入り込む状態に形成
される。
【００９２】続いて図２５の（１２）に示すように、Ｃ
ＶＤ法によって、ＮＰＮトランジスタのエミッタ電極お
よびＭＩＳ容量の上部電極となるもので高濃度にＮ型不
純物を含んだ多結晶シリコン膜を形成する。その後、７
００℃〜１０００℃の温度でエミッタアニーリングを行
う。このアニーリングでは、多結晶シリコン膜から上記
真性ベース層６３の上層に高濃度にＮ型不純物を拡散さ
せてエミッタ層６４を形成する。そしてリソグラフィー
技術によって、エミッタ電極の形成予定領域上およびＭ
ＩＳ容量の上部電極の形成予定領域上にレジストマスク
（図示省略）を形成する。続いて、このレジスト膜をマ
スクに用いて上記多結晶シリコン膜をエッチングし、上
記エミッタ層６４に接続するエミッタ電極６５および上
記誘電体膜５２上に上部電極５３を形成する。その後、
リソグラフィー技術で形成したレジストマスクを除去す
る。
ＶＤ法によって、ＮＰＮトランジスタのエミッタ電極お
よびＭＩＳ容量の上部電極となるもので高濃度にＮ型不
純物を含んだ多結晶シリコン膜を形成する。その後、７
００℃〜１０００℃の温度でエミッタアニーリングを行
う。このアニーリングでは、多結晶シリコン膜から上記
真性ベース層６３の上層に高濃度にＮ型不純物を拡散さ
せてエミッタ層６４を形成する。そしてリソグラフィー
技術によって、エミッタ電極の形成予定領域上およびＭ
ＩＳ容量の上部電極の形成予定領域上にレジストマスク
（図示省略）を形成する。続いて、このレジスト膜をマ
スクに用いて上記多結晶シリコン膜をエッチングし、上
記エミッタ層６４に接続するエミッタ電極６５および上
記誘電体膜５２上に上部電極５３を形成する。その後、
リソグラフィー技術で形成したレジストマスクを除去す
る。
【００９３】そして図２６の（１３）に示すように、リ
ソグラフィー技術によって、レジスト膜１３４を窒化シ
リコン膜８６側の全面に形成した後、ベース電極１８上
およびＮ+ 型プラグ拡散層１７上のレジスト膜１３４に
窓１３５，１３６を形成する。そしてこのレジスト膜１
３４をマスクに用いて窒化シリコン膜８６、第２，第１
酸化シリコン膜３２，３１等をエッチングし、窒化シリ
コン膜８６と第２酸化シリコン膜３２とにベース電極１
８に通じるベース電極開口部４５を形成し、窒化シリコ
ン膜８６および第２，第１酸化シリコン膜３２，３１に
Ｎ+ 型プラグ拡散層１７に通じるコレクタ電極開口部４
６を形成する。その後、上記レジスト膜１３４を除去す
る。
ソグラフィー技術によって、レジスト膜１３４を窒化シ
リコン膜８６側の全面に形成した後、ベース電極１８上
およびＮ+ 型プラグ拡散層１７上のレジスト膜１３４に
窓１３５，１３６を形成する。そしてこのレジスト膜１
３４をマスクに用いて窒化シリコン膜８６、第２，第１
酸化シリコン膜３２，３１等をエッチングし、窒化シリ
コン膜８６と第２酸化シリコン膜３２とにベース電極１
８に通じるベース電極開口部４５を形成し、窒化シリコ
ン膜８６および第２，第１酸化シリコン膜３２，３１に
Ｎ+ 型プラグ拡散層１７に通じるコレクタ電極開口部４
６を形成する。その後、上記レジスト膜１３４を除去す
る。
【００９４】次いで図２６の（１４）に示すように、ス
パッタリングによって、バリアメタルおよびアルミニウ
ム系金属を成膜した後、通常のリソグラフィー技術とエ
ッチング技術とによってバリアメタルおよびアルミニウ
ム系金属をパターニングする。その結果、ベース電極開
口部４５を通してベース電極１８に接続するベース金属
電極２２を形成し、エミッタ電極６５上にエミッタ金属
電極２３を形成し、コレクタ電極開口部４６を通してＮ
+ 型プラグ拡散層１７に接続するコレクタ金属電極２４
を形成する。それとともにＭＩＳ容量の上部電極５３に
接続する上部金属電極５４を形成する。このようにし
て、同一シリコン基板１１にＮＰＮバイポーラトランジ
スタ５とＭＩＳ容量６とを形成する。
パッタリングによって、バリアメタルおよびアルミニウ
ム系金属を成膜した後、通常のリソグラフィー技術とエ
ッチング技術とによってバリアメタルおよびアルミニウ
ム系金属をパターニングする。その結果、ベース電極開
口部４５を通してベース電極１８に接続するベース金属
電極２２を形成し、エミッタ電極６５上にエミッタ金属
電極２３を形成し、コレクタ電極開口部４６を通してＮ
+ 型プラグ拡散層１７に接続するコレクタ金属電極２４
を形成する。それとともにＭＩＳ容量の上部電極５３に
接続する上部金属電極５４を形成する。このようにし
て、同一シリコン基板１１にＮＰＮバイポーラトランジ
スタ５とＭＩＳ容量６とを形成する。
【００９５】上記第３実施形態の製造方法では、Ｎ+ 型
プラグ拡散層１７と同時のイオン注入により下部電極と
なるＮ+ 型拡散層５１が形成される。また、ＮＰＮバイ
ポーラトランジスタ５のサイドウォール２０を構成する
窒化シリコン膜３７でＭＩＳ容量６の誘電体膜５２が形
成される。さらに、エミッタ電極６５と同一層の多結晶
シリコン膜で上部電極５３が形成される。
プラグ拡散層１７と同時のイオン注入により下部電極と
なるＮ+ 型拡散層５１が形成される。また、ＮＰＮバイ
ポーラトランジスタ５のサイドウォール２０を構成する
窒化シリコン膜３７でＭＩＳ容量６の誘電体膜５２が形
成される。さらに、エミッタ電極６５と同一層の多結晶
シリコン膜で上部電極５３が形成される。
【００９６】したがって、ＮＰＮバイポーラトランジス
タ５のプロセスに２回のリソグラフィー工程と１回のエ
ッチング工程、具体的には容量開口部３６を形成するた
めのリソグラフィー工程とエッチング工程、および誘電
体膜５２をパターニングするためのリソグラフィー工程
を付加するだけで、シリコンゲルマニウム混晶からなる
真性ベース層６３を有するナローベース型ヘテロ接合の
ＮＰＮバイポーラトランジスタ５とともにＭＩＳ容量６
を同一シリコン基板１１に形成することが可能になる。
よって、上記ＮＰＮバイポーラトランジスタ５とＭＩＳ
容量６とからなる高性能ＬＳＩを、最低限の工程追加で
実現することが可能になる。
タ５のプロセスに２回のリソグラフィー工程と１回のエ
ッチング工程、具体的には容量開口部３６を形成するた
めのリソグラフィー工程とエッチング工程、および誘電
体膜５２をパターニングするためのリソグラフィー工程
を付加するだけで、シリコンゲルマニウム混晶からなる
真性ベース層６３を有するナローベース型ヘテロ接合の
ＮＰＮバイポーラトランジスタ５とともにＭＩＳ容量６
を同一シリコン基板１１に形成することが可能になる。
よって、上記ＮＰＮバイポーラトランジスタ５とＭＩＳ
容量６とからなる高性能ＬＳＩを、最低限の工程追加で
実現することが可能になる。
【００９７】次に本発明の半導体装置の製造方法に係わ
る第４実施形態の一例を、図２７〜図３０の製造工程図
によって説明する。そして図２７〜図３１では、上記図
２〜図２６で説明した構成部品と同様のものには同一符
号を付す。
る第４実施形態の一例を、図２７〜図３０の製造工程図
によって説明する。そして図２７〜図３１では、上記図
２〜図２６で説明した構成部品と同様のものには同一符
号を付す。
【００９８】まず、前記図１６の（１）〜図１７の
（４）によって説明した工程と同様の工程を行って、図
２７の（１）に示すように、シリコン基板１１にのバイ
ポーラトランジスタの形成予定領域Ｎ+ 型埋め込み層１
２を形成し、さらにエピタキシャル成長法によって、こ
のシリコン基板１１上にＮ型のエピタキシャル層１３を
形成する。その際、上記Ｎ+ 型埋め込み層１２はエピタ
キシャル層１３の下層に拡散する。そしてエピタキシャ
ル層１３に素子分離酸化膜１４を形成する。この素子分
離酸化膜１４はＭＩＳ容量の形成予定領域にも形成され
る。そしてバイポーラトランジスタの形成予定領域のエ
ピタキシャル層１３をＮ型コレクタ層１６とする。な
お、エピタキシャル層１３の表面には、前記図５の
（８）によって説明した酸化シリコン膜８２が形成され
ているがここでの図示は省略する。
（４）によって説明した工程と同様の工程を行って、図
２７の（１）に示すように、シリコン基板１１にのバイ
ポーラトランジスタの形成予定領域Ｎ+ 型埋め込み層１
２を形成し、さらにエピタキシャル成長法によって、こ
のシリコン基板１１上にＮ型のエピタキシャル層１３を
形成する。その際、上記Ｎ+ 型埋め込み層１２はエピタ
キシャル層１３の下層に拡散する。そしてエピタキシャ
ル層１３に素子分離酸化膜１４を形成する。この素子分
離酸化膜１４はＭＩＳ容量の形成予定領域にも形成され
る。そしてバイポーラトランジスタの形成予定領域のエ
ピタキシャル層１３をＮ型コレクタ層１６とする。な
お、エピタキシャル層１３の表面には、前記図５の
（８）によって説明した酸化シリコン膜８２が形成され
ているがここでの図示は省略する。
【００９９】次いでイオン注入によって、バイポーラト
ランジスタの形成予定領域のエピタキシャル層１３にＮ
+ 型埋め込み層１２に接続するＮ+ 型プラグ拡散層１７
を形成する。次いでイオン注入により、素子分離酸化膜
１４の下部にＰ+ 型素子分離拡散層１５を形成する。
ランジスタの形成予定領域のエピタキシャル層１３にＮ
+ 型埋め込み層１２に接続するＮ+ 型プラグ拡散層１７
を形成する。次いでイオン注入により、素子分離酸化膜
１４の下部にＰ+ 型素子分離拡散層１５を形成する。
【０１００】次いで図２７の（２）に示すように、ＣＶ
Ｄ法によって、Ｎ型エピタキシャル層１３上側の全面に
第１酸化シリコン膜３１を例えば５０ｎｍ〜３００ｎｍ
の厚さに形成する。続いてリソグラフィー技術とエッチ
ングとによって、上記Ｎ型コレクタ層１６上の第１酸化
シリコン膜３１にベース開口部３４を形成する。その
後、リソグラフィー技術で形成したレジストマスクを除
去する。そしてＣＶＤ法によってベース開口部３４の内
部および上記第１酸化シリコン膜３１上に多結晶シリコ
ン膜４１を例えば１００ｎｍ〜３００ｎｍの厚さに形成
する。その後多結晶シリコン膜４１の全面にＰ型不純物
である例えば二フッ化ホウ素イオンをイオン注入する。
このイオン注入条件としては、例えば、加速エネルギー
を２０ｋｅＶ〜１００ｋｅＶ、ドーズ量を１×１０14個
／ｃｍ2 〜１×１０16個／ｃｍ2 に設定する。
Ｄ法によって、Ｎ型エピタキシャル層１３上側の全面に
第１酸化シリコン膜３１を例えば５０ｎｍ〜３００ｎｍ
の厚さに形成する。続いてリソグラフィー技術とエッチ
ングとによって、上記Ｎ型コレクタ層１６上の第１酸化
シリコン膜３１にベース開口部３４を形成する。その
後、リソグラフィー技術で形成したレジストマスクを除
去する。そしてＣＶＤ法によってベース開口部３４の内
部および上記第１酸化シリコン膜３１上に多結晶シリコ
ン膜４１を例えば１００ｎｍ〜３００ｎｍの厚さに形成
する。その後多結晶シリコン膜４１の全面にＰ型不純物
である例えば二フッ化ホウ素イオンをイオン注入する。
このイオン注入条件としては、例えば、加速エネルギー
を２０ｋｅＶ〜１００ｋｅＶ、ドーズ量を１×１０14個
／ｃｍ2 〜１×１０16個／ｃｍ2 に設定する。
【０１０１】さらに図２８の（３）に示すように、リソ
グラフィー技術によって、ベース電極を形成するのに必
要な領域上およびＭＩＳ容量を形成するのに必要な領域
上にレジスト膜８５を形成する。このレジスト膜８５を
エッチングマスクに用いたＲＩＥによって上記多結晶シ
リコン膜４１をパターニングし、ベース電極を形成する
のに必要な領域上に上記多結晶シリコン膜４１を残すと
ともに、ＭＩＳ容量の形成予定領域に残して多結晶シリ
コン膜４１で下部電極５６を形成する。
グラフィー技術によって、ベース電極を形成するのに必
要な領域上およびＭＩＳ容量を形成するのに必要な領域
上にレジスト膜８５を形成する。このレジスト膜８５を
エッチングマスクに用いたＲＩＥによって上記多結晶シ
リコン膜４１をパターニングし、ベース電極を形成する
のに必要な領域上に上記多結晶シリコン膜４１を残すと
ともに、ＭＩＳ容量の形成予定領域に残して多結晶シリ
コン膜４１で下部電極５６を形成する。
【０１０２】その後、上記レジスト膜８５を除去する。
次いで図２８の（４）に示すように、ＣＶＤ法によっ
て、上記パターニングした多結晶シリコン膜４１および
下部電極５６を覆う状態に、上記第１酸化シリコン膜３
１上に第２酸化シリコン膜３２を形成する。さらにＣＶ
Ｄ法によって上記第２酸化シリコン膜３２上に窒化シリ
コン膜８６を形成する。次いでリソグラフィー技術によ
って、上記窒化シリコン膜８６上にレジスト膜８７を形
成し、ベース領域（真性ベース領域）を形成する領域上
のレジスト膜８７に窓８８を開口する。続いて上記レジ
スト膜８７をマスクにして窒化シリコン膜８６、第２酸
化シリコン膜３２、多結晶シリコン膜４１をエッチング
して開口部１３１を形成する。以降、上記多結晶シリコ
ン膜４１をベース電極１８という。
次いで図２８の（４）に示すように、ＣＶＤ法によっ
て、上記パターニングした多結晶シリコン膜４１および
下部電極５６を覆う状態に、上記第１酸化シリコン膜３
１上に第２酸化シリコン膜３２を形成する。さらにＣＶ
Ｄ法によって上記第２酸化シリコン膜３２上に窒化シリ
コン膜８６を形成する。次いでリソグラフィー技術によ
って、上記窒化シリコン膜８６上にレジスト膜８７を形
成し、ベース領域（真性ベース領域）を形成する領域上
のレジスト膜８７に窓８８を開口する。続いて上記レジ
スト膜８７をマスクにして窒化シリコン膜８６、第２酸
化シリコン膜３２、多結晶シリコン膜４１をエッチング
して開口部１３１を形成する。以降、上記多結晶シリコ
ン膜４１をベース電極１８という。
【０１０３】その後上記レジスト膜８７〔前記図２８の
（４）を参照〕を除去する。次いで図２９の（５）に示
すように、上記開口部１３１の底部におけるＮ型コレク
タ層１６の表面に薄い酸化膜１３２を例えば酸化によっ
て１０ｎｍ〜３０ｎｍの厚さに形成する。このとき、上
記ベース電極１８の露出面も酸化される。続いて、イオ
ン注入法によって、上記開口部１３１よりＮ型コレクタ
層１６の上層にリンクベース層を形成するためのＰ型の
不純物をイオン注入する。このイオン注入条件として
は、Ｐ型の不純物に二フッ化ホウ素イオン（ＢＦ2 + ）
を用い、打ち込みエネルギーを１０ｋｅＶ〜４０ｋｅＶ
程度に設定し、ドーズ量を１×１０12個／ｃｍ2 〜１×
１０14個／ｃｍ2 程度に設定した。なお、次図以降、上
記薄い酸化膜１３２の図示は拡大図を除いて省略する。
次いで、リソグラフィー技術によって、上記窒化シリコ
ン膜８６上にレジスト膜８９を形成し、ＭＩＳ容量が形
成される領域上のレジスト膜８９に窓９０を形成する。
（４）を参照〕を除去する。次いで図２９の（５）に示
すように、上記開口部１３１の底部におけるＮ型コレク
タ層１６の表面に薄い酸化膜１３２を例えば酸化によっ
て１０ｎｍ〜３０ｎｍの厚さに形成する。このとき、上
記ベース電極１８の露出面も酸化される。続いて、イオ
ン注入法によって、上記開口部１３１よりＮ型コレクタ
層１６の上層にリンクベース層を形成するためのＰ型の
不純物をイオン注入する。このイオン注入条件として
は、Ｐ型の不純物に二フッ化ホウ素イオン（ＢＦ2 + ）
を用い、打ち込みエネルギーを１０ｋｅＶ〜４０ｋｅＶ
程度に設定し、ドーズ量を１×１０12個／ｃｍ2 〜１×
１０14個／ｃｍ2 程度に設定した。なお、次図以降、上
記薄い酸化膜１３２の図示は拡大図を除いて省略する。
次いで、リソグラフィー技術によって、上記窒化シリコ
ン膜８６上にレジスト膜８９を形成し、ＭＩＳ容量が形
成される領域上のレジスト膜８９に窓９０を形成する。
【０１０４】続いて上記レジスト膜８９をエッチングマ
スクに用いて、窒化シリコン膜８６、第２，第１酸化シ
リコン膜３２，３１をエッチングする。その結果、図２
９の（６）に示すように、窒化シリコン膜８６、第２酸
化シリコン膜３２に容量開口部３６を形成する。次いで
上記レジスト膜８９〔前記図２９の（５）を参照〕を除
去する。
スクに用いて、窒化シリコン膜８６、第２，第１酸化シ
リコン膜３２，３１をエッチングする。その結果、図２
９の（６）に示すように、窒化シリコン膜８６、第２酸
化シリコン膜３２に容量開口部３６を形成する。次いで
上記レジスト膜８９〔前記図２９の（５）を参照〕を除
去する。
【０１０５】そしてＣＶＤ法によって、窒化シリコン膜
３７を例えば１０ｎｍ〜２００ｎｍの厚さに形成し、さ
らにＣＶＤ法によって酸化シリコン膜１３３を形成す
る。その後アニーリングを行って、上記イオン注入した
不純物を拡散させて、開口部１３１の底部におけるＮ型
コレクタ層１６の上層にリンクベース層６１を形成す
る。それとともに、上記ベース電極１８からの不純物拡
散によってＰ+ 型のグラフトベース層６２を上記リンク
ベース層６１に接続する状態に形成する。
３７を例えば１０ｎｍ〜２００ｎｍの厚さに形成し、さ
らにＣＶＤ法によって酸化シリコン膜１３３を形成す
る。その後アニーリングを行って、上記イオン注入した
不純物を拡散させて、開口部１３１の底部におけるＮ型
コレクタ層１６の上層にリンクベース層６１を形成す
る。それとともに、上記ベース電極１８からの不純物拡
散によってＰ+ 型のグラフトベース層６２を上記リンク
ベース層６１に接続する状態に形成する。
【０１０６】続いてリソグラフィー技術によって、ＭＩ
Ｓ容量の形成予定領域上おける酸化シリコン膜１３３
上、すなわち上記容量開口部３６上にレジストパターン
３９を形成する。その後上記レジストパターン３９をエ
ッチングマスクに用いて、酸化シリコン膜１３３と窒化
シリコン膜３７とを異方性エッチングする。
Ｓ容量の形成予定領域上おける酸化シリコン膜１３３
上、すなわち上記容量開口部３６上にレジストパターン
３９を形成する。その後上記レジストパターン３９をエ
ッチングマスクに用いて、酸化シリコン膜１３３と窒化
シリコン膜３７とを異方性エッチングする。
【０１０７】以下、前記図２３（７）〜図２７の（１
４）で説明した工程と同様の工程を行う。その結果、図
３０の（７）に示すように、開口部１３１の側壁には、
酸化シリコン膜１３３、窒化シリコン膜３７、薄い酸化
膜１３２〔図２９の（５）参照〕からなるサイドウォー
ル２０を形成し、容量開口部３６には窒化シリコン膜３
７からなる容量の誘電体膜５２を形成する。そしてこの
誘電体膜５２上にはパターニングされた酸化シリコン膜
１３３が残る。その後、上記レジストパターン３９〔前
記図２２の（６）を参照〕を除去する。
４）で説明した工程と同様の工程を行う。その結果、図
３０の（７）に示すように、開口部１３１の側壁には、
酸化シリコン膜１３３、窒化シリコン膜３７、薄い酸化
膜１３２〔図２９の（５）参照〕からなるサイドウォー
ル２０を形成し、容量開口部３６には窒化シリコン膜３
７からなる容量の誘電体膜５２を形成する。そしてこの
誘電体膜５２上にはパターニングされた酸化シリコン膜
１３３が残る。その後、上記レジストパターン３９〔前
記図２２の（６）を参照〕を除去する。
【０１０８】次いで図３１の（８）および図３１の
（９）のバイポーラトランジスタ部分の拡大図に示すよ
うに、上記サイドウォール２０、上記窒化シリコン膜８
６等をマスクにして真性ベース層を形成する領域となる
部分の上記リンクベース層６１をエッチング（例えば等
方性エッチング）により除去する。したがって、サイド
ウォール２０の下部側にいわゆるアンダーカットが形成
される。さらにフッ酸によるウェットエッチングによっ
て、上記サイドウォール２０の酸化シリコン膜１３３
（図示省略）をエッチング除去する。このとき、上記サ
イドウォール２０の下部における薄い酸化膜１３２もベ
ース電極１８方向にエッチングする。そのため、窒化シ
リコン膜３７からなるサイドウォール２０は開口部１３
１内にひさし状に張り出した状態に形成される。また上
記ウエットエッチングでは、容量形成領域上の酸化シリ
コン膜１３３（図示省略）も同エッチングにより除去さ
れる。
（９）のバイポーラトランジスタ部分の拡大図に示すよ
うに、上記サイドウォール２０、上記窒化シリコン膜８
６等をマスクにして真性ベース層を形成する領域となる
部分の上記リンクベース層６１をエッチング（例えば等
方性エッチング）により除去する。したがって、サイド
ウォール２０の下部側にいわゆるアンダーカットが形成
される。さらにフッ酸によるウェットエッチングによっ
て、上記サイドウォール２０の酸化シリコン膜１３３
（図示省略）をエッチング除去する。このとき、上記サ
イドウォール２０の下部における薄い酸化膜１３２もベ
ース電極１８方向にエッチングする。そのため、窒化シ
リコン膜３７からなるサイドウォール２０は開口部１３
１内にひさし状に張り出した状態に形成される。また上
記ウエットエッチングでは、容量形成領域上の酸化シリ
コン膜１３３（図示省略）も同エッチングにより除去さ
れる。
【０１０９】そして選択エピタキシャル技術によって、
上記リンクベース層６１および上記サイドウォール２０
の下部における薄い酸化膜１３２をエッチングした部分
における上記Ｎ型コレクタ層１６上にシリコンゲルマニ
ウム（Ｓｉ1-X ＧｅX ）混晶からなる真性ベース層６３
を形成する。このとき、上記フッ酸によるエッチングを
行ってサイドウォール２０の下部における薄い酸化膜１
３２の一部分を除去していることから、上記真性ベース
層６３はベース電極１８側に入り込む状態に形成され
る。
上記リンクベース層６１および上記サイドウォール２０
の下部における薄い酸化膜１３２をエッチングした部分
における上記Ｎ型コレクタ層１６上にシリコンゲルマニ
ウム（Ｓｉ1-X ＧｅX ）混晶からなる真性ベース層６３
を形成する。このとき、上記フッ酸によるエッチングを
行ってサイドウォール２０の下部における薄い酸化膜１
３２の一部分を除去していることから、上記真性ベース
層６３はベース電極１８側に入り込む状態に形成され
る。
【０１１０】続いてＣＶＤ法によって、ＮＰＮトランジ
スタのエミッタ電極およびＭＩＳ容量の上部電極となる
もので高濃度にＮ型不純物を含んだ多結晶シリコン膜を
形成する。その後、７００℃〜１０００℃の温度でエミ
ッタアニーリングを行う。このアニーリングでは、多結
晶シリコン膜から上記真性ベース層の上層に高濃度にＮ
型不純物を拡散させてエミッタ層６４を形成する。そし
てリソグラフィー技術によって、エミッタ電極の形成予
定領域上およびＭＩＳ容量の上部電極の形成予定領域上
にレジストマスク（図示省略）を形成する。続いて、こ
のレジスト膜をマスクに用いて上記多結晶シリコン膜を
エッチングし、上記エミッタ層６４に接続するエミッタ
電極６５および上記誘電体膜５２上に上部電極５３を形
成する。その後、リソグラフィー技術で形成したレジス
トマスクを除去する。
スタのエミッタ電極およびＭＩＳ容量の上部電極となる
もので高濃度にＮ型不純物を含んだ多結晶シリコン膜を
形成する。その後、７００℃〜１０００℃の温度でエミ
ッタアニーリングを行う。このアニーリングでは、多結
晶シリコン膜から上記真性ベース層の上層に高濃度にＮ
型不純物を拡散させてエミッタ層６４を形成する。そし
てリソグラフィー技術によって、エミッタ電極の形成予
定領域上およびＭＩＳ容量の上部電極の形成予定領域上
にレジストマスク（図示省略）を形成する。続いて、こ
のレジスト膜をマスクに用いて上記多結晶シリコン膜を
エッチングし、上記エミッタ層６４に接続するエミッタ
電極６５および上記誘電体膜５２上に上部電極５３を形
成する。その後、リソグラフィー技術で形成したレジス
トマスクを除去する。
【０１１１】さらにリソグラフィー技術およびエッチン
グによって、窒化シリコン膜８６と第２酸化シリコン膜
３２とにベース電極１８に通じるベース電極開口部４５
を形成し、窒化シリコン膜８６および第２，第１酸化シ
リコン膜３２，３１にＮ+ 型プラグ拡散層１７に通じる
コレクタ電極開口部４６を形成する。その後、リソグラ
フィー技術で形成したレジストマスク（図示省略）を除
去する。
グによって、窒化シリコン膜８６と第２酸化シリコン膜
３２とにベース電極１８に通じるベース電極開口部４５
を形成し、窒化シリコン膜８６および第２，第１酸化シ
リコン膜３２，３１にＮ+ 型プラグ拡散層１７に通じる
コレクタ電極開口部４６を形成する。その後、リソグラ
フィー技術で形成したレジストマスク（図示省略）を除
去する。
【０１１２】次いでスパッタリングによって、バリアメ
タルおよびアルミニウム系金属を成膜した後、通常のリ
ソグラフィー技術とエッチング技術とによってバリアメ
タルおよびアルミニウム系金属をパターニングする。そ
の結果、ベース電極開口部４５を通してベース電極１８
に接続するベース金属電極２２を形成し、エミッタ電極
６５上にエミッタ金属電極２３を形成し、コレクタ電極
開口部４６を通してＮ + 型プラグ拡散層１７に接続する
コレクタ金属電極２４を形成する。それとともにＭＩＳ
容量の上部電極５３に接続する上部金属電極５４を形成
する。このようにして、同一シリコン基板１１にＮＰＮ
バイポーラトランジスタ７とＭＩＳ容量８とを形成す
る。
タルおよびアルミニウム系金属を成膜した後、通常のリ
ソグラフィー技術とエッチング技術とによってバリアメ
タルおよびアルミニウム系金属をパターニングする。そ
の結果、ベース電極開口部４５を通してベース電極１８
に接続するベース金属電極２２を形成し、エミッタ電極
６５上にエミッタ金属電極２３を形成し、コレクタ電極
開口部４６を通してＮ + 型プラグ拡散層１７に接続する
コレクタ金属電極２４を形成する。それとともにＭＩＳ
容量の上部電極５３に接続する上部金属電極５４を形成
する。このようにして、同一シリコン基板１１にＮＰＮ
バイポーラトランジスタ７とＭＩＳ容量８とを形成す
る。
【０１１３】上記第４実施形態の製造方法では、多結晶
シリコン膜４１でベース電極１８と同時に下部電極５６
が形成される。また、ＮＰＮバイポーラトランジスタ７
のサイドウォール２０を構成する窒化シリコン膜３７で
ＭＩＳ容量８の誘電体膜５２が形成される。さらに、エ
ミッタ電極６５と同一層の多結晶シリコン膜で上部電極
５３が形成される。
シリコン膜４１でベース電極１８と同時に下部電極５６
が形成される。また、ＮＰＮバイポーラトランジスタ７
のサイドウォール２０を構成する窒化シリコン膜３７で
ＭＩＳ容量８の誘電体膜５２が形成される。さらに、エ
ミッタ電極６５と同一層の多結晶シリコン膜で上部電極
５３が形成される。
【０１１４】したがって、ＮＰＮバイポーラトランジス
タ１のプロセスに２回のリソグラフィー工程と１回のエ
ッチング工程、具体的には容量開口部３６を形成するた
めのリソグラフィー工程とエッチング工程、および誘電
体膜５２をパターニングするためのリソグラフィー工程
を付加するだけで、シリコンゲルマニウム混晶からなる
真性ベース層６３を有するナローベース型ヘテロ接合の
ＮＰＮバイポーラトランジスタ７とともにＭＩＳ容量８
を同一シリコン基板１１に形成することが可能になる。
よって、上記ＮＰＮバイポーラトランジスタ７とＭＩＳ
容量８とからなる高性能ＬＳＩを、最低限の工程追加で
実現することが可能になる。
タ１のプロセスに２回のリソグラフィー工程と１回のエ
ッチング工程、具体的には容量開口部３６を形成するた
めのリソグラフィー工程とエッチング工程、および誘電
体膜５２をパターニングするためのリソグラフィー工程
を付加するだけで、シリコンゲルマニウム混晶からなる
真性ベース層６３を有するナローベース型ヘテロ接合の
ＮＰＮバイポーラトランジスタ７とともにＭＩＳ容量８
を同一シリコン基板１１に形成することが可能になる。
よって、上記ＮＰＮバイポーラトランジスタ７とＭＩＳ
容量８とからなる高性能ＬＳＩを、最低限の工程追加で
実現することが可能になる。
【０１１５】
【発明の効果】以上、説明したように本発明によれば、
ベース層に接続するベース電極と該ベース層上に形成す
るエミッタ層とを分離するサイドウォールを形成する際
に、このサイドウォールを構成する膜と同一層の膜でＭ
ＩＳ容量の誘電体膜を形成するので、従来技術のように
別工程で容量の誘電体膜を成膜する必要がない。また、
エミッタ層を構成する膜と同一層の膜でＭＩＳ容量の上
部電極を形成するので、別工程で容量の上部電極を形成
する必要がない。またはベース電極を構成する膜と同一
層の膜でＭＩＳ容量の下部電極を形成するので、別工程
で容量の下部電極を形成する必要がない。よって、バイ
ポーラトランジスタの工程を共用して最小限の工程増加
で同一基板にＭＩＳ容量の形成が可能になる。それによ
り、マルチメディア時代に対応した高性能ＬＳＩを安価
に供給することが可能になる。
ベース層に接続するベース電極と該ベース層上に形成す
るエミッタ層とを分離するサイドウォールを形成する際
に、このサイドウォールを構成する膜と同一層の膜でＭ
ＩＳ容量の誘電体膜を形成するので、従来技術のように
別工程で容量の誘電体膜を成膜する必要がない。また、
エミッタ層を構成する膜と同一層の膜でＭＩＳ容量の上
部電極を形成するので、別工程で容量の上部電極を形成
する必要がない。またはベース電極を構成する膜と同一
層の膜でＭＩＳ容量の下部電極を形成するので、別工程
で容量の下部電極を形成する必要がない。よって、バイ
ポーラトランジスタの工程を共用して最小限の工程増加
で同一基板にＭＩＳ容量の形成が可能になる。それによ
り、マルチメディア時代に対応した高性能ＬＳＩを安価
に供給することが可能になる。
【図１】本発明の第１実施形態の主要工程に係わる製造
工程図である。
工程図である。
【図２】第１実施形態の詳細を説明する製造工程図（そ
の１）である。
の１）である。
【図３】第１実施形態の詳細を説明する製造工程図（そ
の２）である。
の２）である。
【図４】第１実施形態の詳細を説明する製造工程図（そ
の３）である。
の３）である。
【図５】第１実施形態の詳細を説明する製造工程図（そ
の４）である。
の４）である。
【図６】第１実施形態の詳細を説明する製造工程図（そ
の５）である。
の５）である。
【図７】第１実施形態の詳細を説明する製造工程図（そ
の６）である。
の６）である。
【図８】第１実施形態の詳細を説明する製造工程図（そ
の７）である。
の７）である。
【図９】第１実施形態の詳細を説明する製造工程図（そ
の８）である。
の８）である。
【図１０】第１実施形態の詳細を説明する製造工程図
（その９）である。
（その９）である。
【図１１】第１実施形態の詳細を説明する製造工程図
（その１０）である。
（その１０）である。
【図１２】比較例を説明する製造工程図（その１）であ
る。
る。
【図１３】比較例を説明する製造工程図（その２）であ
る。
る。
【図１４】比較例を説明する製造工程図（その３）であ
る。
る。
【図１５】比較例を説明する製造工程図（その４）であ
る。
る。
【図１６】第２実施形態を説明する製造工程図（その
１）である。
１）である。
【図１７】第２実施形態を説明する製造工程図（その
２）である。
２）である。
【図１８】第２実施形態を説明する製造工程図（その
３）である。
３）である。
【図１９】第２実施形態を説明する製造工程図（その
４）である。
４）である。
【図２０】第３実施形態を説明する製造工程図（その
１）である。
１）である。
【図２１】第３実施形態を説明する製造工程図（その
２）である。
２）である。
【図２２】第３実施形態を説明する製造工程図（その
３）である。
３）である。
【図２３】第３実施形態を説明する製造工程図（その
４）である。
４）である。
【図２４】第３実施形態を説明する製造工程図（その
５）である。
５）である。
【図２５】第３実施形態を説明する製造工程図（その
６）である。
６）である。
【図２６】第３実施形態を説明する製造工程図（その
７）である。
７）である。
【図２７】第４実施形態を説明する製造工程図（その
１）である。
１）である。
【図２８】第４実施形態を説明する製造工程図（その
２）である。
２）である。
【図２９】第４実施形態を説明する製造工程図（その
３）である。
３）である。
【図３０】第４実施形態を説明する製造工程図（その
４）である。
４）である。
【図３１】第４実施形態を説明する製造工程図（その
５）である。
５）である。
【図３２】従来のヘテロ接合バイポーラトランジスタの
概略構成図である。
概略構成図である。
【図３３】従来のヘテロ接合バイポーラトランジスタの
製造工程図である。
製造工程図である。
１ ＮＰＮバイポーラトランジスタ ２ ＭＩＳ容量 １０ 半導体基板 １８ ベース電極 １９ ベー
ス層 ２０ サイドウォール ２１ エミッタ層 ５２
誘電体膜
ス層 ２０ サイドウォール ２１ エミッタ層 ５２
誘電体膜
Claims (8)
- 【請求項１】 半導体基板上にベース層を選択的にエピ
タキシャル成長して形成するバイポーラトランジスタ
と、 前記半導体基板上に誘電体膜を成膜して形成するＭＩＳ
容量とを形成する半導体装置の製造方法において、 前記ベース層に接続するベース電極と該ベース層上に形
成するエミッタ層とを分離するサイドウォールを形成す
る際に、 前記サイドウォールを構成する膜と同一層の膜で前記誘
電体膜を形成することを特徴とする半導体装置の製造方
法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記エミッタ層を構成する膜と同一層の膜で前記ＭＩＳ
容量の上部電極を形成することを特徴とする半導体装置
の製造方法。 - 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、 前記ベース電極を構成する膜と同一層の膜で前記ＭＩＳ
容量の下部電極を形成することを特徴とする半導体装置
の製造方法。 - 【請求項４】 請求項２記載の半導体装置の製造方法に
おいて、 前記ベース電極を構成する膜と同一層の膜で前記ＭＩＳ
容量の下部電極を形成することを特徴とする半導体装置
の製造方法。 - 【請求項５】 請求項１記載の半導体装置の製造方法に
おいて、 前記バイポーラトランジスタは、ベース層をシリコンゲ
ルマニウム混晶で形成してなるナローベース型ヘテロ接
合バイポーラトランジスタであることを特徴とする半導
体装置の製造方法。 - 【請求項６】 請求項２記載の半導体装置の製造方法に
おいて、 前記バイポーラトランジスタは、ベース層をシリコンゲ
ルマニウム混晶で形成してなるナローベース型ヘテロ接
合バイポーラトランジスタであることを特徴とする半導
体装置の製造方法。 - 【請求項７】 請求項３記載の半導体装置の製造方法に
おいて、 前記バイポーラトランジスタは、ベース層をシリコンゲ
ルマニウム混晶で形成してなるナローベース型ヘテロ接
合バイポーラトランジスタであることを特徴とする半導
体装置の製造方法。 - 【請求項８】 請求項４記載の半導体装置の製造方法に
おいて、 前記バイポーラトランジスタは、ベース層をシリコンゲ
ルマニウム混晶で形成してなるナローベース型ヘテロ接
合バイポーラトランジスタであることを特徴とする半導
体装置の製造方法。
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