JPH05275437A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05275437A JPH05275437A JP6612592A JP6612592A JPH05275437A JP H05275437 A JPH05275437 A JP H05275437A JP 6612592 A JP6612592 A JP 6612592A JP 6612592 A JP6612592 A JP 6612592A JP H05275437 A JPH05275437 A JP H05275437A
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- type high
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Abstract
(57)【要約】
【目的】本発明は、超高速動作するバイポーラトランジ
スタに関し、ベースのシャロー化、カーク効果の抑制、
各部の抵抗や容量の低減を実現して動作速度の高速化を
実現できるバイポーラトランジスタを提供することを目
的とする。 【構成】半導体基板１０上に形成された第１導電型低濃
度コレクタ層１４上に第１導電型高濃度コレクタ層２
４、第２導電型高濃度ベース層２６、ノンドープ半導体
層２８、高融点金属シリサイド層３０が積層されてい
る。高融点金属シリサイド層３０上には絶縁層３２が形
成され、高融点金属シリサイド層３０と絶縁層３２にノ
ンドープ半導体層２８に達する開口部が形成され、開口
部を介して第２導電型高濃度ベース層２６内に不純物を
拡散して第１導電型エミッタ層３８が形成されている。
スタに関し、ベースのシャロー化、カーク効果の抑制、
各部の抵抗や容量の低減を実現して動作速度の高速化を
実現できるバイポーラトランジスタを提供することを目
的とする。 【構成】半導体基板１０上に形成された第１導電型低濃
度コレクタ層１４上に第１導電型高濃度コレクタ層２
４、第２導電型高濃度ベース層２６、ノンドープ半導体
層２８、高融点金属シリサイド層３０が積層されてい
る。高融点金属シリサイド層３０上には絶縁層３２が形
成され、高融点金属シリサイド層３０と絶縁層３２にノ
ンドープ半導体層２８に達する開口部が形成され、開口
部を介して第２導電型高濃度ベース層２６内に不純物を
拡散して第１導電型エミッタ層３８が形成されている。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特に超高速
動作するバイポーラトランジスタ及びその製造方法に関
する。近年の情報化社会の発達に伴い、汎用大型コンピ
ュータ、スーパーコンピュータ、ＥＷＳ、ＬＳＩテスタ
等の分野で超高速デバイスへの要求が益々強くなってい
る。これらの分野は、低消費電力、高速動作、大規模集
積回路であるＣＭＯＳデバイスが求められる分野とは異
なり、高消費電力、超高速動作、中規模集積回路である
バイポーラトランジスタ集積回路が求められている。し
かしながら、近年のバイポーラトランジスタ集積回路
は、高消費電力の割りにはデバイスの高速化が頭打ちの
状況にあり、更なる高速動作可能なバイポーラトランジ
スタの製造技術の確立が望まれている。
動作するバイポーラトランジスタ及びその製造方法に関
する。近年の情報化社会の発達に伴い、汎用大型コンピ
ュータ、スーパーコンピュータ、ＥＷＳ、ＬＳＩテスタ
等の分野で超高速デバイスへの要求が益々強くなってい
る。これらの分野は、低消費電力、高速動作、大規模集
積回路であるＣＭＯＳデバイスが求められる分野とは異
なり、高消費電力、超高速動作、中規模集積回路である
バイポーラトランジスタ集積回路が求められている。し
かしながら、近年のバイポーラトランジスタ集積回路
は、高消費電力の割りにはデバイスの高速化が頭打ちの
状況にあり、更なる高速動作可能なバイポーラトランジ
スタの製造技術の確立が望まれている。
【０００２】
【従来の技術】バイポーラトランジスタ集積回路をセル
フアラインにより製造する製造技術として、ＥＳＰＥＲ
（Emitter based Selfaligened Structure with Polysi
liconElectrode and Resister）プロセス等が提案さ
れ、バイポーラトランジスタの高速化に向けて研究開発
が精力的に行われている。
フアラインにより製造する製造技術として、ＥＳＰＥＲ
（Emitter based Selfaligened Structure with Polysi
liconElectrode and Resister）プロセス等が提案さ
れ、バイポーラトランジスタの高速化に向けて研究開発
が精力的に行われている。
【０００３】従来の製造技術によるセルフアライン型バ
イポーラトランジスタの高速化に向けての懸案事項とし
ては次のようなものがある。第１にはベースのシャロー
化である。バイポーラトランジスタを高速化するにはベ
ースを狭くする必要があるが、従来の製造方法では不純
物をイオン注入することによりベース層を形成していた
ため、イオン注入エネルギを約１０ｋｅＶと限界まで低
くしてもベース層が２００〜３００ｎｍもの厚さになっ
てしまう。しかもその後の熱処理工程により不純物が拡
散してベース層が更に厚くなり、ベース層を十分薄くす
ることが困難であった。
イポーラトランジスタの高速化に向けての懸案事項とし
ては次のようなものがある。第１にはベースのシャロー
化である。バイポーラトランジスタを高速化するにはベ
ースを狭くする必要があるが、従来の製造方法では不純
物をイオン注入することによりベース層を形成していた
ため、イオン注入エネルギを約１０ｋｅＶと限界まで低
くしてもベース層が２００〜３００ｎｍもの厚さになっ
てしまう。しかもその後の熱処理工程により不純物が拡
散してベース層が更に厚くなり、ベース層を十分薄くす
ることが困難であった。
【０００４】第２にはカーク（Ｋｉｒｋ）効果の抑制で
ある。一般にバイポーラトランジスタのエミッタ電流を
増やしていくと、比例して遮断周波数も高くなっていく
が、電流が大きくなるとベースの押し出し効果によりベ
ース幅が実効的に拡がってしまい遮断周波数が低くなっ
てしまう。これをカーク効果といい、バイポーラトラン
ジスタの高速化に対する障害になっており、このカーク
効果を抑制することが望まれている。
ある。一般にバイポーラトランジスタのエミッタ電流を
増やしていくと、比例して遮断周波数も高くなっていく
が、電流が大きくなるとベースの押し出し効果によりベ
ース幅が実効的に拡がってしまい遮断周波数が低くなっ
てしまう。これをカーク効果といい、バイポーラトラン
ジスタの高速化に対する障害になっており、このカーク
効果を抑制することが望まれている。
【０００５】第３には内部ベース、外部ベース、引き出
しベースのシース抵抗の低減、ジャンクション容量の低
減、コンタクト抵抗の低減である。一般にバイポーラト
ランジスタの動作速度は、トランジスタ内部の抵抗によ
る遅延時間とキャパシタの充放電時間に依存している。
したがって、これら抵抗や容量を低減してトランジスタ
の動作速度を向上させることが望まれている。
しベースのシース抵抗の低減、ジャンクション容量の低
減、コンタクト抵抗の低減である。一般にバイポーラト
ランジスタの動作速度は、トランジスタ内部の抵抗によ
る遅延時間とキャパシタの充放電時間に依存している。
したがって、これら抵抗や容量を低減してトランジスタ
の動作速度を向上させることが望まれている。
【０００６】
【発明が解決しようとする課題】このように、バイポー
ラトランジスタを高速化するためには、ベースのシャロ
ー化、カーク効果の抑制、各部の抵抗や容量の低減が望
まれているにもかかわらず、従来の技術ではいまだ十分
ではなく、バイポーラトランジスタの高速化が頭打ちの
状況にあった。
ラトランジスタを高速化するためには、ベースのシャロ
ー化、カーク効果の抑制、各部の抵抗や容量の低減が望
まれているにもかかわらず、従来の技術ではいまだ十分
ではなく、バイポーラトランジスタの高速化が頭打ちの
状況にあった。
【０００７】本発明の目的は、ベースのシャロー化、カ
ーク効果の抑制、各部の抵抗や容量の低減を実現して動
作速度の高速化を実現できる半導体装置及びその製造方
法を提供することにある。
ーク効果の抑制、各部の抵抗や容量の低減を実現して動
作速度の高速化を実現できる半導体装置及びその製造方
法を提供することにある。
【０００８】
【課題を解決するための手段】上記目的は、半導体基板
と、前記半導体基板上に形成された第１導電型低濃度コ
レクタ層と、前記第１導電型低濃度コレクタ層上に形成
された第１導電型高濃度コレクタ層と、前記第１導電型
高濃度コレクタ層上に形成された第２導電型高濃度ベー
ス層と、前記第２導電型高濃度ベース層上に形成され、
開口部が形成された絶縁層と、前記絶縁層の開口部から
前記第２導電型高濃度ベース層内に第１導電型の不純物
を拡散して形成された第１導電型エミッタ層とを有する
ことを特徴とする半導体装置によって達成される。
と、前記半導体基板上に形成された第１導電型低濃度コ
レクタ層と、前記第１導電型低濃度コレクタ層上に形成
された第１導電型高濃度コレクタ層と、前記第１導電型
高濃度コレクタ層上に形成された第２導電型高濃度ベー
ス層と、前記第２導電型高濃度ベース層上に形成され、
開口部が形成された絶縁層と、前記絶縁層の開口部から
前記第２導電型高濃度ベース層内に第１導電型の不純物
を拡散して形成された第１導電型エミッタ層とを有する
ことを特徴とする半導体装置によって達成される。
【０００９】上記目的は、シリコン基板上に第１導電型
低濃度コレクタ層をエピタキシャル成長する第１の工程
と、前記第１導電型低濃度コレクタ層上に第１導電型高
濃度コレクタ層と第２導電型高濃度ベース層を順々にエ
ピタキシャル成長する第２の工程と、前記第２導電型高
濃度ベース層上に絶縁層を形成する第３の工程と、エミ
ッタ形成領域の前記絶縁層をエッチング除去して、前記
第２導電型高濃度ベースとコンタクトするための開口部
を形成する第４の工程と、前記開口部を介して前記第２
導電型高濃度ベース層にコンタクトする多結晶シリコン
層を形成する第５の工程と、前記多結晶シリコン層から
前記第２導電型高濃度ベース層内に不純物を拡散して第
１導電型エミッタ層を形成する第６の工程とを有するこ
とを特徴とする半導体装置の製造方法によって達成され
る。
低濃度コレクタ層をエピタキシャル成長する第１の工程
と、前記第１導電型低濃度コレクタ層上に第１導電型高
濃度コレクタ層と第２導電型高濃度ベース層を順々にエ
ピタキシャル成長する第２の工程と、前記第２導電型高
濃度ベース層上に絶縁層を形成する第３の工程と、エミ
ッタ形成領域の前記絶縁層をエッチング除去して、前記
第２導電型高濃度ベースとコンタクトするための開口部
を形成する第４の工程と、前記開口部を介して前記第２
導電型高濃度ベース層にコンタクトする多結晶シリコン
層を形成する第５の工程と、前記多結晶シリコン層から
前記第２導電型高濃度ベース層内に不純物を拡散して第
１導電型エミッタ層を形成する第６の工程とを有するこ
とを特徴とする半導体装置の製造方法によって達成され
る。
【００１０】
【作用】本発明によれば、エピタキシャル成長により第
２導電型高濃度ベース層を形成しているので、イオン注
入により形成する場合に比べてベース層を薄く形成する
ことができ、ベースのシャロー化を実現できる。また、
本発明によれば、第１導電型低濃度コレクタ層と第１導
電型高濃度コレクタ層と第２導電型高濃度ベース層と第
１導電型エミッタ層という素子構造によりベース層に高
濃度コレクタ層が接合されているので、エミッタ電流の
増大によるベースの押し出し効果を低減させてカーク効
果を抑制することができる。
２導電型高濃度ベース層を形成しているので、イオン注
入により形成する場合に比べてベース層を薄く形成する
ことができ、ベースのシャロー化を実現できる。また、
本発明によれば、第１導電型低濃度コレクタ層と第１導
電型高濃度コレクタ層と第２導電型高濃度ベース層と第
１導電型エミッタ層という素子構造によりベース層に高
濃度コレクタ層が接合されているので、エミッタ電流の
増大によるベースの押し出し効果を低減させてカーク効
果を抑制することができる。
【００１１】
【実施例】本発明の一実施例による半導体装置を図１及
び図２を用いて説明する。図２は半導体装置の平面図で
あり、図１は半導体装置のＸ−Ｘ′線及びＹ−Ｙ′線断
面図である。ｐ型シリコン基板１０上にエピタキシャル
成長されたｎ+ 型埋込み高濃度層１２が設けられ、ｎ+
型埋込みエピタキシャル層１２上にエピタキシャル成長
されたｎ- 型エピタキシャル層１４が設けられている。
び図２を用いて説明する。図２は半導体装置の平面図で
あり、図１は半導体装置のＸ−Ｘ′線及びＹ−Ｙ′線断
面図である。ｐ型シリコン基板１０上にエピタキシャル
成長されたｎ+ 型埋込み高濃度層１２が設けられ、ｎ+
型埋込みエピタキシャル層１２上にエピタキシャル成長
されたｎ- 型エピタキシャル層１４が設けられている。
【００１２】ｎ+ 型埋込みエピタキシャル層１２とｎ-
型エピタキシャル層１４は、シリコン酸化膜１６内に多
結晶シリコン１８が埋込まれたＵ溝によりトランジスタ
素子領域を分離している。トランジスタ素子領域内で
は、ｎ+ 型埋込みエピタキシャル層１２が埋込みコレク
タ層となり、ｎ- 型エピタキシャル層１４が低濃度コレ
クタ層となる。
型エピタキシャル層１４は、シリコン酸化膜１６内に多
結晶シリコン１８が埋込まれたＵ溝によりトランジスタ
素子領域を分離している。トランジスタ素子領域内で
は、ｎ+ 型埋込みエピタキシャル層１２が埋込みコレク
タ層となり、ｎ- 型エピタキシャル層１４が低濃度コレ
クタ層となる。
【００１３】トランジスタ素子領域内はＬＯＣＯＳ法に
よる選択酸化膜２０によりベースエミッタ領域とコレク
タ引出領域が画定されている。コレクタ引出領域ではｎ
- 型エピタキシャル層１４内にｎ+ 型埋込みエピタキシ
ャル層１２に連続するｎ+ 型コレクタ引出領域２２が形
成されている。トランジスタ素子領域内のｎ- 型エピタ
キシャル層１４上には、不純物濃度が２×１０16〜１×
１０17ｃｍ-3で約１００ｎｍ厚のｎ+ 型エピタキシャル
層２４，不純物濃度が１Ｅ１８〜１Ｅ１９ｃｍ-3で約７
０ｎｍ厚のｐ+ 型エピタキシャル層２６、約５０ｎｍ厚
のノンドープのアモルファスシリコン層２８が積層され
ている。ｎ+ 型エピタキシャル層２４が高濃度コレクタ
層となり、ｐ+ 型エピタキシャル層２６がベース層とな
る。
よる選択酸化膜２０によりベースエミッタ領域とコレク
タ引出領域が画定されている。コレクタ引出領域ではｎ
- 型エピタキシャル層１４内にｎ+ 型埋込みエピタキシ
ャル層１２に連続するｎ+ 型コレクタ引出領域２２が形
成されている。トランジスタ素子領域内のｎ- 型エピタ
キシャル層１４上には、不純物濃度が２×１０16〜１×
１０17ｃｍ-3で約１００ｎｍ厚のｎ+ 型エピタキシャル
層２４，不純物濃度が１Ｅ１８〜１Ｅ１９ｃｍ-3で約７
０ｎｍ厚のｐ+ 型エピタキシャル層２６、約５０ｎｍ厚
のノンドープのアモルファスシリコン層２８が積層され
ている。ｎ+ 型エピタキシャル層２４が高濃度コレクタ
層となり、ｐ+ 型エピタキシャル層２６がベース層とな
る。
【００１４】このアモルファスシリコン層２８上にはス
パッタ法又はＣＶＤ法による約１００ｎｍ厚のタングス
テン又はタングステンシリサイド層３０が形成されてい
る。更に全面に約１５０ｎｍ厚のＣＶＤ酸化膜３２が形
成されている。ベースエミッタ領域内の所定領域のＣＶ
Ｄ酸化膜３２、タングステンシリサイド層３０、アモル
ファスシリコン層２８がエッチング除去され開口部が形
成されている。この開口部はアモルファスシリコン層２
８の途中の深さまで形成されている。開口部の側壁には
サイドウォール酸化膜３４が形成され、タングステンシ
リサイド層３０の側面を覆っている。
パッタ法又はＣＶＤ法による約１００ｎｍ厚のタングス
テン又はタングステンシリサイド層３０が形成されてい
る。更に全面に約１５０ｎｍ厚のＣＶＤ酸化膜３２が形
成されている。ベースエミッタ領域内の所定領域のＣＶ
Ｄ酸化膜３２、タングステンシリサイド層３０、アモル
ファスシリコン層２８がエッチング除去され開口部が形
成されている。この開口部はアモルファスシリコン層２
８の途中の深さまで形成されている。開口部の側壁には
サイドウォール酸化膜３４が形成され、タングステンシ
リサイド層３０の側面を覆っている。
【００１５】開口部内にはアモルファスシリコン層２８
とサイドウォール酸化膜３４上に不純物濃度が１×１０
20〜１×１０21ｃｍ-3の多結晶シリコン層３６が形成さ
れている。この多結晶シリコン層３６からベース層であ
るｐ+ 型エピタキシャル層２６に熱拡散により不純物が
添加されてエミッタ層３８が形成されている。なお、ト
ランジスタ素子領域以外の領域において多結晶シリコン
層３６を形成することにより、抵抗素子を同時に形成で
きる。
とサイドウォール酸化膜３４上に不純物濃度が１×１０
20〜１×１０21ｃｍ-3の多結晶シリコン層３６が形成さ
れている。この多結晶シリコン層３６からベース層であ
るｐ+ 型エピタキシャル層２６に熱拡散により不純物が
添加されてエミッタ層３８が形成されている。なお、ト
ランジスタ素子領域以外の領域において多結晶シリコン
層３６を形成することにより、抵抗素子を同時に形成で
きる。
【００１６】ＣＶＤ酸化膜３２及び多結晶シリコン層３
６上にはＣＶＤ酸化膜４０が形成されている。ＣＶＤ酸
化膜４０のコレクタ引出領域、ベースエミッタ領域、ベ
ース引出領域には開口部が形成されている。コレクタ引
出領域には開口部を介してタングステンシリサイド層３
０にコンタクトするコレクタ電極４２が形成され、ベー
スエミッタ領域には開口部を介して多結晶シリコン層３
６にコンタクトするエミッタ電極４４が形成され、ベー
ス引出領域には開口部を介してタングステンシリサイド
層３０にコンタクトするベース電極４６が形成されてい
る。
６上にはＣＶＤ酸化膜４０が形成されている。ＣＶＤ酸
化膜４０のコレクタ引出領域、ベースエミッタ領域、ベ
ース引出領域には開口部が形成されている。コレクタ引
出領域には開口部を介してタングステンシリサイド層３
０にコンタクトするコレクタ電極４２が形成され、ベー
スエミッタ領域には開口部を介して多結晶シリコン層３
６にコンタクトするエミッタ電極４４が形成され、ベー
ス引出領域には開口部を介してタングステンシリサイド
層３０にコンタクトするベース電極４６が形成されてい
る。
【００１７】なお、多結晶シリコン層３６による抵抗素
子にも必要に応じてＣＶＤ酸化膜４０に開口部が形成さ
れ、この開口部を介して多結晶シリコン層３６にコンタ
クトする抵抗電極４８が形成されている。このように本
実施例によれば、エピタキシャル層をベース層としてい
るので、薄いベース層を形成することができ、ベースの
シャロー化を実現できる。
子にも必要に応じてＣＶＤ酸化膜４０に開口部が形成さ
れ、この開口部を介して多結晶シリコン層３６にコンタ
クトする抵抗電極４８が形成されている。このように本
実施例によれば、エピタキシャル層をベース層としてい
るので、薄いベース層を形成することができ、ベースの
シャロー化を実現できる。
【００１８】また、本実施例によれば、低濃度コレクタ
層と高濃度コレクタ層と高濃度ベース層とエミッタ層に
よりｎ−ｎ+ −ｐ+ −ｎという素子構造になり、ベース
層に高濃度コレクタ層が接合されているので、ベース層
の押し出し効果を低減させてカーク効果を抑制すること
ができる。さらに、本実施例によれば、ベース引出電極
としてベース層上に抵抗の低いタングステン又はタング
ステンシリサイド層を積層したのでベース引出抵抗を低
減することができる。
層と高濃度コレクタ層と高濃度ベース層とエミッタ層に
よりｎ−ｎ+ −ｐ+ −ｎという素子構造になり、ベース
層に高濃度コレクタ層が接合されているので、ベース層
の押し出し効果を低減させてカーク効果を抑制すること
ができる。さらに、本実施例によれば、ベース引出電極
としてベース層上に抵抗の低いタングステン又はタング
ステンシリサイド層を積層したのでベース引出抵抗を低
減することができる。
【００１９】次に、本発明の一実施例による半導体装置
の製造方法を図３乃至図７を用いて説明する。まず、ｐ
型シリコン基板１０上にｎ+ 型埋込み高濃度層１２、ｎ
- 型エピタキシャル層１４をエピタキシャル成長する。
続いて、ｎ- 型エピタキシャル層１４上にＣＶＤ法によ
りシリコン窒化膜（図示せず）を形成する。続いて、全
面にレジスト層（図示せず）を塗布し、Ｕ溝形成領域が
開口するようにパターニングする。パターニングされた
レジスト層をマスクとしてシリコン窒化膜、ｎ- 型エピ
タキシャル層１４、ｎ+ 型埋込み高濃度層１２をエッチ
ングしてｐ型シリコン基板１０上に達するＵ溝を形成す
る。続いて、Ｕ溝内壁を酸化してシリコン酸化膜１６を
形成し、Ｕ溝内に多結晶シリコン１８を埋め込む。続い
て、トランジスタ素子領域内のベースエミッタ領域とコ
レクタ引出領域以外のシリコン窒化膜を除去し、ＬＯＣ
ＯＳ法により選択酸化膜２０を形成する。続いて、シリ
コン窒化膜を除去し、コレクタ引出領域から不純物をイ
オン注入してｎ+ 型埋込みエピタキシャル層１２に連続
するｎ+ 型コレクタ引出領域２２を形成する（図３）。
の製造方法を図３乃至図７を用いて説明する。まず、ｐ
型シリコン基板１０上にｎ+ 型埋込み高濃度層１２、ｎ
- 型エピタキシャル層１４をエピタキシャル成長する。
続いて、ｎ- 型エピタキシャル層１４上にＣＶＤ法によ
りシリコン窒化膜（図示せず）を形成する。続いて、全
面にレジスト層（図示せず）を塗布し、Ｕ溝形成領域が
開口するようにパターニングする。パターニングされた
レジスト層をマスクとしてシリコン窒化膜、ｎ- 型エピ
タキシャル層１４、ｎ+ 型埋込み高濃度層１２をエッチ
ングしてｐ型シリコン基板１０上に達するＵ溝を形成す
る。続いて、Ｕ溝内壁を酸化してシリコン酸化膜１６を
形成し、Ｕ溝内に多結晶シリコン１８を埋め込む。続い
て、トランジスタ素子領域内のベースエミッタ領域とコ
レクタ引出領域以外のシリコン窒化膜を除去し、ＬＯＣ
ＯＳ法により選択酸化膜２０を形成する。続いて、シリ
コン窒化膜を除去し、コレクタ引出領域から不純物をイ
オン注入してｎ+ 型埋込みエピタキシャル層１２に連続
するｎ+ 型コレクタ引出領域２２を形成する（図３）。
【００２０】次に、低温エピタキシー装置（基本圧力：
１Ｅ９Ｔｏｒｒ、エピタキシャル成長温度：８００℃、
Ｓｉ2 Ｈ6 ＝２００ｓｃｃｍ、Ｈ2 ＝１０１ｓｃｃｍ、
１Ｔｏｒｒ）により、ｎ- 型エピタキシャル層１４上
に、不純物濃度が２×１０16〜１×１０17ｍ-3で約１０
０ｎｍ厚のｎ+ 型エピタキシャル層２４と、不純物濃度
が１Ｅ１８〜１Ｅ１９ｃｍ-3で約７０ｎｍ厚のｐ+ 型エ
ピタキシャル層２６を順次エピタキシャル成長し、ｐ+
型エピタキシャル層２６上に、Ｓｉ2 Ｈ6 ＝５０ｓｃｃ
ｍ、０．５Ｔｏｒｒの条件で約５０ｎｍ厚のノンドープ
のアモルファスシリコン層２８を成長する。続いて、ア
モルファスシリコン層２８上にスパッタ法又はＣＶＤ法
により約１００ｎｍ厚のタングステン又はタングステン
シリサイド層３０を堆積する（図４）。
１Ｅ９Ｔｏｒｒ、エピタキシャル成長温度：８００℃、
Ｓｉ2 Ｈ6 ＝２００ｓｃｃｍ、Ｈ2 ＝１０１ｓｃｃｍ、
１Ｔｏｒｒ）により、ｎ- 型エピタキシャル層１４上
に、不純物濃度が２×１０16〜１×１０17ｍ-3で約１０
０ｎｍ厚のｎ+ 型エピタキシャル層２４と、不純物濃度
が１Ｅ１８〜１Ｅ１９ｃｍ-3で約７０ｎｍ厚のｐ+ 型エ
ピタキシャル層２６を順次エピタキシャル成長し、ｐ+
型エピタキシャル層２６上に、Ｓｉ2 Ｈ6 ＝５０ｓｃｃ
ｍ、０．５Ｔｏｒｒの条件で約５０ｎｍ厚のノンドープ
のアモルファスシリコン層２８を成長する。続いて、ア
モルファスシリコン層２８上にスパッタ法又はＣＶＤ法
により約１００ｎｍ厚のタングステン又はタングステン
シリサイド層３０を堆積する（図４）。
【００２１】次に、全面に約１５０ｎｍ厚のＣＶＤ酸化
膜３２を形成し、ベースエミッタ領域内の所定領域のＣ
ＶＤ酸化膜３２、タングステンシリサイド層３０、アモ
ルファスシリコン層２８をエッチング除去して約０．６
μｍ幅の開口部５０を形成する。開口部５０を形成する
際のエッチングの停止制御としては、アモルファスシリ
コン層２８中で停止するように制御すればよい。続い
て、全面に約１５０ｎｍ厚のシリコン酸化膜（図示せ
ず）を形成し、ＲＩＥにより全面を異方性エッチングし
て、開口部５０の側壁にサイドウォール酸化膜３４を形
成し、タングステンシリサイド層３０の側面を覆って絶
縁する（図５）。これにより開口部５０内に約０．２μ
ｍ幅のエミッタ窓が形成されることになる。
膜３２を形成し、ベースエミッタ領域内の所定領域のＣ
ＶＤ酸化膜３２、タングステンシリサイド層３０、アモ
ルファスシリコン層２８をエッチング除去して約０．６
μｍ幅の開口部５０を形成する。開口部５０を形成する
際のエッチングの停止制御としては、アモルファスシリ
コン層２８中で停止するように制御すればよい。続い
て、全面に約１５０ｎｍ厚のシリコン酸化膜（図示せ
ず）を形成し、ＲＩＥにより全面を異方性エッチングし
て、開口部５０の側壁にサイドウォール酸化膜３４を形
成し、タングステンシリサイド層３０の側面を覆って絶
縁する（図５）。これにより開口部５０内に約０．２μ
ｍ幅のエミッタ窓が形成されることになる。
【００２２】次に、全面に約１００ｎｍ厚の多結晶シリ
コン層３６を成長し、トランジスタ素子領域内のベース
エミッタ領域とトランジスタ素子領域外の抵抗素子領域
に残存させるようにパターニングする。続いて、ベース
エミッタ領域上の多結晶シリコン層３６にドーズ量１Ｅ
１６ｃｍ2 のＡｓをイオン注入する。続いて、抵抗素子
領域の多結晶シリコン層３６に必要に応じてｐ型又はｎ
型の不純物をイオン注入する。続いて、約１０００℃で
約３０分間の熱処理を行ない、トランジスタ素子領域内
のベースエミッタ領域の多結晶シリコン層３６からｐ+
型エピタキシャル層２６内に不純物を拡散してエミッタ
層３８を形成すると共に、抵抗素子領域の多結晶シリコ
ン層３６を活性化する（図６）。
コン層３６を成長し、トランジスタ素子領域内のベース
エミッタ領域とトランジスタ素子領域外の抵抗素子領域
に残存させるようにパターニングする。続いて、ベース
エミッタ領域上の多結晶シリコン層３６にドーズ量１Ｅ
１６ｃｍ2 のＡｓをイオン注入する。続いて、抵抗素子
領域の多結晶シリコン層３６に必要に応じてｐ型又はｎ
型の不純物をイオン注入する。続いて、約１０００℃で
約３０分間の熱処理を行ない、トランジスタ素子領域内
のベースエミッタ領域の多結晶シリコン層３６からｐ+
型エピタキシャル層２６内に不純物を拡散してエミッタ
層３８を形成すると共に、抵抗素子領域の多結晶シリコ
ン層３６を活性化する（図６）。
【００２３】次に、全面にＣＶＤ法によりＣＶＤ酸化膜
４０を堆積する。続いて、ＣＶＤ酸化膜４０上にレジス
ト層（図示せず）を形成し、コレクタ引出領域に、ベー
スエミッタ領域、ベース引出領域、抵抗端子領域が開口
するようにパターニングする。続いて、パターニングさ
れたレジスト層をマスクとしてＣＶＤ酸化膜４０、３２
をエッチングすることにより、コレクタ引出領域にタン
グステンシリサイド層３０に達する開口部５２と、ベー
スエミッタ領域に多結晶シリコン層３６に達する開口部
５４と、ベース引出領域にタングステンシリサイド層３
０に達する開口部５６と、抵抗素子領域に多結晶シリコ
ン層３６に達する開口部５８とを形成する（図７）。
４０を堆積する。続いて、ＣＶＤ酸化膜４０上にレジス
ト層（図示せず）を形成し、コレクタ引出領域に、ベー
スエミッタ領域、ベース引出領域、抵抗端子領域が開口
するようにパターニングする。続いて、パターニングさ
れたレジスト層をマスクとしてＣＶＤ酸化膜４０、３２
をエッチングすることにより、コレクタ引出領域にタン
グステンシリサイド層３０に達する開口部５２と、ベー
スエミッタ領域に多結晶シリコン層３６に達する開口部
５４と、ベース引出領域にタングステンシリサイド層３
０に達する開口部５６と、抵抗素子領域に多結晶シリコ
ン層３６に達する開口部５８とを形成する（図７）。
【００２４】次に、スパッタ法により全面にアルミニウ
ム電極層を堆積した後にパターニングして、コレクタ引
出領域において開口部５２を介してタングステンシリサ
イド層３０にコンタクトするコレクタ電極４２を形成
し、ベースエミッタ領域において開口部５４を介して多
結晶シリコン層３６にコンタクトするエミッタ電極４４
を形成し、ベース引出領域において開口部５６を介して
タングステンシリサイド層３０にコンタクトするベース
電極４６を形成し、抵抗素子領域において開口部５８を
介して多結晶シリコン層３６にコンタクトする抵抗電極
４８を形成して、半導体装置を完成する（図１）。
ム電極層を堆積した後にパターニングして、コレクタ引
出領域において開口部５２を介してタングステンシリサ
イド層３０にコンタクトするコレクタ電極４２を形成
し、ベースエミッタ領域において開口部５４を介して多
結晶シリコン層３６にコンタクトするエミッタ電極４４
を形成し、ベース引出領域において開口部５６を介して
タングステンシリサイド層３０にコンタクトするベース
電極４６を形成し、抵抗素子領域において開口部５８を
介して多結晶シリコン層３６にコンタクトする抵抗電極
４８を形成して、半導体装置を完成する（図１）。
【００２５】このように本実施例によれば、ベース層と
してのｐ+ 型エピタキシャル層上にノンドープのアモル
ファスシリコン層を形成したので、エミッタドライブの
ための開口部を形成する際に、アモルファスシリコン層
中であればどこでエッチングを停止させても、その後の
エミッタドライブにより形成されるエミッタ領域及びベ
ース領域の厚さが変化しないので、エッチング停止制御
を厳格に行うことなく、特性のばらつきの少ない半導体
装置を製造することができる。
してのｐ+ 型エピタキシャル層上にノンドープのアモル
ファスシリコン層を形成したので、エミッタドライブの
ための開口部を形成する際に、アモルファスシリコン層
中であればどこでエッチングを停止させても、その後の
エミッタドライブにより形成されるエミッタ領域及びベ
ース領域の厚さが変化しないので、エッチング停止制御
を厳格に行うことなく、特性のばらつきの少ない半導体
装置を製造することができる。
【００２６】本発明は上記実施例に限らず種々の変形が
可能である。例えば、上記実施例ではベース引出電極と
してタングステン又はタングステンシリサイドを用いた
が、チタン、タンタル等の高融点金属又は高融点金属シ
リサイドを用いてもよい。
可能である。例えば、上記実施例ではベース引出電極と
してタングステン又はタングステンシリサイドを用いた
が、チタン、タンタル等の高融点金属又は高融点金属シ
リサイドを用いてもよい。
【００２７】
【発明の効果】以上の通り、本発明によれば、エピタキ
シャル成長により第２導電型高濃度ベース層を形成して
いるので、イオン注入により形成する場合に比べてベー
ス層を薄く形成することができ、ベースのシャロー化を
実現できる。また、第１導電型低濃度コレクタ層と第１
導電型高濃度コレクタ層と第２導電型高濃度ベース層と
第１導電型エミッタ層という素子構造によりベース層に
高濃度コレクタ層が接合されているので、エミッタ電流
の増大によるベースの押し出し効果を低減させてカーク
効果を抑制することができる。
シャル成長により第２導電型高濃度ベース層を形成して
いるので、イオン注入により形成する場合に比べてベー
ス層を薄く形成することができ、ベースのシャロー化を
実現できる。また、第１導電型低濃度コレクタ層と第１
導電型高濃度コレクタ層と第２導電型高濃度ベース層と
第１導電型エミッタ層という素子構造によりベース層に
高濃度コレクタ層が接合されているので、エミッタ電流
の増大によるベースの押し出し効果を低減させてカーク
効果を抑制することができる。
【図１】本発明の一実施例による半導体装置の断面図で
ある。
ある。
【図２】本発明の一実施例による半導体装置の平面図で
ある。
ある。
【図３】本発明の一実施例による半導体装置の製造方法
の工程図（その１）である。
の工程図（その１）である。
【図４】本発明の一実施例による半導体装置の製造方法
の工程図（その２）である。
の工程図（その２）である。
【図５】本発明の一実施例による半導体装置の製造方法
の工程図（その３）である。
の工程図（その３）である。
【図６】本発明の一実施例による半導体装置の製造方法
の工程図（その４）である。
の工程図（その４）である。
【図７】本発明の一実施例による半導体装置の製造方法
の工程図（その５）である。
の工程図（その５）である。
１０…ｐ型シリコン基板 １２…ｎ+ 型埋込み高濃度層 １４…ｎ- 型エピタキシャル層 １６…シリコン酸化膜 １８…多結晶シリコン ２０…選択酸化膜 ２２…ｎ+ 型コレクタ引出領域 ２４…ｎ+ 型エピタキシャル層 ２６…ｐ+ 型エピタキシャル層 ２８…アモルファスシリコン層 ３０…タングステンシリサイド層 ３２…ＣＶＤ酸化膜 ３４…サイドウォール酸化膜 ３６…多結晶シリコン層 ３８…エミッタ層 ４０…ＣＶＤ酸化膜 ４２…コレクタ電極 ４４…エミッタ電極 ４６…ベース電極 ４８…抵抗電極 ５０、５２、５４、５６、５８…開口部
Claims (6)
- 【請求項１】 半導体基板と、 前記半導体基板上に形成された第１導電型低濃度コレク
タ層と、 前記第１導電型低濃度コレクタ層上に形成された第１導
電型高濃度コレクタ層と、 前記第１導電型高濃度コレクタ層上に形成された第２導
電型高濃度ベース層と、 前記第２導電型高濃度ベース層上に形成され、開口部が
形成された絶縁層と、 前記絶縁層の開口部から前記第２導電型高濃度ベース層
内に第１導電型の不純物を拡散して形成された第１導電
型エミッタ層とを有することを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記第２導電型高濃度ベース層上に形成され、高融点金
属又は高融点金属シリサイドからなるベース引出電極層
を更に有することを特徴とする半導体装置。 - 【請求項３】 請求項１又は２記載の半導体装置におい
て、 前記絶縁層の開口部を介して前記第２導電型高濃度ベー
ス層にコンタクトし、第１導電型の不純物を拡散するた
めの多結晶シリコン層を更に有し、 前記多結晶シリコン層を他の領域で抵抗素子層として用
いることを特徴とする半導体装置。 - 【請求項４】 シリコン基板上に第１導電型低濃度コレ
クタ層をエピタキシャル成長する第１の工程と、 前記第１導電型低濃度コレクタ層上に第１導電型高濃度
コレクタ層と第２導電型高濃度ベース層を順々にエピタ
キシャル成長する第２の工程と、 前記第２導電型高濃度ベース層上に絶縁層を形成する第
３の工程と、 エミッタ形成領域の前記絶縁層をエッチング除去して、
前記第２導電型高濃度ベースとコンタクトするための開
口部を形成する第４の工程と、 前記開口部を介して前記第２導電型高濃度ベース層にコ
ンタクトする多結晶シリコン層を形成する第５の工程
と、 前記多結晶シリコン層から前記第２導電型高濃度ベース
層内に不純物を拡散して第１導電型エミッタ層を形成す
る第６の工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項５】 請求項４記載の半導体装置の製造方法に
おいて、 前記第２の工程の後、前記第３の工程の前に、前記第２
導電型高濃度ベース層上に高融点金属又は高融点金属シ
リサイドからなるベース引出電極層を形成する工程を更
に有することを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項４又は５記載の半導体装置の製造
方法において、 前記第２の工程で、前記第２導電型高濃度ベース層上に
不純物が添加されていないノンドープ半導体層を更に積
層し、 前記第４の工程で、前記第２導電型高濃度ベース層に達
することなく前記ノンドープ半導体層の途中の深さまで
前記開口部を形成し、 前記第５の工程で、前記開口部を介して前記ノンドープ
半導体層にコンタクトする多結晶シリコン層を形成し、 前記第６の工程で、前記多結晶シリコン層から前記ノン
ドープ半導体層を介して前記第２導電型高濃度ベース層
内に不純物を拡散することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6612592A JPH05275437A (ja) | 1992-03-24 | 1992-03-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6612592A JPH05275437A (ja) | 1992-03-24 | 1992-03-24 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275437A true JPH05275437A (ja) | 1993-10-22 |
Family
ID=13306845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6612592A Withdrawn JPH05275437A (ja) | 1992-03-24 | 1992-03-24 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275437A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246478A (ja) * | 2001-02-20 | 2002-08-30 | Sony Corp | 半導体装置及びその製造方法 |
| DE102004053393A1 (de) * | 2004-11-05 | 2006-05-11 | Atmel Germany Gmbh | Verfahren zur Herstellung eines Halbleitergegenstandes und Halbleitergegenstand |
| DE102004054806A1 (de) * | 2004-11-12 | 2006-05-24 | Austriamicrosystems Ag | Bipolartransistor mit verbessertem Basisanschluss und Verfahren zur Herstellung |
| JP2007535799A (ja) * | 2003-06-24 | 2007-12-06 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高いｆＴおよびｆｍａｘを有するバイポーラ・トランジスタおよびこれを製造する方法 |
| JP2007536724A (ja) * | 2004-04-14 | 2007-12-13 | インターナショナル・ビジネス・マシーンズ・コーポレーション | バイポーラ・デバイス、トランジスタ・デバイス、ならびにトランジスタおよびバイポーラ相補型金属酸化膜半導体（ＢｉＣＭＯＳ）デバイスを製造する方法 |
| US8003475B2 (en) | 2002-10-28 | 2011-08-23 | Infineon Technologies Ag | Method for fabricating a transistor structure |
-
1992
- 1992-03-24 JP JP6612592A patent/JPH05275437A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246478A (ja) * | 2001-02-20 | 2002-08-30 | Sony Corp | 半導体装置及びその製造方法 |
| US8003475B2 (en) | 2002-10-28 | 2011-08-23 | Infineon Technologies Ag | Method for fabricating a transistor structure |
| JP2007535799A (ja) * | 2003-06-24 | 2007-12-06 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高いｆＴおよびｆｍａｘを有するバイポーラ・トランジスタおよびこれを製造する方法 |
| JP2007536724A (ja) * | 2004-04-14 | 2007-12-13 | インターナショナル・ビジネス・マシーンズ・コーポレーション | バイポーラ・デバイス、トランジスタ・デバイス、ならびにトランジスタおよびバイポーラ相補型金属酸化膜半導体（ＢｉＣＭＯＳ）デバイスを製造する方法 |
| DE102004053393A1 (de) * | 2004-11-05 | 2006-05-11 | Atmel Germany Gmbh | Verfahren zur Herstellung eines Halbleitergegenstandes und Halbleitergegenstand |
| DE102004053393B4 (de) * | 2004-11-05 | 2007-01-11 | Atmel Germany Gmbh | Verfahren zur Herstellung einer vertikal integrierten Kaskodenstruktur und vertikal integrierte Kaskodenstruktur |
| US7488663B2 (en) | 2004-11-05 | 2009-02-10 | Atmel Germany Gmbh | Semiconductor article and method for manufacturing with reduced base resistance |
| DE102004054806A1 (de) * | 2004-11-12 | 2006-05-24 | Austriamicrosystems Ag | Bipolartransistor mit verbessertem Basisanschluss und Verfahren zur Herstellung |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |