JPS61147564A - 相補型電界効果トランジスタを有する集積回路 - Google Patents

相補型電界効果トランジスタを有する集積回路

Info

Publication number
JPS61147564A
JPS61147564A JP59270175A JP27017584A JPS61147564A JP S61147564 A JPS61147564 A JP S61147564A JP 59270175 A JP59270175 A JP 59270175A JP 27017584 A JP27017584 A JP 27017584A JP S61147564 A JPS61147564 A JP S61147564A
Authority
JP
Japan
Prior art keywords
type
region
layer
fet
island
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59270175A
Other languages
English (en)
Inventor
Masanori Shindo
進藤　昌典
Takashi Suzuki
鈴木　屹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Iwatsu Electric Co Ltd
Original Assignee
Iwatsu Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Iwatsu Electric Co Ltd filed Critical Iwatsu Electric Co Ltd
Priority to JP59270175A priority Critical patent/JPS61147564A/ja
Publication of JPS61147564A publication Critical patent/JPS61147564A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、耐ランチアンプ性が優れた相補型電界効果ト
ランジスタを有する集積回路に関するものである。
〔従来の技術〕
ｐチャネルＭＯ８−ＦＥＴ（絶縁ゲート型電界効果トラ
ンジスタ）とｎチャネルＭＯ８−ＦＥＴとを同一チップ
内に作り、相補動作させるようにしたＣ−ＭＯＳ−ＦＥ
Ｔは、低消費電力で動作するという特長を有する反面、
入出力部分からの雑音や電源電圧の変動がトリガーにな
って、電源ラインに過剰電流が流れ、最悪の場合、デバ
イスの破壊を招くラッチアンプ現象が生じやすいという
短所を有する。このような現象はデバイスが微小化し、
高集積化するほど顕著になる。
次に、Ｃ−ＭＯＳ−ＦＥＴを示す第４図、及びその等価
回路を示す第５図によってラッチアップ現象を説明する
。第４図において、ｎ基板１１）の右半分の領域１ｃｐ
チヤネルのＭＯＳ−ＦＥＴを構成するためにｐ型ソース
領域（２）とｐ型ドレイン領域（３）とが設けられ、こ
れ等の間の絶縁層（４）の上にゲート電極（５）が設け
られている。一方、基板（１１の左半分には、ｎチャネ
ルＭＯ８−ＦＥＴを構成するために、一般にウェルと呼
ばれるｐ型島状領域（６）の中Ｋｎ型ソース領域（７）
とｎ型ドレイン領域（８）とが設けられ、これ等の間の
絶縁層（９）の上にゲート電極α〔が設けられている。
なお、上記の主要構成部分の他に、ｐ型ソース領域（２
）を基板（１）に接続するためのｎ型領域Ｑυ、ゲート
電極（５）ａＱが接続され＋ るｐ屋領域（１２、ｎｕソース領域（７）をｐ凰島状領
域（６）Ｋ接続するためのｐ型領域１３、ゲート電極ａ
ｌ１１１が接続されるｎ型領域Ｉが設けられている。ま
た、２つのドレイン領域（３１（８）が共通の出力端子
Ｖａｎテにそれぞれ接続され、２つのゲート電極（５）
αＩが共通の入力端子ｖ夏Ｎにそれぞれ接続されｐ型ソ
ース領域（２）が電源端子Ｖｏｏ　Ｋ接続され、ｎ型ソ
ース領域（７）とｐ型領域ａ３とがそれぞれ接地されて
いる。
第４図の装置は、２つのＭＯＳ−ＦＥＴを含む外に、等
価的に示す６個の寄生トランジスタＴｒ。
〜Ｔｒ６及び抵抗Ｒｎ５ｕｂ　、　Ｒｐｗｅｌｌを含む
。第５図は第４図の寄生トランジスタＴｒ＋　％　Ｔｒ
ａの等価回路であり、ラッチアップ現象に関係するｐ盤
ソース領域（２）とｎ）基板（１）とｐ型島状領域（６
）とｎ型ソース領域（力とから成る寄生サイリスタを主
体に描いたものである。寄生サイリスタは、第５図で太
線で示す部分で構成され、等価的に２つのトランジスタ
Ｔｒｌ　、Ｔｒ６を含む。この寄生サイリスクのアノー
ド電流工＾は次式で表わされる。
但し、β２′はトランジスタＴｒｔの実効エミッタ゛α
′ 接地電流増幅率を示し、β２′二□−〇、である〇この
式のαｆは、次式で示される。
偽’：＝　　　　ｃｘ、−ｍ− １＋　Ｒａｔ　／Ｒｎｓｗｂ　　、、、、、、、　（２
１（但し、α！はトランジスタＴｒｙのベース接地電流
増幅率、Ｒ−はトランジスタＴｒｙのエミッタ抵抗、Ｒ
ｎ　ｓ　ｕｂはトランジスタＴｒ＝のベース抵抗である
。）β６′はトランジスタＴｒ６の実効エミッタ接地電
流α６ 増幅率を示し、１１ａ’＝−一一である。この式のαら
　−ａＩｊ は次式で示される。
αｅ αら工□、、、、、、、　（３） １＋ＲＩＩ６　／　Ｒｐｗｅｌｌ （但シ、α、はトランジスタＴｒ６のベース接地電流増
幅率、　ＲＩ！６はトランジスタＴｒａのエミッタ抵抗
、ＲｐｗｅｌｌはトランジスタＴｒ６のベース抵抗であ
る。
（１１式から寄生サイリスタがターンオンつまりラッチ
アップする条件は次式で示される。
β２′βｌ≧１　　、、、、、、、１４）従って、ラッ
チアップを防止するためには次式を満足するようにＣ−
ＭＯＳ−ＦＥＴを構成する必珈がある。
β２′βａ’　（ｉ　　、、、、。、ｉ５１なお、Ｒ１
２、Ｒｘ６　が無視できる場合には、（５）式は次式と
なる。
β２β６〈１　・・・・・・・（６） 従って、ラッチアップ耐性を上げるために、次の３つの
方法が考えられる。
（１）Ｒ冨！、Ｒ冨６　を大きくする。
（２１Ｒｎ５ｕｂ　、　Ｒｐｗｅ　１１を小さくする。
（３）　　α鵞、α６あるいは＾、β６を小さくする。
しかし、上記ｔｌ＋の方法によれば、電圧降下が大きく
なり、ノイズマージンが狭くなるので得策でない。従っ
て、（２）又は（３）の方法が採用されている。
〔発明が解決しようとする問題点〕
次に、上記＋２１　（３１の従来の具体的方法及びその
問題点について述べる。
第１＜、ｐ型島状領域（６）の拡散の深さを大きく“す
ることによってβを小さくする方法がある。一般に島状
領域（６）は、半導体基板＋１３の表面にボロン、イオ
ｙ（Ｂ＋）を注入し、熱処理を行うことによって形成さ
れるので、島状領域（６）の不純物分布は深さ方向に濃
度が減少する分布を示し、深さを大にすれば、寄生トラ
ンジスタＴｒ６のβを小さくすることが出来る。しかし
、深い拡散を行うと、島状領域（６）の横方向の拡がり
が必然的に生じ、高集積化の妨げとなる。
第２に、ｐチャネルのソース・ドレインとｐ１１島状領
域の間の距離を大きくする方法がある。しかし、この距
離を１５０゛μｍ以上にすることが要求され、微小化の
妨げになる。
第３にｐ型島状領域（６）及びｐテヤネＡ／ＭＯ８−Ｆ
ＥＴをｎ層でそれぞれ囲み、Ｒｎ　ｓ　ｕｂを小さくす
る方法がある。しかし、この場合もｎ層の分だけ微小化
が妨げられる。
第４に、ｎ型領域ａυとｐ型ンース領域（２）、及び＋ ｐ型領域ａ３とｎ！ソース領域（７）の位置及び大きさ
を工夫してＲｎ５ｕｂ　、　Ｒｐｗｅｌｌを小さくする
方法がある。しかし、微小化を妨げずに実施することは
困難である。
第５に、ＳＯＳ　（シリコンオンサフイヤ）基板を用い
、ｐ型島状領域（６）の囲りを絶縁物で分離する方法が
ある。この方法は、ラッチアップ対策として最も理想的
であるが、ＳＯ８基板を用いるためにコストアップにつ
ながる。
第６に、金拡散あるいは中性子投射によって少数キャリ
アのライフタイムを小さくし、寄生トランジスタのβを
小さくする方法がある。しかし、この方法は、接合リー
ク電流が増大するという欠点をもつ。
第７に、カウンタイオン注入法により、ｐ型島状領域（
６）の深い部分の一度を大きくし、ｎ　ｐ　ｎ　Ｔｒの
βとＲｐｗｅ　ｌ　Ｉを小さくする方法がある。この方
法では、例えばボロンイオンＢを１０１ｔ〜１１０１３
Ｃ″′″２注入し、１２００Ｃ１数時間熱処理を施し、
次に、リンイオンｐを１０　ｌＩＣｍ−”　カウンタ注
入し、１２００Ｃ，１〜２時間熱処理をし、所望のしき
い値電圧が得られる不純物分布とする。しかし、この方
法では、イオン注入法を用℃・るために島状領域（６）
の高濃度化に限界がある。また、２回の熱処理が行われ
るために島状領域（６）の横方向の拡がりが生じ、高集
積化が妨げられる。
第８に、ｐチャネルＭＯ８−ＦＥＴのｐ型ドレイン領域
あるいはゲート接続用ｐ型領域と、ｎ型基板と、ｎチャ
ネルＭＯ８−ＦＥＴのためのｐ型島状領域とで構成され
るｐｎｐ寄生トランジスタのベース領域（ｎｌｌ基板）
Ｋｐｍ層をｐｍ島状領域と同一工程で設ける方法がある
。しかし、エミッタとして働くｐチャネルＭＯ８−ＦＥ
Ｔのｐ型ドレイン領域あるいはゲート接続用ｐ型領域か
ら注入されたキャリアがこれ等の下部から回り込んでｐ
型島状領域に到達するものもあり、耐ラツチアツプ性を
大幅に向上させることはできない。
そこで、本発明の目的は、耐ランチアップ性及び集積度
の向上が可能な相補型電界効果トランジスタを有する集
積回路を提供することにある。
〔問題点を解決するための手段〕
上記目的を達成するための本発明は、一方の導−電型の
半導体基体領域と、前記基体領域の中に形成された一方
の導電型の島状領域と、前記基体領域の中に形成された
他方の導電型の島状領域と、前記一方の導電型の島状領
域の中に形成された他方の導電型チャネルの絶縁ゲート
電界効果トランジスタと、前記他方の導電型の島状領域
の中に形成され且つ前記他方の導電型チャネルの絶縁ゲ
ート電界効果トランジスタと相補動作するように接続さ
れた一方の導電型チャネルの絶縁ゲート電界効果トラン
ジスタと、前記一方の導電型の島状領域の側部および下
部に設けられた他方の導電型層とを含んでいることを特
徴とする相補型絶縁ゲート電界効果トランジスタを有す
る集積回路に係わるものである。
〔作　用〕
上述の如く構成すれば、他方の導電型チャネルの絶縁ゲ
ート電界効果トランジスタのドレイン領域がエミッタ、
一方の導電型の島状領域がベース、本発明に従って設け
られた一方の導電型の島状領域の側部および下部に設け
られた他方の導電型層がコレクタとなる寄生トランジス
タが生じる。このため、不測の電圧によりエミッタから
注入されたキャリアは、本発明に従って設けられた側部
の他方の導電層のみでな（、下部の他方の導電層でも吸
収され、他方の導電型の島状領域に到達するキャリアが
少な（なる。従って、他方の導電型チャネルの絶縁ゲー
ト電界効果トランジスタのドレイン領域をエミッタ、一
方の導電型チャネルの絶縁ゲート電界効果トランジスタ
が設けられている島状領域をコレクタとする寄生トラン
ジスタのエミッタ接地電流増幅率を小さくすることがで
き、耐ラツチアツプ性を大きく向上させることができる
。
〔実施例１〕 次に、第１図を参照して本発明の実施例１に係わる相補
型絶縁ゲート電界効果トランジスタ（以下、Ｃ−ＭＯＳ
−ＦＥＴと呼ぶ）及びその製造方法について述べる。
まず、第１図囚に示すように、約３　Ｘ　１０″ｃｍ”
’の濃度をもつｎ型（一方の導電型）シリコン半導体基
板（２υに酸化膜を形成し、レジストをマスクとして、
ｐチャネルおよびｎチャネルのＭＯＳ−ＦＥＴ形成予定
部に、イオン注入法によりボロンを加速エネルギー約９
０　ｋｅＶ、ドーズ量約２ＸＩＯ”ｃｍ−”で打ち込み
、ｐ型（他方の導電型）不純物層を形成し、１１５０１
：’、３０時間程度の熱処理を施して拡散し、島状領域
のおよび（ハ）を形成する。
更に、前記ｐ型島状領域ｇ３には、第１図の）の如（、
この領域に囲まれるように、レジストをマスクとして、
イオン注入法によりリンを加速エネルギー約１００ｋｅ
Ｖ、　　ドーズ量１．２　Ｘ　ｌ　Ｏ”ｃｍ−”で打ち
込み、再び１１５０Ｃ，１６時間程度の熱処理を施して
拡散し、ｎ型島状領域（２）を形成する。これにより、
第１図囚に示すｐ型島状領域（ハ）は第１図（５）に示
す如くｎ型島状領域（２）を取り囲むｐ型不純物層Ｑ９
となる。
次に、ｐ型層（ハ）に囲まれたｎ型島状領域ＣＩ！４１
にｐチャネルＭＯ８−ＦＥＴを形成し、ｐ型島状領域（
２２１Ｋ　ｎチャネルＭＯ８−ＦＥＴを形成し、Ｃ−Ｍ
ＯＳ−ＦＥＴを完成させる。即ち、第１図（Ｃ）に示−
すよ５に、ｐ型層Ｃ２５１Ｋ囲まれたｎ型島状領域（２
４１の中には、ｐ型ドレイン領域（ハ）と、ｐ型ソース
領域（２）と、このソース領域（２）をｎ型島状領域ｃ
！４に接続するためのｎ型領域（ハ）と、ゲート接続用
ｐ型領域（至）とを選択拡散で形成し、ｐ型島状領域四
の中には、ｎ型ソース領域（至）と、ｎ型ドレイン領域
０υと、ソース接続用ｐ型領域ｒ３３と、ゲート接続用
ｎ型領域（至）とを選択拡散で形成する。また、ゲート
絶縁層ｎｏ５１をｐチャネルおよびｎチャネルの上にそ
れぞれ設け、この上にポリシリコングー）（３６）０３
ηを設げる。更に酸化物層（４１、配線導体０υ、およ
び酸化物層（４ｚを設ける。ｎ型島状領域（財）を囲む
ｐ型不純物層（至）にはｐ型領域（至）を選択拡散で形
成し、ここをＶｓｓに接続し、ｐ型層（ハ）とｐ型島状
領域四との間のｎＷ基板Ｑυにはｎ型領域（至）を選択
拡散で形成し、ここをＶＤＤに接続する。なお、これ以
外の各半導体領域に対する配線およびゲートに対する配
線は第４図と同一になされている。
この相補型電界効果トランジスタの出力端子Ｖｏｏｔあ
るいは入力端子ｖ！翼に十分大きな正の外来雑音電圧が
印加された場合、ｐチャネルＭＯ８−ＦＥＴの、ｐ型ド
レイン領域翰あるいはゲート接続用ｐ　型領域（至）を
エミッタとし、ｎ型島状領域Ｑ４１をベースとし、これ
を取り囲むｐ型層（ハ）をコレクタとする、ｐｎｐ寄生
トランジスタのベース・エミッタ間は順バイアスとなり
、エミッタからホールが注入されるが、ｎ型島状領域ｃ
！滲をとり囲むｐ型層（ハ）とｎ型基板Ｑυとの間の電
場のため、ｐ型島状領域圏に到達するホールはと（わず
かであり、多くはｎ型島状領域（財）を取り囲むｐ型層
（ハ）Ｋ吸収される。本実施例ではエミッタとして働く
ｐ型ドレイン領域（ハ）及びゲート接続用ｐ型領域（２
糧の下部にもｐ型層（ハ）が設けられているので、従来
技術で述べた第８の方法に比べ、ホールの吸収効率は非
常に大きい。従って、エミッタ接地の電流増幅率βを非
常に小さくすることができ、耐ラッチアンプ性を大きく
することができる。
〔実施例２〕 第２図は本発明の実施例２に係わるｃ−ｍｏｓ−ＦＥＴ
を示す。このＣ−ＭＯＳ−ＦＥＴを製造する際には、ま
ず、第２図（４）に示す如（、約１×１０”　ｃｍ−”
の濃度を有するｐ型シリコン半導体基板５υに酸化膜を
形成し、左側のｎチャネルＭＯ８−ＦＥＴ形成予定部に
、レジストをマスクとしてイオン注入法によりヒ素を、
加速エネルギー約５０ｋｅＶ、　　ドーズ量的２．５　
Ｘ　１０１２ｃｍ−２で打ち込み、ｎ型層５りを形成す
る。
次に、ＳｉＨ４と　ＢＦ、を使いエピタキシャル成長法
により、基板６１）上に約６μｍの厚さで約２゜５ｘ１
０”ｃｍ’の不純物濃度をもつｐｍエピタキシャル成成
長層上形成する。再びレジストをマスクとして、ｐチャ
ネル形成予定部および前記ｎ型層（５２の上部に、第２
図（６）に示すように、イオン注入法によりリンを加速
エネルギー約１００　ｋｅＶ、ドーズ量的Ｉ　Ｘ　Ｉ　
Ｏ”　ｃｍ−”で打ち込み、ｎ型層ｆ：１ｉ４１を形成
する。更に、ｌ　１００１１；、１４時間程度の熱処理
を施し、第２図（Ｃ）　Ｋ示すように拡散する。この時
、ｎ型層５２の不純物が拡散定数の小さいヒ素であるた
め、この層曽の拡散による広がりは小さい。
次に、ｎ型層ｒ５３の上のｐ型エピタキシャル成長層に
ｎチャネルＭＯＳ　−Ｆ　Ｅ　Ｔを形成し、ｎ型領域（
財）の中にｐチャネルＭＯ８−ＦＥＴを形成し、Ｃ−Ｍ
Ｏ５−ＦＥＴを完成させる。即ち、第２図０に示すよう
に、ｎ型島状領域６４）の中には、ｐ型ドレイン領域（
至）と、ｐ型ソース領域６？）と、ソースをｎｕ島状領
域（財）Ｋ接続するためのｎ型領域鏝と、ゲート接続用
ｐ型領域６！１とを選択拡散で形成し、ｎ型層５々とｎ
型層（ト）Ｋ囲まれたｐ型エピタキシャル成長層曽には
、ｎ型２−、ス領域−と、ｎ型ドレイン領域旬と、ソー
ス接続用ｐ型領域旬と、ゲート接続用ｎ型領域（へ）と
を選択拡散で形成する。また、ゲート絶縁層（６６１（
６ηをｐチャネルおよびｎチャネルの上にそれぞれ設け
、この上にポリシリコングー）（６８（６１を設ける。
更Ｋ、酸化物層σ〔、配線導体（ｉｌｌ）、酸化物層σ
りを設ける。ｎチャネルＭＯ８−ＦＥＴの外側のｎ型不
純物層印ＩＣｎ型領域（財）を選択拡散で形成し、ここ
にｖＤＤヲ接続し、これとｎ屋島状領域６４Ｊとの間の
ｐ型エピタキシャル成長層十 にｐ型領域霞を選択拡散で形成し、ここにＶｓｓを接続
する。これ以外の各半導体領域に対する配線およびゲー
トに対する配線は第４図と同一になされている。
この第２図のＣ−ＭＯ８−ＦＥＴは第１図のＣ−ＭＯ８
−ＦＥＴと極性が逆である点を除いて同様な作用効果を
有する。即ち、寄生トランジスタにおいてエミッタとし
て働くｎ型ドレイン領域６１）及びゲート接続用ｎ型領
域−から電子が注入されるが、この下部にもコレクタと
して働くｎ型層（５つが設けられているので、ここで電
子が吸収され、右側のｎ型層６４）に電子はほとんど到
達せず、実施例１と同様に耐ラツチアツプ性を向上させ
ることができる。
〔実施例３〕 第３図は本発明の実施例３に係わるＣ−ＭＯ５−ＦＥＴ
を示す。このＣ−ＭＯ８−ＦＥＴを製造する際には、ま
ず、第３図（４）に示すように、約３Ｘ　１０”　Ｃｍ
−５の濃度をもつｐ型シリコン半導体基板侶υ上に、ｓ
　ｉＨ４と　Ｐ　Ｈｓを使いエピタキシャル成長法によ
り、約５　ａｍの厚さで約３．２　Ｘ　１０”　ｃｍ−
’の不純物濃度をもつｎ型シリコンエピタキシャル成長
層（８３を形成する。次に酸化膜を形成し、レジストを
マスクとしてイオン注入法によりボロンを加速エネルギ
ー約９０　ｋｅＶ、ドーズ量的ｌＸｌ０”ｃｍ−”　　
で打ち込み、１１５０Ｃ，１８時間程度の熱拡散処理を
施し、第３図（Ｂ）に示すようにｐｌＬ層關全形成する
。
次に、ｎチャネルＭＯ８−ＦＥＴ形成予定部にレジスト
をマスクとしてイオン注入法によりボロンを加速エネル
ギー約９０　ｋｅｙ、ドーズ量的２Ｘ１０”ｃｍ−２で
打ち込み、１１５０Ｃ，５時間程度の熱処理を施し、第
３図（Ｑに示す如くｐ型島状領域（財）を形成する。
次に、ｐ型層（ハ）に囲まれたｎ型エピタキシャル層（
ハ）にｐチャネルＭＯ８−ＦＥＴを形成し、ｐ型島状領
域（財）にｎチャネルＭＯ８−ＦＥＴを形成し、Ｃ−Ｍ
ＯＳ−ＦＥＴを完成する。即ち、第３図■に示すように
、ｐ型層−に囲まれたｎ型領域（へ）には、ｐ型ソース
領域（へ）と、ｐ型ドレイン領域鈴ηと、＋ ンースをｎ型領域（へ）に接続するためのｎ型領域（至
）−と、ゲート接続用ｐ型領域翰とを選択拡散で形成し
、ｐＨ島状領域（財）の中には、ｎＷソース領域翰と、
ｎ型ドレイン領域のりと、ソース接続用ｐ型領域＠と、
ゲート接続用ｎ型領域（９３とを選択拡散で形成する。
また、ゲート絶縁層−（ト）をｐチャネルおよびｎチャ
ネルの上にそれぞれ設け、この上にポリシリコンゲー）
Ｍ（９７）を設ける。更に酸化物層（９）、配線導体（
１０１）、および酸化物層（１０２）を設ける。ｎ型領
域（へ）を囲むｐ型層−にはｐ型領域鏝を選択拡散で形
成し、これをＶｓｓに接続し、これとｐ型島状領域との
間のｎ型エビタキクヤル層（８’ＺＪに＋ はｎ型領域国を選択拡散で形成し、これをＶＤＤに接続
する。なお、これ以外の各半導体領域に対する配線およ
びゲートに対する配線は第４図と同一になされている。
この第３図のＣ−ＭＯＳ−ＦＥＴは、寄生トランジスタ
のエミッタとして働＜ｐｍドレイン領域＠η及びゲート
接続用ｐ型領域−の下部にコレクタとして働くｐ型基板
［Ｆ］υを有するので、エミッタから注入されたホール
がコ°レクタとして働く側面のｐ型層曽のみならず下部
のｐｍ基板［Ｆ］υでも吸収され、左側のｐ型島状領域
（財）にほとんど達しなくなる。従って、実施例１と同
様な作用効果が得られる。
〔変形例〕
本発明は上述の実施例１〜３に限定されるものではなく
、例えば、次の変形例が可能なものである。
（ａ）　　実施例１において、基板Ｃυをｐ型とし、こ
とＫｎ型島状領域、ｐ型島状領域、ｐ型島状領域を取り
囲むｎ厘層を形成する場合にも適用可能である。
（ｂ）　　ソース領域帽１又はｌ５７）−又は＠６）翰
、ドレイン領域ｃ！ｅ　Ｃ３１）又は田６υ又は［Ｆ］
η０υ以外の領域は必要に応じて増減しても差支えない
。例えば、フィールド反転防止層を設けてもよい。
（ｃ）　　多結晶シリコンゲート（ト）Ｇη又は鏝［Ｆ
］■又は翰（資）を、ＡＩゲート、シリコンゲート等に
する場合にも適用可能である。
（ｄ）　　実施例２において、ｎ型不純物層印と、埋め
込みｎ型不純物層曽とは必ずしも両側で重なり合ってな
くてもよい。どちらか一方の側で重なり合つ【いても、
両方の側ではなれていてもよい。
（ｅ）　　実施例２におい【、基板１５υをｎ型として
もよい。
（ｆ）　　実施例２Ｖｃおいて、エピタキシャル成長層
−をｎ型としてここにｐ型島状領域、ｐ型埋め込み層、
ｐ型不純物層を形成する場合にも適用可能である。
（ｇ）　　実施例３において、基板侶υをｎＷとして、
ここＫｐ型エピタキシャル層、ｐ型不純物層、ｐ型島状
領域を形成する場合にも適用可能である。
〔発明の効果〕
上述から明らかな如く、一方の導電型の島状領域の側部
のみならず、下部にも他方の導電型層を設けたので、寄
生トランジスタ作用で注入されたキャリアがここでも吸
収され、他方の導電型の島状領域にほとんど到達しなく
なる。従って、Ｃ−ＭＯＳ−ＦＥＴの耐ランチアップ性
を大幅に向上させることが出来る。
【図面の簡単な説明】
第１図は本発明の実施例ＩＣ係わるＣ−ＭＯＳ−ＦＥＴ
を製造工程順に示す断面図、 第２図は本発明の実施例２１Ｃ係わるＣ−ＭＯＳ−ＦＥ
Ｔを製造工程順に示す断面図、 第３図は本発明の実施例３に係わるＣ−ＭＯＳ−ＦＥＴ
を製造工程順に示す断面図、 第４図は従来のＣ−ＭＯＳ−ＦＥＴを示す断面図、 第５図は第１図のＣ−ＭＯＳ−ＦＥＴの等価回路図であ
る。 ＣＩ）・・・基板、＠・・・ｐ型島状領域、（財）・・
・ｎ型島状領域、（ハ）・・・ｐｍ不純物層、（イ）・
・・ｐ型ドレイン領域、■・・・ｐ型ドレイン領域、（
至）・・・ｎ型ソース領域、６η＋ ・・・ｎ型ドレイン領域、Ｃｌ６）０７）・・・ゲート
。

Claims (1)

    【特許請求の範囲】
  1. （１）一方の導電型の半導体基体領域と、 前記基体領域の中に形成された一方の導電型の島状領域
    と、 前記基体領域の中に形成された他方の導電型の島状領域
    と、 前記一方の導電型の島状領域の中に形成された他方の導
    電型チャネルの絶縁ゲート電界効果トランジスタと、 前記他方の導電型の島状領域の中に形成され且つ前記他
    方の導電型チャネルの絶縁ゲート電界効果トランジスタ
    と相補動作するように接続された一方の導電型チャネル
    の絶縁ゲート電界効果トランジスタと、 前記一方の導電型の島状領域の側部および下部に設けら
    れた他方の導電型層と を含んでいることを特徴とする相補型絶縁ゲート電界効
    果トランジスタを有する集積回路。
JP59270175A 1984-12-21 1984-12-21 相補型電界効果トランジスタを有する集積回路 Pending JPS61147564A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59270175A JPS61147564A (ja) 1984-12-21 1984-12-21 相補型電界効果トランジスタを有する集積回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59270175A JPS61147564A (ja) 1984-12-21 1984-12-21 相補型電界効果トランジスタを有する集積回路

Publications (1)

Publication Number Publication Date
JPS61147564A true JPS61147564A (ja) 1986-07-05

Family

ID=17482568

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59270175A Pending JPS61147564A (ja) 1984-12-21 1984-12-21 相補型電界効果トランジスタを有する集積回路

Country Status (1)

Country Link
JP (1) JPS61147564A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63244876A (ja) * 1987-03-31 1988-10-12 Toshiba Corp 相補型ｍｉｓ半導体装置及びその製造方法
JPH0415955A (ja) * 1990-05-09 1992-01-21 Mitsubishi Electric Corp 半導体装置の入力回路の製造方法
JPH06314773A (ja) * 1993-03-03 1994-11-08 Nec Corp 半導体装置
US6043522A (en) * 1997-10-06 2000-03-28 Mitsubishi Electric System Lsi Design Corporation Field effect transistor array including doped two-cell isolation region for preventing latchup
JP2006165056A (ja) * 2004-12-02 2006-06-22 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2014011336A (ja) * 2012-06-29 2014-01-20 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
JP2014027111A (ja) * 2012-07-26 2014-02-06 Fujitsu Semiconductor Ltd 半導体装置およびその駆動方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5098791A (ja) * 1973-12-27 1975-08-06
JPS58158961A (ja) * 1982-03-17 1983-09-21 Hitachi Ltd 半導体集積回路装置
JPS58196045A (ja) * 1982-05-11 1983-11-15 Toshiba Corp 相補型ｍｏｓ半導体装置
JPS59110153A (ja) * 1982-12-15 1984-06-26 Fujitsu Ltd Ｃｍｉｓ電界効果半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5098791A (ja) * 1973-12-27 1975-08-06
JPS58158961A (ja) * 1982-03-17 1983-09-21 Hitachi Ltd 半導体集積回路装置
JPS58196045A (ja) * 1982-05-11 1983-11-15 Toshiba Corp 相補型ｍｏｓ半導体装置
JPS59110153A (ja) * 1982-12-15 1984-06-26 Fujitsu Ltd Ｃｍｉｓ電界効果半導体装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63244876A (ja) * 1987-03-31 1988-10-12 Toshiba Corp 相補型ｍｉｓ半導体装置及びその製造方法
JPH0415955A (ja) * 1990-05-09 1992-01-21 Mitsubishi Electric Corp 半導体装置の入力回路の製造方法
JPH06314773A (ja) * 1993-03-03 1994-11-08 Nec Corp 半導体装置
US6043522A (en) * 1997-10-06 2000-03-28 Mitsubishi Electric System Lsi Design Corporation Field effect transistor array including doped two-cell isolation region for preventing latchup
JP2006165056A (ja) * 2004-12-02 2006-06-22 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP4530823B2 (ja) * 2004-12-02 2010-08-25 三洋電機株式会社 半導体装置及びその製造方法
US7999327B2 (en) 2004-12-02 2011-08-16 Sanyo Electric Co., Ltd. Semiconductor device, and semiconductor manufacturing method
JP2014011336A (ja) * 2012-06-29 2014-01-20 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
JP2014027111A (ja) * 2012-07-26 2014-02-06 Fujitsu Semiconductor Ltd 半導体装置およびその駆動方法

Similar Documents

Publication Publication Date Title
JP2988871B2 (ja) トレンチゲートパワーｍｏｓｆｅｔ
JP2585331B2 (ja) 高耐圧プレーナ素子
US5191395A (en) Mos type semiconductor device with means to prevent parasitic bipolar transistor
JPH0336311B2 (ja)
US4816880A (en) Junction field effect transistor
JP3400891B2 (ja) 半導体記憶装置およびその製造方法
US4713329A (en) Well mask for CMOS process
JPS61147564A (ja) 相補型電界効果トランジスタを有する集積回路
JP4149109B2 (ja) 半導体集積回路装置およびその製造方法
US5723349A (en) Process for manufacturing a high conductivity insulated gate bipolar transistor integrater structure
US6563169B1 (en) Semiconductor device with high withstand voltage and a drain layer having a highly conductive region connectable to a diffused source layer by an inverted layer
JPS62237757A (ja) 半導体集積回路とその製造方法
JP2000058823A (ja) 半導体装置およびその製造方法
JP2926962B2 (ja) Ｍｉｓ型電界効果トランジスタを有する半導体装置
JP2926969B2 (ja) Ｍｉｓ型電界効果トランジスタを有する半導体装置
JP3260561B2 (ja) 絶縁ゲート型半導体装置
JP3230504B2 (ja) Ｍｉｓ型半導体装置及びその製造方法
JPH01132167A (ja) 半導体装置
JPH0722182B2 (ja) 相補形半導体装置
KR100245303B1 (ko) 바이 모스형 전력 반도체 소자 및 그의 제조방법
JPS63175463A (ja) バイｍｏｓ集積回路の製造方法
JP2968640B2 (ja) 半導体装置
JP3186057B2 (ja) バイポーラｉｃと、バイポーラｉｃのジャンクションキャパシタの製造方法
JP3206289B2 (ja) 絶縁ゲートバイポーラトランジスタとその製造方法
KR100332115B1 (ko) 반도체전력소자및그제조방법