JPH0721799A - Semiconductor storage device - Google Patents
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- JPH0721799A JPH0721799A JP5188638A JP18863893A JPH0721799A JP H0721799 A JPH0721799 A JP H0721799A JP 5188638 A JP5188638 A JP 5188638A JP 18863893 A JP18863893 A JP 18863893A JP H0721799 A JPH0721799 A JP H0721799A
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- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＤＲＡＭ、ＳＲＡＭ等
の半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device such as DRAM or SRAM.
【０００２】[0002]
【従来の技術】通常、半導体記憶装置の製造プロセスの
最終工程において、製品の検査工程があり、近年の半導
体記憶装置の大容量化にともない、この検査工程でのメ
モリセルのテスト時間の増大化が問題となっている。例
えば、テストパターンとして一般に知られている“ＭＡ
ＲＣＨ”を用いて１Ｍワード×１ビット構成の１Ｍビッ
トＤＲＡＭをサイクル時間２６０ｎｓでテストすると約
３．２秒を要する。このようなテストを様々なモードで
実施すると、テストのために長時間を要することにな
る。そのため、このテスト時間を短縮する方法が提案さ
れている。以下、従来の第１のテスト時間短縮の方法に
ついて説明する。2. Description of the Related Art Usually, there is a product inspection step in the final step of a semiconductor memory device manufacturing process. With the recent increase in the capacity of semiconductor memory devices, the test time of memory cells in this inspection step is increased. Is a problem. For example, “MA, which is generally known as a test pattern,
It takes about 3.2 seconds to test a 1M bit × 1 bit 1Mbit DRAM using the RCH ″ at a cycle time of 260ns. When such a test is performed in various modes, it takes a long time for the test. Therefore, a method for reducing the test time has been proposed, and the first conventional method for reducing the test time will be described below.
【０００３】（従来の第１のテスト時間短縮の方法）図
１３は従来の第１のテスト時間短縮の方法を説明するブ
ロック構成図であり、図１４はテストモードのタイミン
グ図である（日経エレクトロニクス、１９８５．６．
３、Ｐ２０９〜２３１参照）。図において、セルアレイ
は２５６Ｋビットのセル・ブロック０〜セル・ブロック
３に４分割され、各ブロックは４本のＩ／Ｏバスを介し
て１／４デコーダ（ニブル・デコーダ）に接続される。
この１／４デコーダは、行アドレス（ＲＡ９）と列アド
レス（ＣＡ９）により４本のＩ／Ｏバスから１本を選択
し、外部ピンＤIN、ＤOUT に接続している。(Conventional First Test Time Shortening Method) FIG. 13 is a block diagram illustrating a first conventional test time shortening method, and FIG. 14 is a timing diagram of a test mode (Nikkei Electronics). , 1985.6.
3, pp. 209-231). In the figure, the cell array is divided into four blocks of cell blocks 0 to 3 each having 256 K bits, and each block is connected to a 1/4 decoder (nibble decoder) via four I / O buses.
The 1/4 decoder selects one of the four I / O buses by the row address (RA9) and the column address (CA9) and connects it to the external pins D IN and D OUT .
【０００４】前記構成において、通常動作モードでは、
１ビットの読み出し、および書込みを実行し、外部信号
で１／４デコーダを停止することにより２５６Ｋ×４試
験機能ブロックを動作する。この試験機能ブロックのテ
ストモードにおいて、試験用ライト回路０〜３を同時に
動作してセル・ブロック０〜３に同一データを書き込
み、セル・ブロック０〜３のデータをリード・データ論
理回路を介してＤOUT に読み出し出力する。そして、こ
のリード・データ論理回路は図１４に示すような出力状
態から、４ビットのデータの一致、不一致を判別してメ
モリの試験を行う。この方法では、同一データを同時に
出力することにより、テスト時間を１／４に短縮してい
る。In the above structure, in the normal operation mode,
The 256K × 4 test function block is operated by executing reading and writing of 1 bit and stopping the 1/4 decoder with an external signal. In the test mode of this test function block, the test write circuits 0 to 3 are simultaneously operated to write the same data to the cell blocks 0 to 3, and the data of the cell blocks 0 to 3 are read via the read data logic circuit. Read out and output to D OUT . Then, this read data logic circuit determines the match or mismatch of the 4-bit data from the output state as shown in FIG. 14 and tests the memory. In this method, the same data is output at the same time to shorten the test time to 1/4.
【０００５】（従来の第２のテスト時間短縮の方法）ま
た、図１５は従来の第２のテスト時間短縮の方法に用い
るピン配置図であり、図１６は従来の第２のテスト時間
短縮の方法を説明するブロック構成図である。このテス
ト時間短縮の方法は、ビット構成可変方式と呼ばれるも
のであり（信学会春季全国大会予稿集、Ｃ−６９６、１
９９０年、５−２６０／Ｃ−３０５、１９８８年、２−
２６６参照）、図１６に示すように１ＭのＳＲＡＭを３
２Ｋビットのメモリセルブロック３２個のそれぞれに４
個ずつのセンスアンプおよびライトドライバを配置した
構成とし、それぞれ４本のリードデータバスとライトデ
ータバスに接続するとともに、その各バスにはリードデ
ータセレクタおよびライトデータセレクタを介して出力
バッファおよび入力バッファが接続されている。(Conventional Second Test Time Reduction Method) FIG. 15 is a pin arrangement diagram used in the conventional second test time reduction method, and FIG. 16 is a conventional second test time reduction method. It is a block block diagram explaining a method. This method of shortening the test time is called the variable bit configuration method (The Proceedings of the Spring National Convention of the SIJ, C-696, 1).
990, 5-260 / C-305, 1988, 2-
266), and as shown in FIG.
4 for each of 32 2K-bit memory cell blocks
Each sense amplifier and write driver are arranged and connected to four read data buses and four write data buses, and an output buffer and an input buffer are connected to each bus via a read data selector and a write data selector. Are connected.
【０００６】そして、×１／×４の切替え信号であるＢ
１／＊Ｂ４（以下、反転信号を＊で表す）およびＩＯＳ
ｉ（Ｉ／Ｏセレクト信号）により、入出力バッファおよ
びバスに対するデータの入出力の個数を１個あるいは４
個に切り替えている。なお、この×１／×４切り替えに
よるＩ／Ｏピンの増加は、図１５に示すようにＩ／Ｏピ
ンを４個増加させ、アドレスピンを２本減少させ、
Ｄin、ＤOUT ピンをなくすことによって行っている。こ
の方法では、１ＭビットＳＲＡＭを×１構成／×４構成
のいずれにも切り替え可能とし、×４構成でテストを行
うことによりテスト時間を短縮している。Then, B which is a switching signal of × 1 / × 4
1 / * B4 (hereinafter, the inverted signal is indicated by *) and IOS
Depending on i (I / O select signal), the number of input / output of data to / from the input / output buffer and the bus is 1 or 4.
I am switching to individual. It should be noted that the increase in I / O pins due to this x1 / x4 switching increases four I / O pins and decreases two address pins as shown in FIG.
This is done by eliminating the D in and D OUT pins. In this method, the 1 Mbit SRAM can be switched to either the x1 configuration or the x4 configuration, and the test time is shortened by performing the test with the x4 configuration.
【０００７】（従来の第３のテスト時間短縮の方法）ま
た、図１７は従来の第３のテスト時間短縮の方法を説明
する１ＭビットＳＲＡＭのブロック構成図であり、図１
８はリードサイクルのタイミング図であり、図１９はラ
イトサイクルのタイミング図である。(Conventional Third Test Time Reduction Method) FIG. 17 is a block configuration diagram of a 1 Mbit SRAM for explaining a third conventional test time reduction method.
8 is a timing diagram of the read cycle, and FIG. 19 is a timing diagram of the write cycle.
【０００８】図１７において、１Ｍビットのメモリセル
アレイの行アドレスはアドレスバッファおよびローデコ
ーダにより９ビットのアドレスで設定され、列アドレス
はアドレスバッファおよびカラムデコーダにより８ビッ
トのアドレスで設定される。そして、入出力データコン
トロールを介して８ビットのデータの入出力が行われ
る。なお、この方法では、１サイクル中において、アド
レスピンを変化させることなく８ビット同時にデータの
入出力を行うものである。この方法では、１サイクル中
に８ビット同時にデータの入出力を行うことよって、テ
スト時間を短縮している。In FIG. 17, a row address of a 1 Mbit memory cell array is set by a 9-bit address by an address buffer and a row decoder, and a column address is set by an 8-bit address by an address buffer and a column decoder. Then, 8-bit data is input / output via the input / output data control. In this method, 8-bit data is simultaneously input / output during one cycle without changing the address pin. In this method, the test time is shortened by simultaneously inputting / outputting data of 8 bits in one cycle.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、前記の
従来の半導体記憶装置においては、以下のような問題点
を有している。However, the above-mentioned conventional semiconductor memory device has the following problems.
【００１０】（１）従来のテスト時間短縮方法は、誤り
の生じたデータやメモリセルあるいはその回路の特定が
困難であるという問題点がある。例えば、図１３に示す
従来例の場合、テストデータは１ビットのみであって、
書込みのデータは４ビットとも同じであるため、読み出
しデータが不一致の場合に、誤りデータの特定やその誤
りデータを出力したメモリセルあるいはその回路の特定
を行うことが困難である。(1) The conventional test time shortening method has a problem in that it is difficult to specify the erroneous data, the memory cell or the circuit thereof. For example, in the case of the conventional example shown in FIG. 13, the test data is only 1 bit,
Since the write data is the same for all 4 bits, it is difficult to specify the error data and the memory cell or its circuit that output the error data when the read data do not match.
【００１１】（２）また、従来のテスト時間短縮方法
は、アドレス数とＩ／Ｏ数の関係から割当ピンの数に制
限が生じるため、同時にテストするデータ数を容易に任
意に増加させることができないという問題点がある。例
えば、図２０のアドレス数とＩ／Ｏ数の関係表に示すよ
うに、図１７に示す従来例の場合において×８ピンにす
る場合、Ｉ／Ｏピンを８個増加させアドレスピンを３個
減らし、コントロールピンについても変更が生じるた
め、２８ピンで納まらなくなる。(2) Further, in the conventional test time shortening method, since the number of assigned pins is limited due to the relationship between the number of addresses and the number of I / Os, the number of data to be simultaneously tested can be easily and arbitrarily increased. There is a problem that you cannot do it. For example, as shown in the relationship table between the number of addresses and the number of I / Os shown in FIG. 20, in the case of the conventional example shown in FIG. 17, when the number of pins is set to x8, the number of I / O pins is increased by 8 and the number of address pins is increased by 3. The number of control pins will be reduced and changes will be made to the control pins, so 28 pins will not fit.
【００１２】（３）また、同一サイクル中に、例えばア
ドレスピンからＤin、ＤOUT ピンといったピンの役割の
切替えを行なうことはできない。(3) Further, during the same cycle, it is not possible to switch the roles of pins such as the address pin to the D in pin and the D OUT pin.
【００１３】そこで、本発明は前記した従来のテスト時
間短縮方法の問題点を解決し、半導体記憶装置のメモリ
セルの検査において、誤りデータや誤り箇所の特定が可
能で、テストデータ数の変更が容易でテスト時間が短時
間になる半導体記憶装置を提供することを目的とする。Therefore, the present invention solves the above-mentioned problems of the conventional test time shortening method, and in the inspection of the memory cell of the semiconductor memory device, it is possible to specify the error data and the error portion, and the number of test data can be changed. An object of the present invention is to provide a semiconductor memory device that is easy and has a short test time.
【００１４】[0014]
【課題を解決するための手段】本発明は、前記目的を達
成するために、メモリセルが行と列にマトリックス状に
配列されたメモリセルアレイを有する半導体記憶装置に
おいて、同一行のメモリセルに接続されたワード線と、
同一列の前記メモリセルに接続されるとともに複数のグ
ループに区分されてなるビット線と、ワード線と接続し
てワード線を選択する行デコーダと、グループ毎のビッ
ト線と接続してグループおよび該グループの所望の数の
ビット線を選択する列デコーダと、列デコーダによって
選択されたビット線に対応したデータ数の入出力を行う
データ入出力バッファと、同一メモリサイクル内におい
て、アドレスピンにデータピンとしての機能を付加する
制御手段とにより半導体記憶装置を構成するものであ
る。According to the present invention, in order to achieve the above object, in a semiconductor memory device having a memory cell array in which memory cells are arranged in a matrix in rows and columns, the memory cells are connected to the same row. Word line,
A bit line connected to the memory cells in the same column and divided into a plurality of groups, a row decoder connected to the word line to select the word line, and a group connected to the bit line for each group A column decoder that selects the desired number of bit lines in the group, a data input / output buffer that inputs / outputs the number of data corresponding to the bit lines selected by the column decoder, and a data pin to an address pin in the same memory cycle. The semiconductor memory device is configured by the control means for adding the function as described above.
【００１５】そして、制御手段は付加信号により、アド
レスピンへのデータピンとしての機能の付加および削除
を行うことができる。Then, the control means can add or delete the function as the data pin to the address pin by the addition signal.
【００１６】また、列デコーダは、付加信号により選択
するビット線の数を変更することができる。Further, the column decoder can change the number of bit lines selected by the additional signal.
【００１７】また、前記付加信号をテスト信号とするこ
ともできる。The additional signal may be a test signal.
【００１８】ここで、複数のグループに区分されてなる
ビット線は、メモリセルアレイの列方向のビット線のビ
ット数と列デコーダに入力される列アドレスのビット数
とによって定められるものであり、列デコーダに入力さ
れる列アドレスのビット数を変化させることよって、グ
ループの個数を任意に設定することができるものであ
る。Here, the bit lines divided into a plurality of groups are determined by the number of bits of the bit lines in the column direction of the memory cell array and the number of bits of the column address input to the column decoder. The number of groups can be arbitrarily set by changing the number of bits of the column address input to the decoder.
【００１９】また、データ入出力バッファは、行アドレ
スを設定するアドレスピンの接続される入出力バッフ
ァ、あるいは列アドレスを設定するアドレスピンの接続
される入出力バッファを含むものである。The data input / output buffer includes an input / output buffer to which an address pin for setting a row address is connected or an input / output buffer to which an address pin for setting a column address is connected.
【００２０】また、制御手段は、一メモリサイクル内に
おいて、付加信号の入力によりアドレスピンとデータバ
スとの接続を行うことにより、アドレスピンに対するデ
ータの入出力を行うことができる。Further, the control means can input / output data to / from the address pin by connecting the address pin and the data bus by inputting an additional signal in one memory cycle.
【００２１】[0021]
【作用】本発明によれば、前記構成とすることによっ
て、メモリセルが行と列にマトリックス状に配列された
メモリセルアレイを有する半導体記憶装置において、同
一行のメモリセルに対してワード線を接続し、同一列の
メモリセルにビット線を接続するとともにそのビット線
を複数のグループに区分して選択可能とし、さらに行デ
コーダをワード線と接続してワード線を選択可能とし、
また列デコーダをグループ毎のビット線と接続してグル
ープおよび該グループの所望の数のビット線を選択可能
とし、データ入出力バッファが列デコーダによって選択
されたビット線に対応したデータ数の入出力を行い、制
御手段は同一メモリサイクル内において、付加信号と列
アドレス信号に基づいて選択されるビット線の数を変更
し、アドレスピンにデータピンとしての機能を付加し
て、アドレスピンをアドレス入力用として使用し、その
後データ入出力用として使用することにより、選択ビッ
ト線に対応したデータの入出力を行う。According to the present invention, with the above structure, in a semiconductor memory device having a memory cell array in which memory cells are arranged in rows and columns in a matrix, word lines are connected to memory cells in the same row. Then, the bit lines are connected to the memory cells in the same column and the bit lines can be divided into a plurality of groups for selection, and the row decoder can be connected to the word lines to select a word line,
In addition, the column decoder is connected to the bit lines of each group to enable selection of a group and a desired number of bit lines of the group, and the data input / output buffer inputs / outputs the number of data corresponding to the bit line selected by the column decoder. The control means changes the number of bit lines selected based on the additional signal and the column address signal in the same memory cycle, adds the function as the data pin to the address pin, and inputs the address pin to the address. It is used for data input / output and then used for data input / output to input / output data corresponding to the selected bit line.
【００２２】また、制御手段による選択されるビット線
の数の変更は、列デコーダに入力される列アドレスのビ
ット数を変化させて、選択するグループの個数を任意に
設定するにより行うことができる。The number of bit lines selected by the control means can be changed by changing the number of bits of the column address input to the column decoder and arbitrarily setting the number of selected groups. .
【００２３】また、この付加信号としてテスト信号を用
いることができ、この付加信号を制御手段に入力して、
アドレスピンへのデータピンの機能の付加および削除を
行うことができる。A test signal can be used as the additional signal, and the additional signal is input to the control means to
Data pin functions can be added to and deleted from address pins.
【００２４】[0024]
【実施例】以下、本発明の実施例を図を参照しながら詳
細に説明するが、本発明は実施例に限定されるものでは
ない。Embodiments of the present invention will now be described in detail with reference to the drawings, but the present invention is not limited to the embodiments.
【００２５】〔実施例の構成〕はじめに、本発明の半導
体記憶装置のブロック構成について図１を用いて説明す
る。図１において、１は、メモリセルがマトリックス状
に配列されたメモリセルアレイであり、同一行のメモリ
セルが接続されたワード線と同一列のメモリセルが接続
され複数のグループに区別されたビット線を有してい
る。そして、この実施例においては、メモリセルアレイ
１は５１２ワード×２０４８ビットの１Ｍビットメモリ
を構成している。２は入力バッファ・Ｉ／Ｏ切替回路で
あり、アドレスピンＡ０〜Ａ７，Ａ１２をローデコーダ
４に接続してメモリセルアレイ１の行アドレスを指定す
るアドレスの入力バッファの機能と、データの入出力を
行うデータ入出力バッファの機能とを有している。ま
た、３も入力バッファ・Ｉ／Ｏ切替回路であり、アドレ
スピンＡ８〜Ａ１１，Ａ１３〜Ａ１６をカラムコーダ５
に接続してメモリセルアレイ１の列アドレスを指定する
アドレスの入力バッファの機能と、データの入出力を行
うデータ入出力バッファの機能を有している。４は前記
ワード線に接続され、行アドレス信号に基づいてワード
線を選択するローデコーダ（行デコーダ）であり、５は
前記複数のグループに対応したビット線に接続され、列
アドレス信号に基づいてビット線を選択するカラムデコ
ーダ（列デコーダ）であり、テスト信号（＊ＴＥＳＴ
（以下、反転信号を＊で表す））に基づいて選択するビ
ット線の数を変更することができるものである。なお、
前記入力バッファ・Ｉ／Ｏ切替回路２、４のデータ入出
力バッファの機能は、テスト信号と列アドレス信号に基
づいて、選択されたビット線に対応したデータ数を入出
力することができる。６はメモリセルのデータを増幅し
てデータバスに出力するセンス／スイッチであり、７は
Ｉ／Ｏ０〜Ｉ／Ｏ７の入出力端子からの入力データをセ
ンサ／スイッチ６に入力するための入力データコントロ
ールであり、８はセンス／スイッチ６からの出力データ
をＩ／Ｏ０〜Ｉ／Ｏ７の入出力端子に出力するための出
力データコントロールである。９および１０はセンス／
スイッチ６と入力バッファ・Ｉ／Ｏ切替回路２および入
力バッファ・Ｉ／Ｏ切替回路３とを接続して、テストデ
ータの入出力を制御するものである。[Structure of Embodiment] First, a block structure of a semiconductor memory device of the present invention will be described with reference to FIG. In FIG. 1, reference numeral 1 denotes a memory cell array in which memory cells are arranged in a matrix, and word lines to which memory cells in the same row are connected and memory cells in the same column are connected and bit lines are distinguished into a plurality of groups. have. Further, in this embodiment, the memory cell array 1 constitutes a 1M bit memory of 512 words × 2048 bits. Reference numeral 2 denotes an input buffer / I / O switching circuit, which connects the address pins A0 to A7 and A12 to the row decoder 4 to perform the function of an input buffer for specifying the row address of the memory cell array 1 and the input / output of data. It has a function of a data input / output buffer. Also, 3 is an input buffer / I / O switching circuit, and the address pins A8 to A11 and A13 to A16 are connected to the column coder 5.
It has a function of an input buffer for an address that specifies a column address of the memory cell array 1 connected to the memory and a function of a data input / output buffer that inputs / outputs data. Reference numeral 4 is a row decoder (row decoder) which is connected to the word line and selects a word line based on a row address signal. Reference numeral 5 is connected to a bit line corresponding to the plurality of groups and based on a column address signal. It is a column decoder (column decoder) that selects bit lines, and a test signal (* TEST
It is possible to change the number of bit lines to be selected based on (hereinafter, an inversion signal is represented by *). In addition,
The function of the data input / output buffer of the input buffer / I / O switching circuits 2 and 4 can input / output the number of data corresponding to the selected bit line based on the test signal and the column address signal. Reference numeral 6 is a sense / switch for amplifying the data of the memory cell and outputting it to the data bus, and 7 is input data for inputting the input data from the input / output terminals of I / O0 to I / O7 to the sensor / switch 6. Control 8 is an output data control for outputting the output data from the sense / switch 6 to the input / output terminals of I / O0 to I / O7. 9 and 10 are sense /
The switch 6 is connected to the input buffer / I / O switching circuit 2 and the input buffer / I / O switching circuit 3 to control the input / output of test data.
【００２６】そして、前記構成の半導体記憶装置におい
て、テスト信号は入力バッファ・Ｉ／Ｏ切替回路２、３
とカラムデコーダ５とテストデータコントロール９、１
０に入力され、列アドレス信号とともに、カラムデコー
ダ５において選択されるビット線の数を変更したり、ア
ドレスピンのアドレス入力用とデータの入出力用との切
り替えを行っている。In the semiconductor memory device having the above structure, the test signals are input buffer / I / O switching circuits 2, 3
And column decoder 5 and test data control 9 and 1
The number of bit lines selected by the column decoder 5 is changed along with the column address signal input to 0, and switching between address input and data input / output of address pins is performed.
【００２７】なお、＊ＣＥ1 はチップイネーブル１入力
であり、ＣＥ2 はチップイネーブル２入力であり、チョ
プ選択や内部出力バッファ制御に用いられるものであ
る。また、＊ＯＥはデータ読み出し時の内部出力バッフ
ァの制御に用いるアウトプットイネーブル入力であり、
＊ＷＥはデータの書き込み、読み出しの選択に用いるラ
イトイネーブル入力である。Note that * CE 1 is a chip enable 1 input, and CE 2 is a chip enable 2 input, which is used for chop selection and internal output buffer control. * OE is an output enable input used to control the internal output buffer when reading data.
* WE is a write enable input used to select writing or reading of data.
【００２８】〔実施例の作用〕次に、本発明の実施例の
作用について説明する。[Operation of Embodiment] Next, the operation of the embodiment of the present invention will be described.
【００２９】（通常メモリアクセス）はじめに、通常の
メモリアクセスについて、そのリードモードを図２を用
いて説明し、ライトモードを図３を用いて説明する。な
お、図２，３において、アドレス信号を破線で示し、デ
ータ信号を一点鎖線で示している。(Normal Memory Access) First, the read mode of the normal memory access will be described with reference to FIG. 2, and the write mode will be described with reference to FIG. 2 and 3, the address signal is shown by a broken line and the data signal is shown by a dashed line.
【００３０】リードモード：通常のメモリアクセスにお
いては、＊ＴＥＳＴはハイレベルであり、テスト信号が
入力されている入力バッファ・Ｉ／Ｏ切替回路２，３、
カラムデコーダ５、およびテストデータコントロール
９，１０は、そのテスト信号による動作は行われない。Read mode: In normal memory access, * TEST is at a high level, and the input buffer / I / O switching circuits 2 and 3 to which the test signal is input.
The column decoder 5 and the test data controls 9 and 10 are not operated by the test signal.
【００３１】そして、メモリセルアレイ１では、アドレ
スピンＡ０〜Ａ７及びＡ１２の９ビットのアドレス信号
によりローデコーダ４が１本のワード線を選択し、アド
レスピンＡ８〜Ａ１１及びＡ１３／Ａ１６の８ビットの
アドレス信号によりカラムデコーダ５が１つのビット線
のクループを選択する。そして、読み出された８ビット
のデータは、センス／スイッチ６、出力データコントロ
ール８を介してＩ／Ｏ0 〜Ｉ／Ｏ7 の入出力端子から出
力される。In the memory cell array 1, the row decoder 4 selects one word line in response to the 9-bit address signal from the address pins A0 to A7 and A12, and the 8-bit address pins A8 to A11 and A13 / A16. The column decoder 5 selects one bit line group by the address signal. Then, the read 8-bit data is output from the input / output terminals of I / O 0 to I / O 7 via the sense / switch 6 and the output data control 8.
【００３２】ライトモード：前記リードモードと同様に
＊ＴＥＳＴはハイレベルであり、テスト信号による動作
は行われない。そして、メモリセルアレイ１において、
前記リードモードと同様にしてメモリモルの選択が行わ
れ、その選択されたメモリセルに対して、Ｉ／Ｏ0 〜Ｉ
／Ｏ7 の入出力端子から入力データコントロール７およ
びセンス／スイッチ６を介して入力データの書き込みが
行われる。Write mode: Similar to the read mode, * TEST is at the high level, and the operation by the test signal is not performed. Then, in the memory cell array 1,
A memory mole is selected in the same manner as in the read mode, and I / O 0 to I are selected for the selected memory cell.
Input data is written from the input / output terminal of / O 7 via the input data control 7 and the sense / switch 6.
【００３３】（テストリードモード）次に、メモリセル
アレイの読み出し状態をテストするテストリードモード
について説明する。図４，７は実施例のテストリードモ
ードを説明するブロック構成図であり、図５は実施例の
テストリードモードのタイムチャートである。なお、図
４において、アドレス信号を破線で示し、データ信号を
一点鎖線で示している。(Test Read Mode) Next, a test read mode for testing the read state of the memory cell array will be described. 4 and 7 are block configuration diagrams for explaining the test read mode of the embodiment, and FIG. 5 is a time chart of the test read mode of the embodiment. In FIG. 4, address signals are indicated by broken lines and data signals are indicated by alternate long and short dash lines.
【００３４】テストリードモードにおいては、まず、通
常のアクセスの場合と同様に、アドレス信号が所定のタ
イミングで入力され、ローデコーダ４を介して、ワード
線が一本選択される。そして、＊ＴＥＳＴ信号がローレ
ベルになるまでは通常のアクセスと同じように列アドレ
スに応じてカラムアドレス３が８ビット選択し、データ
を出力データコントロール８を介してデータバスに読み
出す。In the test read mode, first, similarly to the case of normal access, an address signal is input at a predetermined timing, and one word line is selected via the row decoder 4. Then, until the * TEST signal becomes low level, 8 bits of the column address 3 are selected according to the column address as in the normal access, and the data is read out to the data bus via the output data control 8.
【００３５】（ａ）列アドレスのみを用いる場合：ここ
で適当なタイミングで＊ＴＥＳＴ信号がローレベルにな
ると、カラムデコーダ３はその＊ＴＥＳＴ信号を受け
て、通常の８ビットのデータに追加して他の８ビットを
選択する。この追加ビットの選択は一度に１６ビットの
データの読み出しを行うことになる。この１６ビットの
データ出力のうちの追加分の８ビットのデータは、カラ
ムデコーダのデコード機能の切替えにより列アドレスの
アドレスピンＡ８〜Ａ１１，Ａ１３〜Ａ１６をデータ出
力用のピンとして使用することにより出力される。(A) When only column address is used: Here, when the * TEST signal becomes low level at an appropriate timing, the column decoder 3 receives the * TEST signal and adds it to normal 8-bit data. Select the other 8 bits. This selection of the additional bits means reading 16 bits of data at a time. The additional 8-bit data of the 16-bit data output is output by using the address pins A8 to A11 and A13 to A16 of the column address as data output pins by switching the decoding function of the column decoder. To be done.
【００３６】ここで、８ビットデータの追加選択を行う
カラムデコーダのデコード機能の切替えの一実施例につ
いて、図６のデータバスの構成図を用いて説明する。An embodiment of switching the decoding function of the column decoder for additionally selecting 8-bit data will be described with reference to the data bus configuration diagram of FIG.
【００３７】図６はアドレスを８ビットで指定する場合
を示している。図において、通常アドレスＡ８〜Ａ１
１，Ａ１３〜Ａ１６によって２０４８個のビット線対か
ら、カラムデコーダにより１／２５６（＝２8 ）のデコ
ードが行われる。そして、１Ｍビットのメモリセルアレ
イに対して８ビットのアドレス入力を行なうと、メモリ
セルアレイ中の８個（＝２０４８／２５６）のグループ
からなるビット線の各グループの内の１対のビット線が
選択される。これは、実施例の１Ｍビットのメモリセル
アレイにおいてはビット線は１１ビット分あり、この１
１ビット分のビット線対を８ビットのアドレスで指定す
ることは、ビット線を８個（３ビット分）のグループに
区別することになる。そして、各グループのビット線か
ら１対ずつのビット線が選択され、合計８ビットのデー
タＤ０〜Ｄ７が８ビットのデータバスに出力される。FIG. 6 shows a case where an address is designated by 8 bits. In the figure, normal addresses A8 to A1
1, A13 to A16 perform 1/256 (= 2 8 ) decoding from the 2048 bit line pairs by the column decoder. When an 8-bit address is input to the 1 Mbit memory cell array, a pair of bit lines in each group of 8 (= 2048/256) bit lines in the memory cell array are selected. To be done. This is because there are 11 bits of bit lines in the 1 Mbit memory cell array of the embodiment.
Designating a bit line pair for 1 bit with an address of 8 bits will distinguish the bit lines into groups of 8 (for 3 bits). Then, a pair of bit lines is selected from the bit lines of each group, and 8-bit data D0 to D7 in total is output to the 8-bit data bus.
【００３８】これに対して、８ビットから１ビット分減
らして７ビットでアドレスを指定する場合、この７ビッ
トでのアドレス指定は、＊ＴＥＳＴ信号がローレベルに
なることにより、例えばＡ８のアドレスによるデコード
を停止する等により行うことができる。そして、Ａ９〜
Ａ１１，Ａ１３〜Ａ１６によって２０４８個のビット線
対から、カラムデコーダにより１／１２８（＝２7 ）の
デコードが行われる。そして、１Ｍビットのメモリセル
アレイに対して７ビットのアドレス入力を行なうと、メ
モリセルアレイ中の１６個（＝２０４８／１２８）のグ
ループからなるビット線の各グループ内の１対のビット
線が選択される。これは、実施例の１Ｍビットのメモリ
セルアレイにおいて、１１ビット分のビット線対を７ビ
ットで指定すことは、ビット線を１６個（４ビット分）
のグループに区別することになる。そして、各グループ
のビット線から１対ずつのビット線が選択され、合計１
６ビットのデータＤ０〜Ｄ１５が１６ビットのデータバ
スに出力される。On the other hand, when the address is designated by 7 bits by reducing 1 bit from 8 bits, the address designation by 7 bits is performed by, for example, the address of A8 when the * TEST signal becomes low level. This can be done by stopping decoding or the like. And A9 ~
Decoding of 1/128 (= 2 7 ) is performed by the column decoder from 2048 bit line pairs by A11 and A13 to A16. When a 7-bit address is input to the 1 Mbit memory cell array, a pair of bit lines in each group of 16 (= 2048/128) bit lines in the memory cell array are selected. It This is because, in the 1 Mbit memory cell array of the embodiment, specifying a bit line pair for 11 bits by 7 bits means that 16 bit lines (for 4 bits) are specified.
Will be divided into groups. Then, one pair of bit lines is selected from the bit lines of each group, and a total of 1 is selected.
The 6-bit data D0 to D15 are output to the 16-bit data bus.
【００３９】このようにして１Ｍビットメモリセルアレ
イから出力されたデータは、以下に示す様にしてＩ／Ｏ
ピンあるいはアドレスピンに出力される。なお、ここで
は、１６ビットのデータを出力する場合を前提としてい
るため、追加の８ビット分のデータは列アドレスから出
力されることになる。図６に示す実施例では、あらかじ
め共通データバスを１６ビットにしておく。そして、通
常アクセスではカラムデコーダにおいてカラムアドレス
に応じて１６ビットのうちから８ビットを選択するが、
テストリードモードでは＊ＴＥＳＴ信号により通常のデ
コードを停止して、１６ビットのデータを選択する。そ
して、はじめの８ビット分のデータは、入出力データコ
ントロール７，８を介してＩ／ＯピンＩ／Ｏ0 〜Ｉ／Ｏ
7 から出力される。また、この選択により追加された８
ビットのデータは、テストデータコントロール１０およ
びテストデータ用データバスを介して、Ｉ／Ｏピンに切
り替えられたアドレスピンＡ８〜Ａ１１，Ａ１３〜Ａ１
６から出力される。The data output from the 1M-bit memory cell array in this manner is input / output as shown below.
Output to pin or address pin. Since it is assumed here that 16-bit data is output, the additional 8-bit data is output from the column address. In the embodiment shown in FIG. 6, the common data bus is set to 16 bits in advance. In normal access, the column decoder selects 8 bits out of 16 bits according to the column address.
In the test read mode, normal decoding is stopped by the * TEST signal and 16-bit data is selected. Then, the first 8-bit data is transferred to the I / O pins I / O 0 to I / O via the input / output data controls 7 and 8.
It is output from 7 . In addition, 8 added by this selection
The bit data is the address pins A8 to A11 and A13 to A1 switched to I / O pins via the test data control 10 and the test data data bus.
It is output from 6.
【００４０】（ｂ）列アドレス、および行アドレスを用
いる場合：前記図６に示すテストリードモードにおいて
は、列アドレスのアドレスピンＡ８〜Ａ１１，Ａ１３〜
Ａ１６をデータ出力ピンとすることによって、追加分の
８ビットのデータの出力を行っているが、さらに多くの
アドレスを選択して前記の１６ビット以上のデータを入
出力する場合には、行アドレスのアドレスピンＡ０〜Ａ
７，Ａ１２をデータ出力ピンとすることによりデータの
出力を行うことができる。(B) When using the column address and the row address: In the test read mode shown in FIG. 6, the address pins A8 to A11 and A13 of the column address are used.
By using A16 as the data output pin, the additional 8-bit data is output. However, when selecting more addresses and inputting / outputting the data of 16 bits or more, the row address Address pins A0-A
Data can be output by using A and A12 as data output pins.
【００４１】例えば、図７において＊ＴＥＳＴ信号がロ
ーレベルになると、カラムデコーダ３はその＊ＴＥＳＴ
信号を受けて、通常の８ビットのデータに追加してさら
に８ビット以上を選択する。この追加ビットの選択は一
度に１６ビット以上のデータの読み出しを行うことにな
り、はじめの８ビットについてはＩ／Ｏ0 〜Ｉ／Ｏ7の
入出力端子から出力され、８ビットを超して１６ビット
までの追加分については、前記（ａ）に示した様に列ア
ドレスのアドレスピンＡ８〜Ａ１１，Ａ１３〜Ａ１６を
データ出力ピンとすることにより出力を行い、さらに１
６ビットを超すデータについては、行アドレスのアドレ
スピンＡ０〜Ａ７，Ａ１２をデータ出力用のピンとして
使用することにより出力される。For example, when the * TEST signal becomes low level in FIG.
Upon receiving the signal, it is added to the normal 8-bit data and further 8 bits or more are selected. This selection of additional bits means that 16 or more bits of data are read at a time, and the first 8 bits are output from the I / O 0 to I / O 7 input / output terminals and exceed 8 bits. As for the additional portion up to 16 bits, as shown in (a), the address pins A8 to A11 and A13 to A16 of the column address are output as data output pins, and further output is performed.
Data of more than 6 bits is output by using the address pins A0 to A7 and A12 of the row address as data output pins.
【００４２】なお、この１Ｍビットメモリセルアレイか
らの１６ビット以上のデータの読み出しについては、ア
ドレス指定するビット数を減らして、選択するビット線
の数を増加させることにより行なわれる。The reading of data of 16 bits or more from the 1M bit memory cell array is performed by reducing the number of bits for addressing and increasing the number of bit lines to be selected.
【００４３】ここで、この１６ビットを超えるデータを
追加選択する一実施例について、図８のデータバスの構
成図を用いて説明する。図８の実施例においては、あら
かじめ共通データバスを１６ビット以上としておく。そ
して、通常アクセスではカラムデコーダにおいてカラム
アドレスに応じて８ビットを選択するが、テストリード
モードでは＊ＴＥＳＴ信号により通常のデコードを停止
することにより１６ビット以上のアドレスを選択する。
そして、この選択により追加されたデータのうち８ビッ
ト分のデータは、テストデータコントロール１０および
テストデータ用データバスを介して、Ｉ／Ｏピンに切り
替えられたアドレスピンＡ８〜Ａ１１，Ａ１３〜Ａ１６
に出力され、さらに１６ビットを超える分のデータは、
テストデータコントロール９およびテストデータ用デー
タバスを介して、Ｉ／Ｏピンに切り替えられたアドレス
ピンＡ０〜Ａ７，Ａ１２に出力される。Here, one embodiment for additionally selecting the data exceeding 16 bits will be described with reference to the data bus configuration diagram of FIG. In the embodiment of FIG. 8, the common data bus is set to 16 bits or more in advance. Then, in the normal access, the column decoder selects 8 bits in accordance with the column address, but in the test read mode, the normal decoding is stopped by the * TEST signal to select an address of 16 bits or more.
Of the data added by this selection, the 8-bit data is the address pins A8 to A11 and A13 to A16 switched to the I / O pins via the test data control 10 and the test data data bus.
The data for more than 16 bits is output to
It is output to the address pins A0 to A7, A12 switched to the I / O pins via the test data control 9 and the test data data bus.
【００４４】（テストライトモード）次に、メモリセル
アレイの書き込み状態をテストするテストライトモード
について説明する。図９は実施例のテストライトモード
を説明するブロック構成図であり、図１０は実施例のテ
ストライトモードのタイムチャートである。なお、図９
において、アドレス信号を破線で示し、データ信号を一
点鎖線で示している。(Test Write Mode) Next, the test write mode for testing the write state of the memory cell array will be described. FIG. 9 is a block diagram illustrating the test write mode of the embodiment, and FIG. 10 is a time chart of the test write mode of the embodiment. Note that FIG.
In, the address signals are indicated by broken lines and the data signals are indicated by alternate long and short dash lines.
【００４５】なお、この実施例では、Ａ０〜Ａ１６の１
７ビットのアドレス信号を用い、合計１６ビットのテス
トデータを入力する場合について説明する。まず、通常
のアクセスの場合と同様に、Ａ０〜Ａ７，Ａ１２のアド
レスから行アドレスを入力し、Ａ８〜Ａ１１，Ａ１３〜
Ａ１６のアドレスから列アドレスを入力することにより
メモリセルの選択が行われる。そして、通常のライトモ
ードではＩ／Ｏ0 〜Ｉ／Ｏ7 の入出力端子から８ビット
のデータが入力するのに対して、テストライトモードで
はこの選択されたメモリセルに対して１６ビットのデー
タの入力を行う。そこで、この１６ビットのうち８ビッ
トのデータは通常のライトモードと同様にしてＩ／Ｏ0
〜Ｉ／Ｏ7 の入出力端子から入力し、残りの８ビットの
データは列アドレスピンＡ８〜Ａ１１，Ａ１３〜Ａ１６
をデータ入力ピンに変更して行う。In this embodiment, 1 of A0 to A16
A case where a total of 16 bits of test data is input using a 7-bit address signal will be described. First, as in the case of normal access, the row address is input from the addresses A0 to A7 and A12, and A8 to A11 and A13 to
A memory cell is selected by inputting a column address from the address of A16. In the normal write mode, 8-bit data is input from the I / O 0 to I / O 7 input / output terminals, whereas in the test write mode, 16-bit data is input to the selected memory cell. Enter. Therefore, the data of 8 bits out of the 16 bits is I / O 0 in the same manner as in the normal write mode.
~ I / O 7 input / output terminals, the remaining 8-bit data is column address pins A8-A11, A13-A16
To the data input pin.
【００４６】この列アドレスピンＡ８〜Ａ１１，Ａ１３
〜Ａ１６をデータ入力ピンに変更するデコードの機能切
り替えは、前記（テストリードモード）の（ａ）列アド
レスを用いる場合の項において説明したように、＊ＴＥ
ＳＴ信号の入力よりデコードするアドレスの数を変更す
ることにより、カラムデコーダのデコード数を変更する
ことにより行うことができる。The column address pins A8 to A11, A13
As described in the section (a) when using the (a) column address in the (test read mode), * TE is used to switch the decoding function for changing A16 to a data input pin.
This can be performed by changing the decoding number of the column decoder by changing the number of addresses to be decoded by the input of the ST signal.
【００４７】そして、図１０のタイムチャートに示すよ
うに＊ＴＥＳＴ信号が入力されるとＩ／Ｏ0 〜Ｉ／Ｏ7
の入出力端子から入力データコントロール７およびセン
ス／スイッチ６を介して８ビットの入力データの書き込
みが行われ、また、前記デコードの機能切り替えにより
データ入力ピンに変更された列アドレスピンＡ８〜Ａ１
１，Ａ１３〜Ａ１６から、残りの８ビットの入力データ
の書き込みが行われる。なお、Ｉ／Ｏ0 〜Ｉ／Ｏ7 の出
力バッファはハイインピーダンスとなっている。Then, as shown in the time chart of FIG. 10, when the * TEST signal is input, I / O 0 to I / O 7
Column address pins A8 to A1 in which 8-bit input data are written from the input / output terminals of the input / output terminals 7 through the input data control 7 and the sense / switch 6, and are changed to data input pins by switching the decoding function.
1, the remaining 8-bit input data is written from A13 to A16. The output buffers of I / O 0 to I / O 7 have high impedance.
【００４８】また、このとき、入力バッフア・Ｉ／Ｏ切
替回路２およびテストデータコントロール９にも、＊Ｔ
ＥＳＴ信号が入力されるが、テストライトモードにおい
ては行アドレスはデータ入力に寄与しないので、＊ＷＥ
信号を入力バッフア・Ｉ／Ｏ切替回路２およびテストデ
ータコントロール９に入力し機能を停止させておくこと
もできる。At this time, the input buffer / I / O switching circuit 2 and the test data control 9 also have * T.
Although the EST signal is input, in the test write mode, the row address does not contribute to data input, so * WE
It is also possible to stop the function by inputting a signal to the input buffer / I / O switching circuit 2 and the test data control 9.
【００４９】（アドレス／Ｉ／Ｏ切替回路）次に、本発
明の実施例に使用するアドレス／Ｉ／Ｏ切替回路の一実
施例について説明する。(Address / I / O Switching Circuit) Next, an embodiment of the address / I / O switching circuit used in the embodiment of the present invention will be described.
【００５０】本発明では、１サイクルの間にアドレスピ
ンがデータ入出力ピンに変わるため、データ入出力ピン
として使用されている際に入力されるデータの変化が、
メモリ内部のアドレスを変化させる可能性がある。そこ
で、データの変化によるメモリ内部のアドレス変化を防
止するために、図１１に示すようなアドレス／Ｉ／Ｏ切
替回路を用いることができる。In the present invention, since the address pin is changed to the data input / output pin during one cycle, the change of the data input when it is used as the data input / output pin is
It may change the address inside the memory. Therefore, in order to prevent a change in address inside the memory due to a change in data, an address / I / O switching circuit as shown in FIG. 11 can be used.
【００５１】図１１においては、アドレス／Ｉ／Ｏピン
を破線で囲まれるような＊ＴＥＳＴ信号、ＴＥＳＴ信
号、およびコントロール信号により切替えられる切替回
路を介してデコーダあるいはテストデータバスに接続し
ており、＊ＴＥＳＴ信号によりテストモードに変更され
ている場合には、デコーダへの信号を遮断して内部アド
レスデータをラッチしている。これにより、サイクル中
においてメモリ内部アドレスの変化はなく、誤選択は生
じない。なお、図１１中の破線で示される切替回路とし
て、図１２に示すようなクロックドインバータを用いる
こともできる。In FIG. 11, the address / I / O pin is connected to the decoder or the test data bus through a switching circuit which is switched by the * TEST signal, the TEST signal, and the control signal surrounded by a broken line. When the test mode is changed by the * TEST signal, the signal to the decoder is cut off and the internal address data is latched. As a result, the memory internal address does not change during the cycle, and erroneous selection does not occur. A clocked inverter as shown in FIG. 12 can be used as the switching circuit shown by the broken line in FIG.
【００５２】〔実施例特有の効果〕実施例においては、
前記構成によって、例えば通常動作では、１ビットのみ
でのデジタル入出力であっても、テスト信号と列アドレ
ス信号により選択ビット数を１から８ビットに代えて、
アドレスピン７個をデータ入出力用に切り替えて使用す
ることにより、同一サイクルで８ビットの読み出し書込
みができる。あるいは、同様にして、選択ビット数を８
ビットから１６ビットに切替えて、追加の８ビットは８
本のアドレスピンで入出力することにより、テスト時に
おいては１６ビットのデータでテストを行うことがで
き、１Ｍビットメモリセルアレイにおいて、合計のピン
数を変化させることなく、８ビットあるいは１６ビット
のデータによるテストを行うことができる。[Effects Specific to the Embodiment] In the embodiment,
With the above configuration, for example, even in the normal operation, even if the digital input / output is only 1 bit, the number of selected bits is changed from 1 to 8 bits by the test signal and the column address signal,
By switching and using 7 address pins for data input / output, 8-bit read / write can be performed in the same cycle. Alternatively, the number of selected bits is set to 8 in the same manner.
Switch from 16 bits to 8 bits and 8 additional 8 bits
By inputting / outputting with the address pins of the book, the test can be performed with 16-bit data at the time of testing, and in the 1M-bit memory cell array, 8-bit or 16-bit data can be stored without changing the total number of pins. Can be tested by.
【００５３】また、同一サイクル内で、同時に複数のデ
ータを入出力できるためテスト時間が短縮される。例え
ば、通常１ビットのみのデータ入出力であったものを本
発明の実施例によりアドレスピンを用いてさらに７ビッ
トのデータが入出力できるようにすれば、テスト時間が
１／８となる。Also, a plurality of data can be input / output simultaneously in the same cycle, so that the test time is shortened. For example, if the data input / output of only 1 bit is normally used and the data of 7 bits is further input / output according to the embodiment of the present invention, the test time becomes 1/8.
【００５４】また、従来のテスト方法では、書込みデー
タが同一のものを４ビット同時に書込みしてきたが、本
発明の実施例では、任意のデータ数で任意のデータを
（各ビットが同一あるいは異なる）メモリセル書き込む
ことができる。Further, in the conventional test method, the same write data was written simultaneously for 4 bits. However, in the embodiment of the present invention, any data is written in any number of data (each bit is the same or different). Memory cells can be written.
【００５５】〔実施例の変形例〕＊ＴＥＳＴによるカラ
ムデコーダのデコード機能の切替えの方法として、前記
追加の８ビット分のデータの出力において説明したよう
に、あらかじめ共通データバスを１６ビットにしてお
き、通常アクセスではカラムデコーダにおいてカラムア
ドレスに応じて１６ビットのうちから８ビットを選択
し、＊ＴＥＳＴ信号により通常のデコードを停止して１
６ビットのアドレスを選択する方法を適用することもで
きる。この例の場合、×８，×１６の切替えは、テスト
時のデータのビット数はアドレスピンの数だけ増加させ
ることができ、そのテストデータのビット数に応じて、
データバスのビット数、カラムデコーダ、センスアン
プ、ライトバッファの回路手数を変更すれば、アドレス
ピンの数の範囲内で、自由にテストビット数を選択する
ことができる。なお、このアドレスピンの切替えは、原
則として、アドレスピンの数だけ可能でり、データのビ
ット数はアドレス数とＩ／Ｏ数との関係により制限なく
原則としてアドレスピンの数だけ増加させることができ
る。[Modification of Embodiment] As a method of switching the decoding function of the column decoder by * TEST, the common data bus is set to 16 bits in advance as described in the output of the additional 8-bit data. , In normal access, the column decoder selects 8 bits out of 16 bits according to the column address, stops normal decoding by the * TEST signal, and sets 1
A method of selecting a 6-bit address can also be applied. In the case of this example, when switching between × 8 and × 16, the number of bits of data at the time of test can be increased by the number of address pins, and the number of bits of the test data is
By changing the number of bits of the data bus, the number of circuits of the column decoder, the sense amplifier, and the write buffer, the number of test bits can be freely selected within the range of the number of address pins. As a general rule, the number of address pins can be switched, and the number of data bits can be increased in principle by the number of address pins without any limitation depending on the relationship between the number of addresses and the number of I / Os. it can.
【００５６】また、本発明の一実施例では、＊ＴＥＳＴ
信号をあらたにピンを設け外部信号を入力することによ
り発生しているが、この＊ＴＥＳＴ信号については、例
えば＊ＣＥ１，＊ＷＥ，＊ＯＥの信号の組合せ、あるい
はいずれかのコントロール信号のパルス入力により内部
で発生させることも可能である。In one embodiment of the present invention, * TEST
The signal is generated by newly providing a pin and inputting an external signal. For this * TEST signal, for example, a combination of * CE1, * WE, * OE signals, or pulse input of any control signal It is also possible to generate it internally.
【００５７】この実施例においては、ＳＲＡＭに適用し
ているが、ＤＲＡＭに適用することも可能である。In this embodiment, the SRAM is applied, but it is also possible to apply the DRAM.
【００５８】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。The present invention is not limited to the above embodiments, and various modifications can be made based on the spirit of the present invention, which are not excluded from the scope of the present invention.
【００５９】[0059]
【発明の効果】以上説明したように、本発明によれば、
半導体記憶装置のメモリセルの検査において、テスト
時間を短時間とすることができ、また、誤りデータや誤
り箇所を特定することができ、テストデータ数の変更を
容易に行うことができる。As described above, according to the present invention,
In the inspection of the memory cell of the semiconductor memory device, the test time can be shortened, the error data and the error location can be specified, and the number of test data can be easily changed.
【図１】本発明の半導体記憶装置のブロック構成図であ
る。FIG. 1 is a block configuration diagram of a semiconductor memory device of the present invention.
【図２】本発明の通常のメモリアクセスのリードモード
を説明するブロック構成図である。FIG. 2 is a block diagram illustrating a read mode of normal memory access according to the present invention.
【図３】本発明の通常のメモリアクセスのライトモード
を説明するブロック構成図である。FIG. 3 is a block diagram illustrating a write mode of normal memory access according to the present invention.
【図４】本発明の実施例のテストリードモードを説明す
るブロック構成図である。FIG. 4 is a block diagram illustrating a test read mode according to an embodiment of the present invention.
【図５】本発明の実施例のテストリードモードのタイム
チャートである。FIG. 5 is a time chart of the test read mode according to the embodiment of this invention.
【図６】本発明のデータバスの構成を説明する図であ
る。FIG. 6 is a diagram illustrating a configuration of a data bus of the present invention.
【図７】本発明の実施例のテストリードモードを説明す
るブロック構成図である。FIG. 7 is a block diagram illustrating a test read mode according to an embodiment of the present invention.
【図８】本発明のデータバスの構成を説明する図であ
る。FIG. 8 is a diagram illustrating a configuration of a data bus of the present invention.
【図９】本発明の実施例のテストライトモードを説明す
るブロック構成図である。FIG. 9 is a block diagram illustrating a test write mode according to an embodiment of the present invention.
【図１０】本発明の実施例のテストライトモードのタイ
ムチャートである。FIG. 10 is a time chart in the test write mode according to the embodiment of this invention.
【図１１】本発明の実施例のアドレス／Ｉ／Ｏ切替回路
図である。FIG. 11 is an address / I / O switching circuit diagram of an embodiment of the present invention.
【図１２】本発明の実施例の切替回路図である。FIG. 12 is a switching circuit diagram according to an embodiment of the present invention.
【図１３】従来の第１のテスト時間短縮の方法を説明す
るブロック構成図である。FIG. 13 is a block diagram illustrating a conventional first test time reduction method.
【図１４】従来の第１のテスト時間短縮の方法のテスト
モードのタイミング図である。FIG. 14 is a timing diagram of a test mode of a conventional first test time shortening method.
【図１５】従来の第２のテスト時間短縮の方法に用いる
ピン配置図である。FIG. 15 is a pin arrangement diagram used in a second conventional method for reducing test time.
【図１６】従来の第２のテスト時間短縮の方法を説明す
るブロック構成図である。FIG. 16 is a block diagram illustrating a second conventional method for reducing test time.
【図１７】従来の第３のテスト時間短縮の方法を説明す
る１ＭビットＳＲＡＭのブロック構成図である。FIG. 17 is a block configuration diagram of a 1 Mbit SRAM for explaining a third conventional method of reducing test time.
【図１８】従来例のリードサイクルのタイミング図であ
る。FIG. 18 is a timing diagram of a read cycle in the conventional example.
【図１９】従来例のライトサイクルのタイミング図であ
る。FIG. 19 is a timing diagram of a write cycle of a conventional example.
【図２０】アドレス数とＩ／Ｏ数の関係表である。FIG. 20 is a relationship table between the number of addresses and the number of I / Os.
１ メモリセルアレイ ２，３ 入力バッファ・Ｉ／Ｏ切替回路 ４ ローデコーダ ５ カラムデコーダ ６ センス／スイッチ ７ 入力データコントロール ８ 出力データコントロール ９ ，１０ テストデータコントロール ＊ＴＥＳＴ テスト入力 1 memory cell array 2, 3 input buffer / I / O switching circuit 4 row decoder 5 column decoder 6 sense / switch 7 input data control 8 output data control 9, 10 test data control * TEST test input
Claims (3)
配列されたメモリセルアレイを有する半導体記憶装置に
おいて、（ａ）同一行の前記メモリセルに接続されたワ
ード線と、（ｂ）同一列の前記メモリセルに接続される
とともに複数のグループに区分されてなるビット線と、
（ｃ）前記ワード線と接続されて、前記ワード線を選択
する行デコーダと、（ｄ）前記グループ毎のビット線と
接続されて、前記グループおよび該グループの所望の数
のビット線を選択する列デコーダと、（ｅ）前記列デコ
ーダによって選択されたビット線に対応したデータ数の
入出力を行うデータ入出力バッファと、（ｆ）同一メモ
リサイクル内において、アドレスピンにデータピンの機
能を付加する制御手段とを具備することを特徴とする半
導体記憶装置。1. In a semiconductor memory device having a memory cell array in which memory cells are arranged in rows and columns in a matrix, (a) word lines connected to the memory cells in the same row, and (b) in the same column. A bit line connected to the memory cell and divided into a plurality of groups;
(C) a row decoder connected to the word line to select the word line, and (d) connected to a bit line for each group to select the group and a desired number of bit lines in the group. A column decoder, (e) a data input / output buffer that inputs and outputs the number of data corresponding to the bit line selected by the column decoder, and (f) a data pin function is added to an address pin in the same memory cycle. And a control means for controlling the semiconductor memory device.
付加および削除を行う請求項１記載の半導体記憶装置。2. The semiconductor memory device according to claim 1, wherein said control means adds or deletes a function by an addition signal.
するビット線の数を変更する請求項１記載の半導体記憶
装置。3. The semiconductor memory device according to claim 1, wherein the column decoder changes the number of bit lines selected by an additional signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5188638A JPH0721799A (en) | 1993-07-02 | 1993-07-02 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5188638A JPH0721799A (en) | 1993-07-02 | 1993-07-02 | Semiconductor storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0721799A true JPH0721799A (en) | 1995-01-24 |
Family
ID=16227216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5188638A Pending JPH0721799A (en) | 1993-07-02 | 1993-07-02 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0721799A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008192264A (en) * | 2007-02-07 | 2008-08-21 | Nec Electronics Corp | Semiconductor memory device |
| US8381802B2 (en) | 2005-12-28 | 2013-02-26 | National University Corporation Yokohama National University | Heat transfer device |
-
1993
- 1993-07-02 JP JP5188638A patent/JPH0721799A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8381802B2 (en) | 2005-12-28 | 2013-02-26 | National University Corporation Yokohama National University | Heat transfer device |
| JP2008192264A (en) * | 2007-02-07 | 2008-08-21 | Nec Electronics Corp | Semiconductor memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000926 |