JPS5858752B2 - アドレス変換装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、仮想記憶方式を有する計算機システムにおい
て実現される仮想計算機システムに関するものであり、
特にそのアドレス変換装置に関する。

仮想記憶方式とは、処理装置が主記憶装置内に記憶され
ているデータをアクセスするとき、そのデータの主記憶
装置上での所在地を示すアドレス（実アドレス）とは別
に定められた仮想アドレスによってアクセスする方式を
言う。

仮想記憶方式は近年多くの計算機システムにおいて採用
されており、その詳細については周知であるので、これ
以上の説明は省略する。

なお仮想アドレスと実アドレスとの対応関係は、一般に
はソフトウェアの管理するアドレス変換テーブルによっ
て規定される。

また仮想アドレスを実アドレスに変換することをアドレ
ス変換と称するものとする。

仮想計算機とは、実計算機を時分割に使用し、各タイム
スロットにおいて仮想のハードウェア情報（制御レジス
タ、演算レジスタ、ＰＳＷなど）を実ハードウェアに設
定することにより、１台の実計算機が、各タイムスロッ
トごとに、あたかも別々の計算機のごと（に動作するも
のである。

したがって１台の計算機で、複数個の異なったオペレー
ティングシステムが、見かけ上回時に走行できることに
なる。

仮想計算機方式は、最近いくつかの計算機システムにお
いて実現されているので、これについてもより詳細な説
明は不要であろう。

仮想計算機方式においては、仮想記憶は一般に多重レベ
ル構成で実現される。

このことは本発明の基本的背景をなすものであるのでこ
れについて以下に説明する。

各仮想計算機は主記憶装置上のデータをアクセスするた
めに、各々において仮想アドレスと、それに対応する実
アドレスとを有するのであるが、仮想計算機にとっての
実アドレスはそのまま主記憶装置上の実アドレスとはな
り得ない。

主記憶装置は各仮想計算機からは、あたかも専有されて
いるかのように見えなくてはならないからである。

このため各仮想計算機にとっての実アドレスは、実計算
機にとっての仮想アドレスであって、これはもう一度変
換されて主記憶装置上の実アドレスとなる。

以上に述べたように、仮想計算機方式における仮想記憶
方式では、次の３段階のアドレスが存在する。

（１） レベル１；主記憶装置上の実アドレス（実計
算機にとっての実アドレス） （２）レベル２：実計算機にとっての仮想アドレス（仮
想計算機にとっての実アドレ ス （３） レベル３：仮想計算機にとっての仮想アドレ
ス 上では最も基本的な３段階のアドレスを示したが、一般
に′はレベル１とレベル３との間に任意の数だけの中間
段階アドレスを設定し得ることは明らかである。

したがって、後述するように本発明も一般の多段階アド
レスをもつ仮想記憶方式に適用され得るものではあるが
、具体的な説明は、上に述べた３段階の場合について示
すものとする。

ところで、３段階のアドレスを有する仮想記憶方式にお
いては次の２種類のアドレス変換テーブルが必要である
。

（１） 第１のアドレス変換チーフル・・・・・・・
・・レベル３アドレスからレベル２アドレスへの変換 （２＞第２のアドレス変換テーブル・・・・・・・・・
レベル２アドレスからレベル１アドレスへの変換 一般に（Ｍ＋１）段階のアドレスを有する仮想記憶方式
においてはＭ種類のアドレス変換テーブルが必要である
。

しかし従来は実際に、仮想アドレスによって主記憶にあ
るデータをアクセスするときには、上記のアドレス変換
テーブルを処理装置のノ・−ドウエアが直接参照するこ
とはできない。

なぜならば従来の処理装置・・−ドウエアは、仮想計算
機システムを意識しないで設計されているので、１回の
アドレス変換により得られた新アドレスを実アドレスと
して使用するのである。

このため、仮想計算機システムにおいては、従来、次に
述べるシャドウテーブルをソフトウェアの前杆において
主記憶上に準備し、処理装置ノ・−ドウエアの参照に供
してきた。

即ちあらかじめ第１、第２のアドレス変換チーフルの内
容から、スべてのレベル３アドレス対スるレベル１アド
レスの対応表（シャドウテーブル）を作成して、これを
第１、第２のアドレス変換テーブルとは別に主記憶装置
上のデータとして格納しておく。

一般の主記憶装置へのアクセスにあたっては、第１、第
２のアドレス変換テーブルを参照するのでな（、シャド
ウテーブルを参照すれば、１回のアドレス変換によって
実アドレスを得ることができるのである。

第１図に各レベルのアドレスのアドレス変換テーブルの
関係を概念的に示す。

仮想記憶方式を有する計算機システムでは、般に処理装
置内部にアドレス変換バッファを有する。

これは仮想アドレスとそれに対応する実アドレスとの対
を複数個貯えた連想記憶装置であり、ＴＬＢ （Ｔｒａ
ｎｓｌａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆｅｒ
）などと呼ばれている。

アドレス変換バッファは周知の技術であって説明は要し
ない。

仮想計算機システムが実現されたときには、アドレス変
換バッファはレベル３のアドレスとそれに対応するレベ
ル１アドレスを貯えることになる。

主記憶へのアクセスにあたって、もし所望のアドレス変
換対がアドレス変換バッファにないときには前記のシャ
ドウテーブルを参照して求めるレベルｌアドレスを得て
、得られたレベル１アドレスと元のレベル３アドレスと
共にアドレス変換バッファに登録をする。

以上において仮想計算機システムにおいて仮想記憶方式
を実現しているところの従来技術の概略を述べた。

次に、このような従来技術における問題点について説明
する。

シャドウテーブルは、処理装置のハードウェアが仮想計
算機システムであることを意識する必要がない点で便利
な存在であるが、これは性能的にはいくつかの不利な点
を生じている。

その第１点は、シャドウテーブルを生成するのに多大の
時間を要することである。

１個の仮想空間にはアドレス変換の最少単位となるペー
ジが数千〜数百存在し得る。

その各々について第１、第２のアドレス変換テーブルを
参照し、シャドウテーブルを作成するには平均して１ペ
ージ当りフログラムの数１０ステップが必要となるであ
ろう。

したがってシャドウテーブルを１紐生成するには数百〜
数１０万ステップのプログラムが走行しなくてはならな
い。

その第２点は、主記憶上のページのスワツピングにより
アドレス変換テーブルの情報を更新する必要が生じたと
きは、第１または第２のアドレス変換テーブルたけでな
く、シャドウテーブルも更新されなくてはならない。

実際にはシャドウテーブルの部分的な更新が困難である
ときにはその空間に関するシャドウテーブル全体を無効
とすることも行なわれる。

この場合には後に再びその空間をアクセスすることがあ
ればシャドウテーブルは上に述べたような長時間を要し
て、再び生成されなくてはならない。

その第３点は、シャドウチーフルは、それ自体非常に大
きな記憶容量を要することである。

１個の空間に数千〜数百のページが存在するときにはシ
ャドウテーブルとして少な（とも数百）くイトの記憶領
域が必要となる。

シャドウテーブルはその性質上主記憶に常駐されねばな
らないので、シャドウテーブルが主記憶の中で少なから
ぬ部分を占めてしまうことになる。

以上に述べたように、シャドウチーフルは従来の処理装
置・・−ドウエアにより、仮想計算機システムでの仮想
記憶方式を実現するものであるが、その生成、維持に多
大のプログラム走行時間と主記憶領域を消費する欠点が
ある。

しかも１組のシャドウテーブルの中には結局−回も使用
されないままに終るデータも少なくないであろうが、プ
ログラム時間と主記憶領域とはこれらのものによっても
等分に消費され、これらのための時間、資源は浪費され
ることになる。

本発明の目的は、処理装置の・・−ドウエアに新しい機
能を付加することによって、上記のような困難を有する
シャドウテーブルの存在を不要とし、プログラム走行時
間および主記憶領域の有効性を高めるものである。

本発明の要旨は、処理装置の・・−ドウエアが第１、第
２のアドレス変換テーブルを直接参照することを可能と
するというものである。

以下では本発明の内容を図２に示す実施例によって説明
する。

第２図は、本発明を実施したところの処理装置の一部を
示すブロック図である。

第２図において信号線１には処理装置が主記憶装置１４
をアクセスするための仮想アドレスが与えられる。

これはアドレス変換バッファ２に入力され実アドレスに
変換される。

詳細に言えば、アドレス変換バッファ２０部分２０には
仮想アドレスが、部分２１にはそれに対応する実アドレ
スが複数組格納されており、信号線１の仮想アドレスの
一部により１組が選択、出力される。

アドレス変換バッファの部分２０から出力された仮想ア
ドレスは比較器３において仮想アドレス１と比較され、
一致した場合には対応する実アドレスが所望の実アドレ
スとしてゲート４、セレクタ１０を介して主記憶アクセ
スアドレス線１１に与えられる。

比較器３において比較の結果、一致しなかったときは主
記憶上のアドレス変換テーブルを参照して所望の実アド
レスを求めるため、テーブル参照制御回路５が起動され
る。

テーブル参照制御回路５が起動されると、まず第１のア
ドレス変換テーブルを参照する。

レジスタ６０には第１のアドレス変換チーフルの先頭ア
ドレスが収納されており、セレクタ７を介してレジスタ
６０の内容が加算器９に入力される。

また信号線１の仮想アドレスの一部分が加算器９のもう
一方に入力され、この加算の結果が第１のアドレス変換
テーブルアドレスとして線１１に与えられ、主記憶１４
の読み出しが行なわれる。

主記憶１４から読み出された第１のアドレス変換テーブ
ルの内容は即ちレベル２のアドレスである。

これは主記憶１４かもの読み出しデータ線１２を介して
読み出しデータレジスタ１３にセットされる。

次に制御回路５は第２のアドレス変換テーフルの読み出
しを行なう。

レジスタ６１には第２のアドレス変換テーブルの先頭ア
ドレスが収納されており、セレクタ７を介して加算器９
に入力される。

加算器９のもう一方の入力にはレジスタ１３にセットさ
れたレベル２のアドレスの一部分が入力され、力目算の
結果が第２のアドレス変換テーブルアドレスとして、セ
レクタ１０を介して主記憶アクセスアドレス線１１に与
えられる。

主記憶１４から読み出された第２のアドレス変換テーブ
ルには求める実アドレスが記されている。

これは主記憶読み出しデータ線１２を介して読み出され
、データレジスタ１３にセットされ、そこから信号線１
４を介してアドレス変換バッファ２０部分２１に書き込
まれる。

このとき同時に、信号線１に与えられている仮想アドレ
スもアドレス変換バッファ２０部分２０に書き込まれる
。

以上の動作によって、所望のアドレス変換対がアドレス
変換バッファ２に登録され、処理装置が主記憶をアクセ
スするための仮想アドレスを実アドレスに変換すること
ができた。

所望の実アドレスハ、も５一度アドレス変換バッファを
参照しなおすことによって得てもよいし、あるいはレジ
スタ１３から８，９．１０を経由して信号線１１に出力
してもよい。

即ち、本発明によって、その生成、維持に多くの時間、
資源を消費するところのシャドウチーフルをまったく必
要とせずに、主記憶のアドレス変換テーブルを参照して
所望の実アドレスを得てそれをアドレス変換バッファに
登録することが可能になった。

上の実施例においては第１、第２のアドレス変換テーブ
ル０）先頭アドレスは共に処理装置内部のレジスタに貯
えられるものとしたが、これらは例えば主記憶上のデー
タとして貯えられているものであってもよい。

その場合にはレジスタ６０゜６１０データを出力するか
わりに、必要な主記憶アクセスを行なうことになる。

上の実施例においては説明を簡単にするためレベル３ア
ドレスからレベル２アドレスへのアドレス変換およびレ
ベル２アドレスからレベル１アドレスへのアドレス変換
は各々１糺のアドレス変換テーブルによって行なわれる
ものとしたが、これは例えば従来技術の多くに見られる
ようにセグメントチーフルとページチーフルというよう
な２段の（一般には複数段の）チーフルによるものであ
るとしても本発明の有効性は明らかである。

さらに本発明については、容易に次のような拡張をする
ことができる。

即ち、先にも述べたように仮想アドレスの多重度は実施
例に示した３段階ばかりでなくこれより多いものも少な
いものも考えられる。

一般に仮想アドレスが（Ｍ＋１ ）重である場合にはア
ドレス変換チーフルはＭ組のものが存在する。

したがってこのときにはアドレス変換テーブルの先頭ア
ドレスを示すレジスタ（または主記憶上のデータエリア
）をＭ個設けて本発明を実施することができる。

更に仮想アドレスの多重度を・・−ドウエア上固定とす
るのでなく、可変とすれば処理装置の融通性を増し能力
の向上とすることができる。

このためには次のような方法が考えられる。

その−は、処理装置内部のレジスタ６２または主記憶上
のデータの形で、処理装置に仮想アドレスの多重度Ｍを
通知する方法である。

このときには処理装置はＭを読み取ってＭ組のアドレス
変換テーブルの参照を行ない、第０組のアドレス変換テ
ーブルを参照した結果をもって実アドレスとする。

但し、この方法においてアドレス変換テーブルの先頭ア
ドレスを処理装置内部にレジスタ群として有するのであ
れば、Ｍはレジスタの総数Ｎ以下でなくてはならないと
いう制限が生ずる。

その二は、アドレス変換テーブルの先頭アドレスを記し
たレジスタ、又はデータのそれぞれに対し付加情報を設
け、そこにアドレス変換の順番を指定する情報を設定す
るという方法である。

この場合順番そのものはレジスタの位置又は主記憶上で
のデータの位置により固定したものとし、最初のアドレ
ス変換に当るもの、または最後のアドレス変換に当るも
の、またはその両方だけを可変にするという方法もある
。

以上に述べたように本発明によって一般に仮想アドレス
が多重の構造をなす仮想記憶方式において、シャドウテ
ーブルを作成、維持する必要なしにアドレス変換を行な
うことが可能となり、シャドウテーブルの作成維持に伴
う大きな時間、資源の消費を除去することができた。

本発明については１回のアドレス変換時間（最上位の仮
想アドレスから実アドレスまでの変換に要する総時間）
がシャドウテーブルを設けた場合よりも大きくなるとい
う欠点がある。

しかしアドレス変換バッファの容量をある程度以上に大
きくすれば、アドレス変換テーブルを参照してのアドレ
ス変換を生ずる確率を十分小さくすることができるので
、プログラム処理時間全体としては、そのためのオーバ
ヘッドの方がシャドウテーブルの作成、管理に伴うオー
バヘッドよりもはるかに小さいものとなり、処理能力を
向上させることができる。

【図面の簡単な説明】

第１図は二重のアドレス変換テーブルとシャドウテーブ
ルとを有する仮想記憶方式を訪問する概念図、第２図は
本発明の一実施例を示すブロック図である。 ２・・・・・・アドレス変換バッファ、３・・・・・・
比較器、４・・・・・・ゲート、５・・・・・・テーブ
ル参照制御回路、６０および６１・・・・・・アドレス
変換テーブルの先頭アドレスを保持するレジスタ、７，
８および１０・・・・・・セレクタ、９・・・・・・加
算器、１４・・・・・・主記憶装置。

Claims (1)

【特許請求の範囲】
1. １ 仮想記憶を有する計算機システムにおいて実現され
   る仮想計算機システムにおいて、Ｍ組のアドレス変換手
   段であって、第１のアドレス変換手段は仮想計算機の仮
   想アドレスを第２のアドレスに変換し、第にのアドレス
   変換手段は第にのアドレスを第（Ｋ＋１ ）のアドレス
   に変換し、第Ｍのアドレス変換手段は第Ｍのアドレスを
   主記憶装置の実アドレスに変換するＭ組のアドレス変換
   手段と（但しに＝１．２、・・・・・・・・・Ｍ−１）
   、上記仮想計算機の仮想アドレスとそれに対応する上記
   主記憶装置の実アドレスとを示すアドレス変換対を保持
   するアドレス変換バッファとを有し、処理装置が該アド
   レス変換バッファを用いて仮想計算機の仮想アドレスを
   、それに対応する主記憶装置の実アドレスに変換しよう
   とするとき、所要のアドレス変換対が該アドレス変換バ
   ッファに存在しなかった場合には、前記Ｍ段のアドレス
   変換手段を順次使用することによって所要の実アドレス
   を得て、該実アドレスを対応する仮想アドレスと共に該
   アドレス変換バッファに登録することを特徴とするアド
   レス変換装置。