JPH07211876A - 半導体基体の作成方法 - Google Patents
半導体基体の作成方法Info
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- JPH07211876A JPH07211876A JP506094A JP506094A JPH07211876A JP H07211876 A JPH07211876 A JP H07211876A JP 506094 A JP506094 A JP 506094A JP 506094 A JP506094 A JP 506094A JP H07211876 A JPH07211876 A JP H07211876A
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- silicon
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- silicon layer
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Abstract
(57)【要約】
【目的】 多孔質シリコン上のエピタキシャルシリコン
層を他の基板に貼り合わせて形成するSOI基板の周辺
部の品質を改善する。 【構成】 多孔質シリコン層3上に単結晶シリコン4を
エピタキシャル成長させた第1の基板1を、第2の基板
5の絶縁体6上に貼り合わせた後、前記多孔質シリコン
層3を除去して形成されるSOI基板の作成方法におい
て、前記第1の基板1及び/又は前記第2の基板5の周
辺部に段差を形成する工程(1−1)と、前記第1の基
板1と前記第2の基板5とを貼り合わせる工程(1−
3)と、前記貼り合わせた基板の周辺部に前記段差によ
り生じた非接着領域7,7’に沿って基板周辺部の前記
単結晶シリコン層4を除去する工程(1−4)と、を有
することを特徴とする半導体基体の作成方法。
層を他の基板に貼り合わせて形成するSOI基板の周辺
部の品質を改善する。 【構成】 多孔質シリコン層3上に単結晶シリコン4を
エピタキシャル成長させた第1の基板1を、第2の基板
5の絶縁体6上に貼り合わせた後、前記多孔質シリコン
層3を除去して形成されるSOI基板の作成方法におい
て、前記第1の基板1及び/又は前記第2の基板5の周
辺部に段差を形成する工程(1−1)と、前記第1の基
板1と前記第2の基板5とを貼り合わせる工程(1−
3)と、前記貼り合わせた基板の周辺部に前記段差によ
り生じた非接着領域7,7’に沿って基板周辺部の前記
単結晶シリコン層4を除去する工程(1−4)と、を有
することを特徴とする半導体基体の作成方法。
Description
【0001】
【産業上の利用分野】本発明は、半導体基体の作成方法
に関し、特に絶縁体上にシリコンウェハを貼り合わせる
方法によって形成されるSOI(Silicon On
Insulator)基体の作成方法に関するもので
ある。
に関し、特に絶縁体上にシリコンウェハを貼り合わせる
方法によって形成されるSOI(Silicon On
Insulator)基体の作成方法に関するもので
ある。
【0002】
【従来の技術】従来、2枚のシリコンウェハを絶縁体を
介して貼り合わせた後、一方のシリコンを薄膜化してS
OI基体を形成する方法がいくつか提案されている。
介して貼り合わせた後、一方のシリコンを薄膜化してS
OI基体を形成する方法がいくつか提案されている。
【0003】また、貼り合わせた後、機械研磨によって
シリコンを薄膜化する方法や、基板に添加されている不
純物の種類や濃度差を利用してエッチングにより薄膜化
する方法が一般的に良く知られている。
シリコンを薄膜化する方法や、基板に添加されている不
純物の種類や濃度差を利用してエッチングにより薄膜化
する方法が一般的に良く知られている。
【0004】また、多孔質シリコン上にエピタキシャル
シリコン層を成長させ、多孔質シリコンとエピタキシャ
ルシリコンのエッチング速度の差を利用してエピタキシ
ャル層を残す方法も検討されてきている。特に多孔質シ
リコンのエピタキシャルシリコンのエッチング速度の差
が10万倍以上もあるため薄膜エピタキシャルシリコン
のSOI基板を作成するのに最も適した方法とされてい
る。
シリコン層を成長させ、多孔質シリコンとエピタキシャ
ルシリコンのエッチング速度の差を利用してエピタキシ
ャル層を残す方法も検討されてきている。特に多孔質シ
リコンのエピタキシャルシリコンのエッチング速度の差
が10万倍以上もあるため薄膜エピタキシャルシリコン
のSOI基板を作成するのに最も適した方法とされてい
る。
【0005】
【発明が解決しようとしている課題】前述した従来例で
は、多孔質シリコン上にシリコンをエピタキシャル成長
させた後、絶縁層を介して貼り合わせてSOI基板を作
る方法において、エピタキシャル層と多孔質シリコン層
のエッチング速度差を利用してエッチングを止めるた
め、多孔質シリコン層がウェハ表面全域に渡って形成さ
れなくてはならない。
は、多孔質シリコン上にシリコンをエピタキシャル成長
させた後、絶縁層を介して貼り合わせてSOI基板を作
る方法において、エピタキシャル層と多孔質シリコン層
のエッチング速度差を利用してエッチングを止めるた
め、多孔質シリコン層がウェハ表面全域に渡って形成さ
れなくてはならない。
【0006】ところが、シリコンの多孔質化は、フッ化
水素酸溶液中での陽極化成法で形成することが一般に行
われているが、この手法を用いると、ウェハ表面を全て
多孔質化することが難しく、周辺部に多孔質化されない
基板シリコン部が残ってしまう。
水素酸溶液中での陽極化成法で形成することが一般に行
われているが、この手法を用いると、ウェハ表面を全て
多孔質化することが難しく、周辺部に多孔質化されない
基板シリコン部が残ってしまう。
【0007】陽極化成時に、電極の分離を確実に行う様
にするためには、ウェハ周辺のエッジ部をシールするこ
とにより+側と−側の極を分離することが必要となるた
め、このシール材により、周辺部の基板シリコンは多孔
質化されず残ってしまう。
にするためには、ウェハ周辺のエッジ部をシールするこ
とにより+側と−側の極を分離することが必要となるた
め、このシール材により、周辺部の基板シリコンは多孔
質化されず残ってしまう。
【0008】ウェハの裏面のみ一部シールすることでも
電極の分離は可能であるが、ウェハ表面から裏面の一部
の溶液の電位が等しいとそこの部分の多孔質シリコン膜
厚が大きく異なってしまう。
電極の分離は可能であるが、ウェハ表面から裏面の一部
の溶液の電位が等しいとそこの部分の多孔質シリコン膜
厚が大きく異なってしまう。
【0009】また、ウェハの加工寸法精度を考えると、
周辺のエッジ部分を効率良くシールすることは難しく、
また作業性も悪い。ウェハ周辺のシールが不完全だとそ
こで電流がリークすることにより、リークした周辺が多
孔質化されず、基板シリコンのまま残る。
周辺のエッジ部分を効率良くシールすることは難しく、
また作業性も悪い。ウェハ周辺のシールが不完全だとそ
こで電流がリークすることにより、リークした周辺が多
孔質化されず、基板シリコンのまま残る。
【0010】また、ウェハ表面の一部をシール材でシー
ルすることにより、+側、−側の電解質溶液の分離をよ
り確実に簡単に行うことができるようになる。しかしな
がら、シールした部分は陽極化成反応が行われないた
め、その部分のシリコンが多孔質化されない。
ルすることにより、+側、−側の電解質溶液の分離をよ
り確実に簡単に行うことができるようになる。しかしな
がら、シールした部分は陽極化成反応が行われないた
め、その部分のシリコンが多孔質化されない。
【0011】このようにして主に基板周辺部に残ったシ
リコンは、貼り合わせ後の多孔質シリコン除去のための
選択エッチングでは除去しきれないため、エピタキシャ
ル層表面に残ってしまいSOI基板の周辺部の品質を低
下させるという大きな問題点となる。
リコンは、貼り合わせ後の多孔質シリコン除去のための
選択エッチングでは除去しきれないため、エピタキシャ
ル層表面に残ってしまいSOI基板の周辺部の品質を低
下させるという大きな問題点となる。
【0012】[発明の目的]本発明の目的は、陽極化成
により形成した多孔質シリコン上に形成したシリコンエ
ピタキシャル層を有する基板を、絶縁層を介して他の基
板に貼り合わせてSOI基板を作る方法において、貼り
合わせた基板の周辺部の品質を改善した作成方法を提供
することにある。
により形成した多孔質シリコン上に形成したシリコンエ
ピタキシャル層を有する基板を、絶縁層を介して他の基
板に貼り合わせてSOI基板を作る方法において、貼り
合わせた基板の周辺部の品質を改善した作成方法を提供
することにある。
【0013】
【課題を解決するための手段】本発明は、前述した課題
を解決するための手段として、多孔質シリコン層上に単
結晶シリコンをエピタキシャル成長させた第1の基板
を、第2の基板の絶縁体上に貼り合わせた後、前記多孔
質シリコン層を除去して形成されるSOI基体の作成方
法において、前記第1の基板及び/又は前記第2の基板
の周辺部に段差を形成する工程と、前記第1の基板と前
記第2の基板とを前記段差を形成した側の面を向かい合
わせて貼り合わせる工程と、前記貼り合わせた基板の前
記段差部により生じた前記基板周辺部の非接着領域に沿
って基板周辺部の前記単結晶シリコン層を除去する工程
と、を有することを特徴とする半導体基体の作成方法を
提供するものである。
を解決するための手段として、多孔質シリコン層上に単
結晶シリコンをエピタキシャル成長させた第1の基板
を、第2の基板の絶縁体上に貼り合わせた後、前記多孔
質シリコン層を除去して形成されるSOI基体の作成方
法において、前記第1の基板及び/又は前記第2の基板
の周辺部に段差を形成する工程と、前記第1の基板と前
記第2の基板とを前記段差を形成した側の面を向かい合
わせて貼り合わせる工程と、前記貼り合わせた基板の前
記段差部により生じた前記基板周辺部の非接着領域に沿
って基板周辺部の前記単結晶シリコン層を除去する工程
と、を有することを特徴とする半導体基体の作成方法を
提供するものである。
【0014】また、前記段差は、前記第1の基板又は前
記第2の基板の周辺部1mm以上に段差を0.5μm以
上設けることを特徴とする半導体基体の作成方法でもあ
る。
記第2の基板の周辺部1mm以上に段差を0.5μm以
上設けることを特徴とする半導体基体の作成方法でもあ
る。
【0015】また、前記段差は、前記基板の周辺部1m
m以上に、前記第1の基板及び前記第2の基板の段差の
合計が0.5μm以上になるように設けることを特徴と
する半導体基体の作成方法でもある。
m以上に、前記第1の基板及び前記第2の基板の段差の
合計が0.5μm以上になるように設けることを特徴と
する半導体基体の作成方法でもある。
【0016】
【作用】本発明によれば、周辺部に段差部を設けた基板
を貼り合わせることにより、貼り合わせ基板周辺部に非
接着領域を生じさせることができる。そこで、この非接
着領域の単結晶シリコン層を基板周辺部に沿って多孔質
シリコン層とともに除去することにより、陽極化成時に
基板周辺部のシール材等により多孔質化されずに残った
周辺部の基板シリコンを確実に除去することができる。
このため、周辺部の単結晶シリコン層上に基板シリコン
の一部が残ってしまうという従来の問題を解決すること
ができ、周辺部まで均一な単結晶シリコン層を有するS
OI基板を形成することができる。
を貼り合わせることにより、貼り合わせ基板周辺部に非
接着領域を生じさせることができる。そこで、この非接
着領域の単結晶シリコン層を基板周辺部に沿って多孔質
シリコン層とともに除去することにより、陽極化成時に
基板周辺部のシール材等により多孔質化されずに残った
周辺部の基板シリコンを確実に除去することができる。
このため、周辺部の単結晶シリコン層上に基板シリコン
の一部が残ってしまうという従来の問題を解決すること
ができ、周辺部まで均一な単結晶シリコン層を有するS
OI基板を形成することができる。
【0017】また、前記段差は、基板周辺部1mm以上
に設け、かつ貼り合わせる基板の一方に段差を形成する
場合は0.5μm以上の段差を設け、また、両方の基板
に段差を設ける場合は、両方の段差の合計が0.5μm
以上となるように形成することが好ましく、これによ
り、周辺部のみを確実に除去することができる。
に設け、かつ貼り合わせる基板の一方に段差を形成する
場合は0.5μm以上の段差を設け、また、両方の基板
に段差を設ける場合は、両方の段差の合計が0.5μm
以上となるように形成することが好ましく、これによ
り、周辺部のみを確実に除去することができる。
【0018】
[実施例1]図1は、本発明によるSOI基板の作成方
法の実施例1を示す工程断面図である。
法の実施例1を示す工程断面図である。
【0019】基板1としては、P型(100)の比抵抗
0.01Ωcmのシリコンウェハ1を使用し、シリコン
ウェハ1にホトレジスト2を塗布し、ウェハ周辺を5m
mホトリソグラフィの技術を用いて除去した。その後プ
ラズマエッチング技術によりシリコンウェハ1の周辺部
を3μmエッチングして段差部を形成した(図1−
1)。
0.01Ωcmのシリコンウェハ1を使用し、シリコン
ウェハ1にホトレジスト2を塗布し、ウェハ周辺を5m
mホトリソグラフィの技術を用いて除去した。その後プ
ラズマエッチング技術によりシリコンウェハ1の周辺部
を3μmエッチングして段差部を形成した(図1−
1)。
【0020】次にホトレジスト2を除去し、基板を洗浄
した後、陽極化成を行った。陽極化成液は49%フッ化
水素酸溶液とエチルアルコール溶液を1:1の割合で混
合した。この陽極化成時には基板の表面側周辺3mm領
域はシール材が覆っており、多孔質化の反応は進まな
い。このウェハを溶液中で14分間、電流密度10mA
/cm2 で陽極化成反応を行った。多孔質化されたシリ
コン層3の厚みは15μmであった。またシールされた
周辺3mmの領域では、多孔質化の反応は進まなかった
(図1−2)。
した後、陽極化成を行った。陽極化成液は49%フッ化
水素酸溶液とエチルアルコール溶液を1:1の割合で混
合した。この陽極化成時には基板の表面側周辺3mm領
域はシール材が覆っており、多孔質化の反応は進まな
い。このウェハを溶液中で14分間、電流密度10mA
/cm2 で陽極化成反応を行った。多孔質化されたシリ
コン層3の厚みは15μmであった。またシールされた
周辺3mmの領域では、多孔質化の反応は進まなかった
(図1−2)。
【0021】次に、酸素雰囲気で400℃、60分間の
熱処理を行い多孔質シリコン層の表面を安定化させた。
その後多孔質シリコン3及び多孔質化されていないシリ
コンウェハ1上にシリコンのエピタキシャル成長を行い
1μmのエピタキシャル層4を形成した。このエピタキ
シャル層4の結晶の品質を調べるためにSeccoエッ
チング等の結晶欠陥の評価を行ったが、欠陥は観察され
なかった。
熱処理を行い多孔質シリコン層の表面を安定化させた。
その後多孔質シリコン3及び多孔質化されていないシリ
コンウェハ1上にシリコンのエピタキシャル成長を行い
1μmのエピタキシャル層4を形成した。このエピタキ
シャル層4の結晶の品質を調べるためにSeccoエッ
チング等の結晶欠陥の評価を行ったが、欠陥は観察され
なかった。
【0022】次に、転写されるエピタキシャル層4を支
持するための他の基板5を熱酸化し、5000オングス
トロームのシリコン酸化膜6を形成した。そして2枚の
ウェハを貼り合わせた後1100℃、1時間の熱処理を
行って接着した。7,7’は本発明の特徴となる非接着
領域である(図1−3)。
持するための他の基板5を熱酸化し、5000オングス
トロームのシリコン酸化膜6を形成した。そして2枚の
ウェハを貼り合わせた後1100℃、1時間の熱処理を
行って接着した。7,7’は本発明の特徴となる非接着
領域である(図1−3)。
【0023】貼り合わせた2枚のウェハのシリコン基板
1を多孔質シリコン3の上に5μm残るところまでウェ
ハ研削機で削り取った。その際に非接着領域7及び7’
上のシリコンウェハ1は削り取られてしまった。
1を多孔質シリコン3の上に5μm残るところまでウェ
ハ研削機で削り取った。その際に非接着領域7及び7’
上のシリコンウェハ1は削り取られてしまった。
【0024】その後、フッ化水素酸溶液、硝酸溶液、酢
酸溶液(1:10:10)の混合液で残ったシリコンウ
ェハ1をエッチング除去した。多孔質シリコン3のエッ
チング速度は、シリコンウェハ1のエッチング速度の約
2倍であったが、多孔質シリコン層3の膜厚が15μm
と厚いため、下地のエピタキシャルシリコン層4にダメ
ージを与えることなくシリコンウェハ1を全て除去する
ことができた。
酸溶液(1:10:10)の混合液で残ったシリコンウ
ェハ1をエッチング除去した。多孔質シリコン3のエッ
チング速度は、シリコンウェハ1のエッチング速度の約
2倍であったが、多孔質シリコン層3の膜厚が15μm
と厚いため、下地のエピタキシャルシリコン層4にダメ
ージを与えることなくシリコンウェハ1を全て除去する
ことができた。
【0025】次に、フッ化水素酸溶液と過酸化水素水溶
液(1:5)の混合液を用い、外部から超音波を与えて
多孔質シリコン3をエッチングした。この溶液での多孔
質シリコン3とエピタキシャルシリコン層4のエッチン
グ速度差は約10万倍程度あり、エピタキシャルシリコ
ン層4にダメージを与えることなく多孔質シリコン3を
エッチングでき、均一なエピタキシャルシリコン層4を
持つSOI基板を作ることができた(図1−4)。
液(1:5)の混合液を用い、外部から超音波を与えて
多孔質シリコン3をエッチングした。この溶液での多孔
質シリコン3とエピタキシャルシリコン層4のエッチン
グ速度差は約10万倍程度あり、エピタキシャルシリコ
ン層4にダメージを与えることなく多孔質シリコン3を
エッチングでき、均一なエピタキシャルシリコン層4を
持つSOI基板を作ることができた(図1−4)。
【0026】本実施例では、非接着領域を得るために多
孔質層を形成する方の基板の周囲に3μmのエッチング
を行って段差部を形成した。ウェハ周辺の段差により非
接着領域の大きさは変わる。3μmの段差を付けた場合
は1cm以上離れた所も接着されなかったが、同様の手
法で0.5μmの段差を設けた場合は、非接着領域は段
差の端から約1mm領域であり、それ以上隔れた場所で
は2枚のウェハは接着した。
孔質層を形成する方の基板の周囲に3μmのエッチング
を行って段差部を形成した。ウェハ周辺の段差により非
接着領域の大きさは変わる。3μmの段差を付けた場合
は1cm以上離れた所も接着されなかったが、同様の手
法で0.5μmの段差を設けた場合は、非接着領域は段
差の端から約1mm領域であり、それ以上隔れた場所で
は2枚のウェハは接着した。
【0027】また本実施例ではシリコン基板をエッチン
グして段差部を形成してから多孔質化を行ったが、多孔
質化を先に行った後に周辺部をエッチングして段差部を
形成しても良いし、エピタキシャル成長を行った後に周
辺部を除去しても同様の段差部を形成することができ、
同様の効果が得られる。
グして段差部を形成してから多孔質化を行ったが、多孔
質化を先に行った後に周辺部をエッチングして段差部を
形成しても良いし、エピタキシャル成長を行った後に周
辺部を除去しても同様の段差部を形成することができ、
同様の効果が得られる。
【0028】[実施例2]図2は、本発明の実施例2を
説明するための工程断面図である。
説明するための工程断面図である。
【0029】図2において、まず、P(100)比抵抗
0.01Ωcmのシリコンウェハ10を洗浄し、フッ化
水素酸溶液とエチルアルコール溶液(体積比1対1)の
混合溶液中で電流密度10mA/cm2 で14分間陽極
化成反応を行い、多孔質シリコン層13を15μm形成
した。陽極化成装置において、シリコンウェハ10の反
応面の周辺部3mmはシール材で覆われているため多孔
質化されなかった(図2−1)。
0.01Ωcmのシリコンウェハ10を洗浄し、フッ化
水素酸溶液とエチルアルコール溶液(体積比1対1)の
混合溶液中で電流密度10mA/cm2 で14分間陽極
化成反応を行い、多孔質シリコン層13を15μm形成
した。陽極化成装置において、シリコンウェハ10の反
応面の周辺部3mmはシール材で覆われているため多孔
質化されなかった(図2−1)。
【0030】貼り合わせSOI基板となる他のウェハ1
5に対して、ホトリソグラフィの技術を用いて基板周辺
部5mmの領域を3μmの深さで除去することにより段
差部を形成した。
5に対して、ホトリソグラフィの技術を用いて基板周辺
部5mmの領域を3μmの深さで除去することにより段
差部を形成した。
【0031】その後、基板15に対して5000オング
ストロームの酸化を行い、絶縁層16を形成した。
ストロームの酸化を行い、絶縁層16を形成した。
【0032】前述した一方の基板の多孔質化したP型シ
リコンウェハ13上にエピタキシャル層14を1μm成
長させた後、2枚のウェハを貼り合わせた。図中17,
17’は本発明の特徴となる非接着領域である(図2−
2)。
リコンウェハ13上にエピタキシャル層14を1μm成
長させた後、2枚のウェハを貼り合わせた。図中17,
17’は本発明の特徴となる非接着領域である(図2−
2)。
【0033】その後、P型ウェハ10を20μmの厚さ
が残るようにウェハ研削機で削り取った。その時に非接
着領域17及び17’は剥れてしまった。その後フッ化
水素酸、硝酸、酢酸の混合液(体積比1:10:10)
の混合液でシリコンウェハ10をエッチング除去し、更
にフッ化水素酸と過酸化水素水溶液(体積比1:5)の
混合液で超音波を印加しながらエッチングを行い多孔質
シリコン層13をエッチング除去した。こうして1μm
厚のエピタキシャル層14を5000オングストローム
の酸化膜16上に形成したSOI基板を形成した(図2
−3)。
が残るようにウェハ研削機で削り取った。その時に非接
着領域17及び17’は剥れてしまった。その後フッ化
水素酸、硝酸、酢酸の混合液(体積比1:10:10)
の混合液でシリコンウェハ10をエッチング除去し、更
にフッ化水素酸と過酸化水素水溶液(体積比1:5)の
混合液で超音波を印加しながらエッチングを行い多孔質
シリコン層13をエッチング除去した。こうして1μm
厚のエピタキシャル層14を5000オングストローム
の酸化膜16上に形成したSOI基板を形成した(図2
−3)。
【0034】本実施例は、シリコンウェハ同士を酸化膜
を介して貼り合わせたが、絶縁層は絶縁体であれば種類
は問題でなくSiN膜等でもかまわない。またSOI基
板の基体となる基板はシリコンウェハでなく石英基板等
でも可能である。
を介して貼り合わせたが、絶縁層は絶縁体であれば種類
は問題でなくSiN膜等でもかまわない。またSOI基
板の基体となる基板はシリコンウェハでなく石英基板等
でも可能である。
【0035】
【発明の効果】以上説明したように、2枚の基板を貼り
合わせ、多孔質シリコンと非多孔質シリコンのエッチン
グ速度差を利用して、均一なエピタキシャルシリコン層
を持つSOI基板の作成方法において、2枚の基板のど
ちらか又は両方の周辺部に段差部を設けることにより、
貼り合わせた際に周辺部に非接着領域を形成し、品質の
不安定な周辺部を非接着領域ごと除去することにより、
周辺部まで均一で高品質なSOI基板を形成することが
できるようになるという効果が得られる。
合わせ、多孔質シリコンと非多孔質シリコンのエッチン
グ速度差を利用して、均一なエピタキシャルシリコン層
を持つSOI基板の作成方法において、2枚の基板のど
ちらか又は両方の周辺部に段差部を設けることにより、
貼り合わせた際に周辺部に非接着領域を形成し、品質の
不安定な周辺部を非接着領域ごと除去することにより、
周辺部まで均一で高品質なSOI基板を形成することが
できるようになるという効果が得られる。
【0036】また、前記段差は、基板周辺部1mm以上
に設け、かつ貼り合わせる基板の一方に段差を形成する
場合は0.5μm以上の段差を設け、また、両方の基板
に段差を設ける場合は、両方の段差の合計が0.5μm
以上となるように形成することが好ましく、これにより
周辺部の品質の良くない部分のみを除去できる効果が得
られる。
に設け、かつ貼り合わせる基板の一方に段差を形成する
場合は0.5μm以上の段差を設け、また、両方の基板
に段差を設ける場合は、両方の段差の合計が0.5μm
以上となるように形成することが好ましく、これにより
周辺部の品質の良くない部分のみを除去できる効果が得
られる。
【図1】本発明の実施例1の模式的工程断面図である。
【図2】本発明の実施例2の模式的工程断面図である。
1,11 P型シリコン基板 2 ホトレジスト 3,13 多孔質シリコン層 4,14 エピタキシャルシリコン層 5,15 SOI基板 6,16 絶縁膜 7,7’,17,17’ 非接着領域
Claims (3)
- 【請求項1】 多孔質シリコン層上に単結晶シリコンを
エピタキシャル成長させた第1の基板を、第2の基板の
絶縁体上に貼り合わせた後、前記多孔質シリコン層を除
去して形成されるSOI基体の作成方法において、 前記第1の基板及び/又は前記第2の基板の周辺部に段
差を形成する工程と、 前記第1の基板と前記第2の基板とを前記段差を形成し
た側の面を向かい合わせて貼り合わせる工程と、 前記貼り合わせた基板の周辺部に前記段差により生じた
非接着領域に沿って前記基板周辺部の前記単結晶シリコ
ン層を除去する工程と、を有することを特徴とする半導
体基体の作成方法。 - 【請求項2】 前記段差は、前記第1の基板又は前記第
2の基板の周辺部1mm以上に段差を0.5μm以上設
けることを特徴とする請求項1に記載の半導体基体の作
成方法。 - 【請求項3】 前記段差は、前記基板の周辺部1mm以
上に、前記第1の基板及び前記第2の基板の段差の合計
が0.5μm以上になるように設けることを特徴とする
請求項1に記載の半導体基体の作成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP506094A JPH07211876A (ja) | 1994-01-21 | 1994-01-21 | 半導体基体の作成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP506094A JPH07211876A (ja) | 1994-01-21 | 1994-01-21 | 半導体基体の作成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07211876A true JPH07211876A (ja) | 1995-08-11 |
Family
ID=11600862
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP506094A Pending JPH07211876A (ja) | 1994-01-21 | 1994-01-21 | 半導体基体の作成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07211876A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5863829A (en) * | 1995-08-24 | 1999-01-26 | Komatsu Electronic Metals Co., Ltd. | Process for fabricating SOI substrate |
US6391743B1 (en) | 1998-09-22 | 2002-05-21 | Canon Kabushiki Kaisha | Method and apparatus for producing photoelectric conversion device |
JP2004535664A (ja) * | 2001-04-13 | 2004-11-25 | コミサリヤ・ア・レネルジ・アトミク | 剥離可能な基板または剥離可能な構造、およびそれらの製造方法 |
-
1994
- 1994-01-21 JP JP506094A patent/JPH07211876A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5863829A (en) * | 1995-08-24 | 1999-01-26 | Komatsu Electronic Metals Co., Ltd. | Process for fabricating SOI substrate |
US6391743B1 (en) | 1998-09-22 | 2002-05-21 | Canon Kabushiki Kaisha | Method and apparatus for producing photoelectric conversion device |
JP2004535664A (ja) * | 2001-04-13 | 2004-11-25 | コミサリヤ・ア・レネルジ・アトミク | 剥離可能な基板または剥離可能な構造、およびそれらの製造方法 |
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